JP2004271463A - 半導体検査方法および半導体装置 - Google Patents
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Abstract
【課題】半導体装置の出荷検査時の検査精度を向上するとともに検査時間を短縮することができ、かつ同時に差動出力ドライバの双方のタイミング仕様も測定することができる半導体検査方法および半導体装置を提供する。
【解決手段】半導体装置内の出力ドライバに入力パターンを入力し、出力ドライバのＰチャネルまたはＮチャネルトランジスタを導通させ、外部から任意の電圧を印加して電流を測定し（ステップＳ１０）、測定した電流値と印加電圧より出力インピーダンスを演算し（ステップＳ１１）、その出力インピーダンスを基に立ち上りおよび立下りのタイミング時間を演算して（ステップＳ１２、Ｓ１３）、各タイミング時間の比およびクロスオーバ電圧を演算し（ステップＳ１４、Ｓ１５）、各演算結果より半導体装置の品質を判定する（ステップＳ１６）。
【選択図】 図１
【解決手段】半導体装置内の出力ドライバに入力パターンを入力し、出力ドライバのＰチャネルまたはＮチャネルトランジスタを導通させ、外部から任意の電圧を印加して電流を測定し（ステップＳ１０）、測定した電流値と印加電圧より出力インピーダンスを演算し（ステップＳ１１）、その出力インピーダンスを基に立ち上りおよび立下りのタイミング時間を演算して（ステップＳ１２、Ｓ１３）、各タイミング時間の比およびクロスオーバ電圧を演算し（ステップＳ１４、Ｓ１５）、各演算結果より半導体装置の品質を判定する（ステップＳ１６）。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、検査対象である半導体装置の品質を判定するための半導体検査方法およびその検査方法を実行する半導体装置に関するものである。
【０００２】
【従来の技術】
従来から、半導体装置に対する検査方法として、半導体装置の伝達特性を検査するタイミング検査により、検査対象の半導体装置の品質を判定する半導体検査方法が広く用いられている。特に、各種伝送方式、例えばＵＳＢや、ＩＥＥＥ１３９４や、イーサネット（登録商標）などの伝送信号出力に適用される差動電圧出力回路の出力信号の品質を検査するものに多く利用されている。
【０００３】
このような半導体検査方法では、タイミング検査として、検査対象の半導体装置に対して、その入出力信号間の伝播遅延時間、および出力信号の立上り時間と立下り時間を、基準クロックでサンプリングして測定することにより検査し、当該半導体装置の品質判定を行っている。
【０００４】
以上のような従来の半導体検査方法（例えば、特許文献１を参照）を、出力信号の立上り時間を測定する場合を例にして、以下に説明する。
まず、半導体検査装置として、少なくとも入力パターン発生器および電圧比較器を内蔵しているＬＳＩテスターなどを用意する。ここで、半導体検査装置に内蔵されている入力パターン発生器から、その入力パターンを、検査対象であり出力ドライバを具備した半導体装置に入力する。
【０００５】
そして、基準クロックを基準にしたサンプリング測定により、入力パターン発生器からの入力パターンを基に出力ドライバから出力される出力波形において、その電圧値が、半導体検査装置に内臓されている電圧比較器に設定されているＬｏｗレベル電圧値と一致した時間を基準時間とし、この基準時間を基点として、Ｈｉｇｈレベル電圧と一致した時間までの期間を、立上り時間として測定する。同様に、ＨｉｇｈレベルからＬｏｗレベルまでの期間を、立下り時間として測定する。
【０００６】
このようにして測定した立上り時間および立下り時間等に基づいて、検査対象である半導体装置の品質を判定している。
【０００７】
【特許文献１】
特開２０００−１４７０６２号公報（第１１頁、第８図）
【０００８】
【発明が解決しようとする課題】
しかしながら上記のような従来の半導体検査方法では、図７に示すように、出力ドライバの出力波形において、基準クロックレートを基にしたサンプリング測定により、例えば立上り時間（Ｔｒ）および立下り時間を測定し、これらの測定結果に基づいて半導体装置の品質を判定しており、各測定時にサンプリングするための時間が必要なため、立上り時間（Ｔｒ）あるいは立下り時間が長い場合には長いサンプリング時間が必要となり、検査時間が長くなるという問題点を有していた。
【０００９】
更に、出力波形にノイズが乗ったため測定結果が変動して不安定になった場合や、サンプリングに使用する基準クロックレートに十分な精度が得られない場合には、検査精度が低下するという問題点を有していた。
【００１０】
また、サンプリングに使用する基準クロックレートの周期や精度が、ＬＳＩテスターなどの半導体検査装置の機能・性能・機種などの要因によって異なり、半導体装置のタイミング特性の仕様によっては使用できないため、半導体検査装置の選択に汎用性が得られないという問題点も有していた。
【００１１】
また最近では、イーサネット（登録商標）、ＵＳＢ、ＩＥＥＥ１３９４などのシリアルデータ通信に差動信号を利用する伝送方法が一般的であり、例えば差動信号を使用するＵＳＢの信号のタイミング仕様では、正側（負側）の差動信号の出力波形の立上り時間（または立下り時間）と負側（正側）の差動信号の出力波形の立下り時間（または立上り時間）との比（ＵＳＢ１．１／２．０の規格ではＤｉｆｆｅｒｅｎｔｉａｌ Ｒｉｓｅ／Ｆａｌｌ ｔｉｍｅ ＭａｔｃｈｉｎｇｔＦＲ／ｔＦＦ）が規定されており、また、正側（負側）の差動信号の出力波形の立上り波形（または立下り波形）と負側（正側）の差動信号の出力波形の立下り波形（立下り波形）とが交差する電圧値（ＵＳＢ１．１／２．０の規格ではＯｕｔｐｕｔ ｓｉｇｎａｌ ｃｒｏｓｓｏｖｅｒ ｐｏｉｎｔ ｖｏｌｔａｇｅ ＶＣＲＳ）が規定されている。
【００１２】
そのため、上記のｔＦＲ／ｔＦＦやＶＣＲＳを測定する場合に、双方の差動出力を同一タイミングで測定しなければならないが、通常の半導体検査装置（ＬＳＩテスター）では個別の差動出力しか測定できず、上記のような伝送路に対応する半導体装置に対して、双方の差動出力を同一タイミングで測定することができないという問題点をも有していた。
【００１３】
本発明は、上記従来の問題点を解決するもので、検査対象である半導体装置のタイミング検査に要する時間を短縮することができるとともに、どのようなタイミング特性を有する仕様の半導体装置についても汎用的に対応させて十分な精度で検査することができ、かつｔＦＲ／ｔＦＦやＶＣＲＳの検査に対して従来の検査ではできなかった同一タイミングでの双方の差動出力特性を検査することができる半導体検査方法および半導体装置を提供する。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１に記載の半導体検査方法は、検査対象であり差動出力ドライバを有する半導体装置に対して各種出力品質を検査し、その検査結果を基に当該半導体装置を良否判定する半導体検査方法であって、前記半導体装置に電圧を印加してその出力電流を測定する工程と、前記出力電流から前記半導体装置の出力インピーダンス値を演算する工程と、前記出力インピーダンス値を基に前記出力電流の立上り時間および立下り時間を演算する工程と、前記立上り時間と立下り時間との時間比を演算する工程と、前記時間比を基に前記差動出力ドライバのクロスオーバ電圧を演算する工程と、前記各演算により得られた各演算値をそれぞれ予め決められた規格値と比較する工程とからなり、前記比較の結果を基に前記半導体装置の出力品質を検査する方法としたことを特徴とする。
【００１５】
また、本発明の請求項２に記載の半導体検査方法は、請求項１に記載の半導体検査方法であって、半導体検査装置による半導体装置の検査を制御するために設けられた制御用コンピュータにより実行する方法としたことを特徴とする。
【００１６】
また、本発明の請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体検査方法を記憶する半導体記憶装置と制御用コンピュータとからなる構成としたことを特徴とする。
【００１７】
以上により、半導体装置を良否判定するため各種出力品質の検査基準となる出力電流の立上り時間および立下り時間、それら立上り時間および立下り時間の比、および差動出力ドライバのクロスオーバ電圧値については、基準クロックによるサンプリング測定を利用することなく、測定により得られた半導体装置からの出力電流を用いて演算した出力インピーダンス値を基に演算して求めることにより、実際の測定として半導体装置からの出力電流のみを測定するだけで、半導体装置の各種出力品質を検査することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を示す半導体検査方法および半導体装置について、図面を参照しながら具体的に説明する。
【００１９】
はじめに、半導体検査方法における技術的な概念について説明する。
図５はコンデンサ負荷（ここでは、コンデンサ容量を５０ｐＦとする）でのＵＳＢドライバの概念図である。この半導体検査方法では、半導体装置に内蔵されている出力ドライバに入力パターンを入力し、出力ドライバを形成するＰチャネルトランジスタまたはＮチャネルトランジスタを導通させる。端子の外部に任意の電圧を印加し負荷に流れる出力電流を測定する。測定した電流値と印加電圧を用いて演算により出力インピーダンスを求める。ＺＤＲＶは出力ドライバの出力インピーダンス、ＣＬはコンデンサ負荷である。
【００２０】
ここで、差動出力の正側の信号ＤＰ及び差動出力の負側の信号ＤＭに対する出力インピーダンスを、下記のように定義した。
【００２１】
【数１】
演算結果である出力インピーダンスを元に立上り時間、または立下り時間を演算により求める。ドライバのＨ出力時にはＳＷ１がＯＮで、ＳＷ２がＯＦＦとなり、電源電圧ＶＤＤがＺＤＲＶを通してＣＬに充電される。このため、出力電圧ＶＯＵＴは０ＶからＶＤＤとなる。ドライバのＬ出力時にはＳＷ１がＯＦＦで、ＳＷ２がＯＮとなり、ＣＬの電圧ＶＤＤがＺＤＲＶを通して放電される。このため、出力電圧ＶＯＵＴはＶＤＤから０Ｖとなる。今、ＣＬがＶＤＤに充電されている状態で、ＳＷ１をＯＦＦ、ＳＷ２をＯＮとしてＬを出力する場合（すなわち出力立下り）について考える。時間ｔでの出力電圧ＶＯＵＴ（ｔ）は、以下の式で表される。
【００２２】
【数２】
ｆａｌｌ ｔｉｍｅはＶＯＵＴが０．９ＶＤＤから０．１ＶＤＤになるまでの時間で規定される。ＶＯＵＴが０．９ＶＤＤになるときの時間をｔ１、０．１ＶＤＤになるときの時間をｔ２とすると、
【００２３】
【数３】
ただし、上記０．９ＶＤＤおよび０．１ＶＤＤの係数０．９および０．１は、この値の限りではなく変更も可能である。
【００２４】
これよりｆａｌｌ ｔｉｍｅ（ｔＦ）を求めると、
【００２５】
【数４】
となり、ｒｉｓｅ ｔｉｍｅについても同様の計算結果となる。
【００２６】
次に、立上り時間と立下り時間からそれらの時間比を演算する。ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅのｍａｔｃｈｉｎｇは、例としてＵＳＢスペックで下記のように規定されている。ただし、イーサネット（登録商標）などの異なるシステムにおいてはこの値の限りではない。
【００２７】
【数５】
更に詳細に表現すると、
【００２８】
【数６】
となり、ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅは下記の式で表される。
【００２９】
【数７】
よって、ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅのｍａｔｃｈｉｎｇは、下記の計算式で求めることができる。
【００３０】
【数８】
つまり、ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅのｍａｔｃｈｉｎｇは、出力インピーダンスＺＤＲＶの比（ｒａｔｉｏ）から算出できる。よって、直接ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅを測定し、ｍａｔｃｈｉｎｇ ｒａｔｉｏを検査することはできないが、既に測定された出力インピーダンスＺＤＲＶの値から検査が可能であり、その検査結果を間接的に保証することができる。
【００３１】
クロスオーバ電圧も、同様に立上り時間と立下り時間から演算できる。クロスオーバ電圧ＶＣＲＳの変動要因として、ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅ，ＤＰ−ＤＭ間スキューが考えられる。ＤＰ−ＤＭ間スキューが無い場合には、ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅが完全に一致していれば、クロスオーバ電圧はＶＤＤ／２になる。即ち、ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅのｍａｔｃｈｉｎｇが１００％であれば、ＶＤＤ／２になる。スキューが無いとすれば、クロスオーバ電圧ＶＣＲＳは、次式で計算できる。例として立ち上がり（ＤＭ）と立下りの波形（ＤＰ）の出力電圧は、それぞれ下記の式で表される。
【００３２】
【数９】
上記の出力電圧波形の交点がクロスオーバ電圧であるので、その交点の時間ｔを求めると、ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅのｍａｔｃｈｉｎｇが１００％であれば、以下の式が成り立つ。
【００３３】
【数１０】
しかしながら、
【００３４】
【数１１】
の条件では、一般解を求めるのは難しい。そこで、立ち上がり波形（ＤＭ）と立下りの波形（ＤＰ）を１次関数の直線で近似し、２本の直線の交点をクロスオーバ電圧とした時、２本の直線の式は、それぞれ、
【００３５】
【数１２】
となる。
【００３６】
交点はｔ＝（ｔＦ・ｔＲ）／（０．８・（ｔＦ＋ｔＲ））となり、クロスオーバ電圧はＶＣＲＳ＝ＶＤＤ／（１＋ｔＲ／ｔＦ）で表され、ｔＲ／ｔＦ＝１であれば、ＶＣＲＳ＝ＶＤＤ／２となる。
（実施の形態１）
本発明の実施の形態１の半導体検査方法を説明する。
【００３７】
図１は本実施の形態１の半導体検査方法による半導体装置の検査手順を示すフローチャートである。また、図２は本実施の形態１の半導体検査方法を実行するための構成を示すブロック図である。なお、本実施の形態１の半導体検査方法を実行するための構成としては、この限りではない。
【００３８】
図２において、１００は検査対象の半導体装置、１１０は電流測定装置、１２０は演算部、１０１は正側差動出力ドライバ、１０４は負側差動出力ドライバ、１０２は正側差動出力ドライバ１０１の入力端子、１０５は負側差動出力ドライバ１０４の入力端子、１０３は正側差動出力ドライバ１０１の出力端子（以下、ＤＰと呼ぶ）、１０６は負側差動出力ドライバ１０４の出力端子（以下、ＤＭと呼ぶ）であり、ＤＰおよびＤＭは電流測定装置１１０に接続されている。また、電流測定装置１１０は演算部１２０に接続されている。
【００３９】
次に、本実施の形態１の半導体検査方法による半導体装置の検査手順を、図１および図２を用いて説明する。
第１の工程として、図６に示すように、半導体装置１００の正側差動出力ドライバ１０１の入力端子１０２および負側差動出力ドライバ１０４の入力端子１０５から、任意に作成された検査用の入力側パターン信号ＩＤ＋、ＩＤ−を入力すると、正側差動出力ドライバ１０１の出力端子１０３および負側差動出力ドライバ１０４の出力端子１０６から、出力側パターン信号ＯＤ＋、ＯＤ−が出力される。
【００４０】
すなわち、半導体装置１００に内蔵されている正側差動出力ドライバ１０１または負側差動出力ドライバ１０４に、入力側パターン信号ＩＤ＋、ＩＤ−を入力することにより、各差動出力ドライバ１０１、１０４を構成するＰチャネルトランジスタまたはＮチャネルトランジスタを導通させた状態で、電流測定装置１１０から差動出力ドライバ１０１、１０４の各出力端子１０３、１０６に任意の電圧を印加し、そのときに各出力端子１０３、１０６から出力される電流値を、電流測定装置１１０により測定する（ステップＳ１０）。
【００４１】
第２の工程として、第１の工程で測定した電流値と印加電圧を基に、差動出力ドライバ１０１、１０４の出力インピーダンスを、演算により求める（ステップＳ１１）。通常、出力インピーダンスは、トランジスタのオン抵抗値として表される。
【００４２】
第３の工程として、第２の工程の演算結果である出力インピーダンスを基に、差動出力ドライバ１０１、１０４からの出力信号である出力側パターン信号ＯＤ＋、ＯＤ−の立上り時間または立下り時間を、演算により求める（ステップＳ１２、Ｓ１３）。
【００４３】
第４の工程として、第３の工程の演算結果である立上り時間と立下り時間からそれらの時間比を演算する（ステップＳ１４）。
第５の工程として、第４の工程の演算結果である立上り時間と立下り時間の時間比を基に、差動出力ドライバ１０１、１０４におけるクロスオーバ電圧を演算する（ステップＳ１５）。
【００４４】
最後に、各工程で演算した各演算値を、予め半導体装置の仕様から決められた規格値とそれぞれ比較し、当該半導体装置１００に対して良品か不良品かを判定する（ステップＳ１６）。
【００４５】
各工程の演算手法は、前述の検査概念で詳細に述べているが、通常の半導体検査装置であるＬＳＩテスタの検査プログラムで実現できる形態も可能である。
以上のように、本実施の形態１の半導体検査方法により、半導体装置の出力電流を測定するだけで、その出力電流値を用いて出力インピーダンスを演算し、この出力インピーダンスの演算値を基に、出力品質を得るためのタイミング特性を演算により求め検査することができる。
（実施の形態２）
本発明の実施の形態２の半導体検査方法を説明する。
【００４６】
以下、本実施の形態２の半導体検査方法による半導体装置の検査手順を、図３を用いて説明する。
図３は本実施の形態２の半導体検査方法を実行するための構成を示すブロック図であり、構成としてはこの限りではない。図３において、３００は検査対象であり少なくとも２個の差動出力ドライバ３１１、３１４を内臓する半導体装置である。３０１は電流測定装置であり、実施の形態１で説明した電流測定装置１１０と同等な機能を有する。
【００４７】
本実施の形態２の半導体検査方法における第１の特徴は、実施の形態１で説明した演算部１２０による演算処理を、制御用コンピュータ３０２で実行することである。また、第２の特徴は、制御用コンピュータ３０２による演算処理の実行手順を指示するために、本実施の形態２の半導体検査方法による検査手順をプログラム化して格納する記憶装置３０３を、半導体装置３００と制御コンピュータ３０２の外部に設けることである。
【００４８】
３０４は入力パターン発生装置であり、制御用コンピュータ３０２からの制御信号によって任意のパターン信号を発生して出力し、半導体装置３００の入力端子３１２、３１５に入力する機能を有する。制御用コンピュータ３０２は、その制御信号により、電流測定装置３０１、記憶装置３０３、入力パターン発生装置３０４を、それぞれ制御することによって、本実施の形態２の半導体検査方法を実現する。
【００４９】
電流測定装置３０１から測定データを制御用コンピュータ３０２の内部メモリに取り込み、制御用コンピュータ３０２が有する演算処理機能を使い、出力インピーダンスの演算を行う。前述で詳細に述べているように、出力インピーダンスの値が計算できれば、立上り時間または立下り時間、およびそれらの時間比、さらにクロスオーバ電圧の演算も可能である。なお、演算処理を担当する制御用コンピュータ３０２は、加減乗除の演算機能をもつものであれば、どのような構成でも構わない。
（実施の形態３）
本発明の実施の形態３の半導体検査方法および半導体装置を説明する。
【００５０】
図４は本実施の形態３の半導体検査方法および半導体装置を示すブロック図である。本実施の形態３の特徴は、制御用コンピュータ４０２と記憶装置４０３、入力パターン発生装置４０４を、それらからなる半導体装置４００として構成したことである。実施の形態２の場合との相違点は、半導体検査方法を実行するための構成を、１つの半導体装置４００内に組み込むことである。
【００５１】
なお、制御用コンピュータ４０２は、マイクロコントローラが最適ではあるが、他の装置を使用することも可能である。記憶装置４０３はＲＯＭなどのメモリ素子を使用することも可能である。また、入力パターン発生装置４０４は、論理回路で構成できる。
【００５２】
このように、半導体検査方法を実行するための構成を、１つの半導体装置４００に内蔵することにより、開発費等による多くの費用を必要とせず、製品コストを低減することができる。
【００５３】
【発明の効果】
以上のように本発明によれば、半導体装置を良否判定するため各種出力品質の検査基準となる出力電流の立上り時間および立下り時間、それら立上り時間および立下り時間の比、および差動出力ドライバのクロスオーバ電圧値については、基準クロックによるサンプリング測定を利用することなく、測定により得られた半導体装置からの出力電流を用いて演算した出力インピーダンス値を基に演算して求めることにより、実際の測定として半導体装置からの出力電流のみを測定するだけで、半導体装置の各種出力品質を検査することができる。
【００５４】
そのため、検査対象である半導体装置のタイミング検査に要する時間を短縮することができるとともに、どのようなタイミング特性を有する仕様の半導体装置についても汎用的に対応させて十分な精度で検査することができ、かつｔＦＲ／ｔＦＦやＶＣＲＳの検査に対して従来の検査ではできなかった同一タイミングでの双方の差動出力特性を検査することができ、その検査結果を基に、当該半導体装置の良否を短時間でかつ正確に判定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体検査方法を示すフローチャート
【図２】同実施の形態１の半導体検査方法を実現するためのブロック構成図
【図３】本発明の実施の形態２の半導体検査方法を実現するためのブロック構成図
【図４】本発明の実施の形態３の半導体装置の構成を示すブロック図
【図５】本発明の実施の形態の半導体検査方法に係る出力ドライバの概念図
【図６】同実施の形態の半導体検査方法に係る出力ドライバの出力波形図
【図７】従来の半導体検査方法における立上り時間測定時のタイミング図
【符号の説明】
１００ 半導体装置
１０１ 正側差動出力ドライバ
１０２ 正側差動出力ドライバ入力端子
１０３ 正側差動出力ドライバ出力端子
１０４ 負側差動出力ドライバ
１０５ 負側差動出力ドライバ入力端子
１０６ 負側差動出力ドライバ出力端子
１１０ 電流測定装置
１２０ 演算部
３００ 半導体装置
３０１ 電流測定装置
３０２ 制御用コンピュータ
３０３ 記憶装置
３０４ 入力パターン発生装置
３１１ 正側差動出力ドライバ
３１２ 正側差動出力ドライバ入力端子
３１３ 正側差動出力ドライバ出力端子
３１４ 負側差動出力ドライバ
３１５ 負側差動出力ドライバ入力端子
３１６ 負側差動出力ドライバ出力端子
４００ 半導体装置
４０１ 電流測定装置
４０２ 制御用コンピュータ
４０３ 記憶装置
４０４ 入力パターン発生装置
４１１ 正側差動出力ドライバ
４１２ 正側差動出力ドライバ入力端子
４１３ 正側差動出力ドライバ出力端子
４１４ 負側差動出力ドライバ
４１５ 負側差動出力ドライバ入力端子
４１６ 負側差動出力ドライバ出力端子
【発明の属する技術分野】
本発明は、検査対象である半導体装置の品質を判定するための半導体検査方法およびその検査方法を実行する半導体装置に関するものである。
【０００２】
【従来の技術】
従来から、半導体装置に対する検査方法として、半導体装置の伝達特性を検査するタイミング検査により、検査対象の半導体装置の品質を判定する半導体検査方法が広く用いられている。特に、各種伝送方式、例えばＵＳＢや、ＩＥＥＥ１３９４や、イーサネット（登録商標）などの伝送信号出力に適用される差動電圧出力回路の出力信号の品質を検査するものに多く利用されている。
【０００３】
このような半導体検査方法では、タイミング検査として、検査対象の半導体装置に対して、その入出力信号間の伝播遅延時間、および出力信号の立上り時間と立下り時間を、基準クロックでサンプリングして測定することにより検査し、当該半導体装置の品質判定を行っている。
【０００４】
以上のような従来の半導体検査方法（例えば、特許文献１を参照）を、出力信号の立上り時間を測定する場合を例にして、以下に説明する。
まず、半導体検査装置として、少なくとも入力パターン発生器および電圧比較器を内蔵しているＬＳＩテスターなどを用意する。ここで、半導体検査装置に内蔵されている入力パターン発生器から、その入力パターンを、検査対象であり出力ドライバを具備した半導体装置に入力する。
【０００５】
そして、基準クロックを基準にしたサンプリング測定により、入力パターン発生器からの入力パターンを基に出力ドライバから出力される出力波形において、その電圧値が、半導体検査装置に内臓されている電圧比較器に設定されているＬｏｗレベル電圧値と一致した時間を基準時間とし、この基準時間を基点として、Ｈｉｇｈレベル電圧と一致した時間までの期間を、立上り時間として測定する。同様に、ＨｉｇｈレベルからＬｏｗレベルまでの期間を、立下り時間として測定する。
【０００６】
このようにして測定した立上り時間および立下り時間等に基づいて、検査対象である半導体装置の品質を判定している。
【０００７】
【特許文献１】
特開２０００−１４７０６２号公報（第１１頁、第８図）
【０００８】
【発明が解決しようとする課題】
しかしながら上記のような従来の半導体検査方法では、図７に示すように、出力ドライバの出力波形において、基準クロックレートを基にしたサンプリング測定により、例えば立上り時間（Ｔｒ）および立下り時間を測定し、これらの測定結果に基づいて半導体装置の品質を判定しており、各測定時にサンプリングするための時間が必要なため、立上り時間（Ｔｒ）あるいは立下り時間が長い場合には長いサンプリング時間が必要となり、検査時間が長くなるという問題点を有していた。
【０００９】
更に、出力波形にノイズが乗ったため測定結果が変動して不安定になった場合や、サンプリングに使用する基準クロックレートに十分な精度が得られない場合には、検査精度が低下するという問題点を有していた。
【００１０】
また、サンプリングに使用する基準クロックレートの周期や精度が、ＬＳＩテスターなどの半導体検査装置の機能・性能・機種などの要因によって異なり、半導体装置のタイミング特性の仕様によっては使用できないため、半導体検査装置の選択に汎用性が得られないという問題点も有していた。
【００１１】
また最近では、イーサネット（登録商標）、ＵＳＢ、ＩＥＥＥ１３９４などのシリアルデータ通信に差動信号を利用する伝送方法が一般的であり、例えば差動信号を使用するＵＳＢの信号のタイミング仕様では、正側（負側）の差動信号の出力波形の立上り時間（または立下り時間）と負側（正側）の差動信号の出力波形の立下り時間（または立上り時間）との比（ＵＳＢ１．１／２．０の規格ではＤｉｆｆｅｒｅｎｔｉａｌ Ｒｉｓｅ／Ｆａｌｌ ｔｉｍｅ ＭａｔｃｈｉｎｇｔＦＲ／ｔＦＦ）が規定されており、また、正側（負側）の差動信号の出力波形の立上り波形（または立下り波形）と負側（正側）の差動信号の出力波形の立下り波形（立下り波形）とが交差する電圧値（ＵＳＢ１．１／２．０の規格ではＯｕｔｐｕｔ ｓｉｇｎａｌ ｃｒｏｓｓｏｖｅｒ ｐｏｉｎｔ ｖｏｌｔａｇｅ ＶＣＲＳ）が規定されている。
【００１２】
そのため、上記のｔＦＲ／ｔＦＦやＶＣＲＳを測定する場合に、双方の差動出力を同一タイミングで測定しなければならないが、通常の半導体検査装置（ＬＳＩテスター）では個別の差動出力しか測定できず、上記のような伝送路に対応する半導体装置に対して、双方の差動出力を同一タイミングで測定することができないという問題点をも有していた。
【００１３】
本発明は、上記従来の問題点を解決するもので、検査対象である半導体装置のタイミング検査に要する時間を短縮することができるとともに、どのようなタイミング特性を有する仕様の半導体装置についても汎用的に対応させて十分な精度で検査することができ、かつｔＦＲ／ｔＦＦやＶＣＲＳの検査に対して従来の検査ではできなかった同一タイミングでの双方の差動出力特性を検査することができる半導体検査方法および半導体装置を提供する。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１に記載の半導体検査方法は、検査対象であり差動出力ドライバを有する半導体装置に対して各種出力品質を検査し、その検査結果を基に当該半導体装置を良否判定する半導体検査方法であって、前記半導体装置に電圧を印加してその出力電流を測定する工程と、前記出力電流から前記半導体装置の出力インピーダンス値を演算する工程と、前記出力インピーダンス値を基に前記出力電流の立上り時間および立下り時間を演算する工程と、前記立上り時間と立下り時間との時間比を演算する工程と、前記時間比を基に前記差動出力ドライバのクロスオーバ電圧を演算する工程と、前記各演算により得られた各演算値をそれぞれ予め決められた規格値と比較する工程とからなり、前記比較の結果を基に前記半導体装置の出力品質を検査する方法としたことを特徴とする。
【００１５】
また、本発明の請求項２に記載の半導体検査方法は、請求項１に記載の半導体検査方法であって、半導体検査装置による半導体装置の検査を制御するために設けられた制御用コンピュータにより実行する方法としたことを特徴とする。
【００１６】
また、本発明の請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体検査方法を記憶する半導体記憶装置と制御用コンピュータとからなる構成としたことを特徴とする。
【００１７】
以上により、半導体装置を良否判定するため各種出力品質の検査基準となる出力電流の立上り時間および立下り時間、それら立上り時間および立下り時間の比、および差動出力ドライバのクロスオーバ電圧値については、基準クロックによるサンプリング測定を利用することなく、測定により得られた半導体装置からの出力電流を用いて演算した出力インピーダンス値を基に演算して求めることにより、実際の測定として半導体装置からの出力電流のみを測定するだけで、半導体装置の各種出力品質を検査することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を示す半導体検査方法および半導体装置について、図面を参照しながら具体的に説明する。
【００１９】
はじめに、半導体検査方法における技術的な概念について説明する。
図５はコンデンサ負荷（ここでは、コンデンサ容量を５０ｐＦとする）でのＵＳＢドライバの概念図である。この半導体検査方法では、半導体装置に内蔵されている出力ドライバに入力パターンを入力し、出力ドライバを形成するＰチャネルトランジスタまたはＮチャネルトランジスタを導通させる。端子の外部に任意の電圧を印加し負荷に流れる出力電流を測定する。測定した電流値と印加電圧を用いて演算により出力インピーダンスを求める。ＺＤＲＶは出力ドライバの出力インピーダンス、ＣＬはコンデンサ負荷である。
【００２０】
ここで、差動出力の正側の信号ＤＰ及び差動出力の負側の信号ＤＭに対する出力インピーダンスを、下記のように定義した。
【００２１】
【数１】
【００２２】
【数２】
【００２３】
【数３】
【００２４】
これよりｆａｌｌ ｔｉｍｅ（ｔＦ）を求めると、
【００２５】
【数４】
【００２６】
次に、立上り時間と立下り時間からそれらの時間比を演算する。ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅのｍａｔｃｈｉｎｇは、例としてＵＳＢスペックで下記のように規定されている。ただし、イーサネット（登録商標）などの異なるシステムにおいてはこの値の限りではない。
【００２７】
【数５】
【００２８】
【数６】
【００２９】
【数７】
【００３０】
【数８】
【００３１】
クロスオーバ電圧も、同様に立上り時間と立下り時間から演算できる。クロスオーバ電圧ＶＣＲＳの変動要因として、ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅ，ＤＰ−ＤＭ間スキューが考えられる。ＤＰ−ＤＭ間スキューが無い場合には、ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅが完全に一致していれば、クロスオーバ電圧はＶＤＤ／２になる。即ち、ｒｉｓｅ ｔｉｍｅ，ｆａｌｌ ｔｉｍｅのｍａｔｃｈｉｎｇが１００％であれば、ＶＤＤ／２になる。スキューが無いとすれば、クロスオーバ電圧ＶＣＲＳは、次式で計算できる。例として立ち上がり（ＤＭ）と立下りの波形（ＤＰ）の出力電圧は、それぞれ下記の式で表される。
【００３２】
【数９】
【００３３】
【数１０】
【００３４】
【数１１】
【００３５】
【数１２】
【００３６】
交点はｔ＝（ｔＦ・ｔＲ）／（０．８・（ｔＦ＋ｔＲ））となり、クロスオーバ電圧はＶＣＲＳ＝ＶＤＤ／（１＋ｔＲ／ｔＦ）で表され、ｔＲ／ｔＦ＝１であれば、ＶＣＲＳ＝ＶＤＤ／２となる。
（実施の形態１）
本発明の実施の形態１の半導体検査方法を説明する。
【００３７】
図１は本実施の形態１の半導体検査方法による半導体装置の検査手順を示すフローチャートである。また、図２は本実施の形態１の半導体検査方法を実行するための構成を示すブロック図である。なお、本実施の形態１の半導体検査方法を実行するための構成としては、この限りではない。
【００３８】
図２において、１００は検査対象の半導体装置、１１０は電流測定装置、１２０は演算部、１０１は正側差動出力ドライバ、１０４は負側差動出力ドライバ、１０２は正側差動出力ドライバ１０１の入力端子、１０５は負側差動出力ドライバ１０４の入力端子、１０３は正側差動出力ドライバ１０１の出力端子（以下、ＤＰと呼ぶ）、１０６は負側差動出力ドライバ１０４の出力端子（以下、ＤＭと呼ぶ）であり、ＤＰおよびＤＭは電流測定装置１１０に接続されている。また、電流測定装置１１０は演算部１２０に接続されている。
【００３９】
次に、本実施の形態１の半導体検査方法による半導体装置の検査手順を、図１および図２を用いて説明する。
第１の工程として、図６に示すように、半導体装置１００の正側差動出力ドライバ１０１の入力端子１０２および負側差動出力ドライバ１０４の入力端子１０５から、任意に作成された検査用の入力側パターン信号ＩＤ＋、ＩＤ−を入力すると、正側差動出力ドライバ１０１の出力端子１０３および負側差動出力ドライバ１０４の出力端子１０６から、出力側パターン信号ＯＤ＋、ＯＤ−が出力される。
【００４０】
すなわち、半導体装置１００に内蔵されている正側差動出力ドライバ１０１または負側差動出力ドライバ１０４に、入力側パターン信号ＩＤ＋、ＩＤ−を入力することにより、各差動出力ドライバ１０１、１０４を構成するＰチャネルトランジスタまたはＮチャネルトランジスタを導通させた状態で、電流測定装置１１０から差動出力ドライバ１０１、１０４の各出力端子１０３、１０６に任意の電圧を印加し、そのときに各出力端子１０３、１０６から出力される電流値を、電流測定装置１１０により測定する（ステップＳ１０）。
【００４１】
第２の工程として、第１の工程で測定した電流値と印加電圧を基に、差動出力ドライバ１０１、１０４の出力インピーダンスを、演算により求める（ステップＳ１１）。通常、出力インピーダンスは、トランジスタのオン抵抗値として表される。
【００４２】
第３の工程として、第２の工程の演算結果である出力インピーダンスを基に、差動出力ドライバ１０１、１０４からの出力信号である出力側パターン信号ＯＤ＋、ＯＤ−の立上り時間または立下り時間を、演算により求める（ステップＳ１２、Ｓ１３）。
【００４３】
第４の工程として、第３の工程の演算結果である立上り時間と立下り時間からそれらの時間比を演算する（ステップＳ１４）。
第５の工程として、第４の工程の演算結果である立上り時間と立下り時間の時間比を基に、差動出力ドライバ１０１、１０４におけるクロスオーバ電圧を演算する（ステップＳ１５）。
【００４４】
最後に、各工程で演算した各演算値を、予め半導体装置の仕様から決められた規格値とそれぞれ比較し、当該半導体装置１００に対して良品か不良品かを判定する（ステップＳ１６）。
【００４５】
各工程の演算手法は、前述の検査概念で詳細に述べているが、通常の半導体検査装置であるＬＳＩテスタの検査プログラムで実現できる形態も可能である。
以上のように、本実施の形態１の半導体検査方法により、半導体装置の出力電流を測定するだけで、その出力電流値を用いて出力インピーダンスを演算し、この出力インピーダンスの演算値を基に、出力品質を得るためのタイミング特性を演算により求め検査することができる。
（実施の形態２）
本発明の実施の形態２の半導体検査方法を説明する。
【００４６】
以下、本実施の形態２の半導体検査方法による半導体装置の検査手順を、図３を用いて説明する。
図３は本実施の形態２の半導体検査方法を実行するための構成を示すブロック図であり、構成としてはこの限りではない。図３において、３００は検査対象であり少なくとも２個の差動出力ドライバ３１１、３１４を内臓する半導体装置である。３０１は電流測定装置であり、実施の形態１で説明した電流測定装置１１０と同等な機能を有する。
【００４７】
本実施の形態２の半導体検査方法における第１の特徴は、実施の形態１で説明した演算部１２０による演算処理を、制御用コンピュータ３０２で実行することである。また、第２の特徴は、制御用コンピュータ３０２による演算処理の実行手順を指示するために、本実施の形態２の半導体検査方法による検査手順をプログラム化して格納する記憶装置３０３を、半導体装置３００と制御コンピュータ３０２の外部に設けることである。
【００４８】
３０４は入力パターン発生装置であり、制御用コンピュータ３０２からの制御信号によって任意のパターン信号を発生して出力し、半導体装置３００の入力端子３１２、３１５に入力する機能を有する。制御用コンピュータ３０２は、その制御信号により、電流測定装置３０１、記憶装置３０３、入力パターン発生装置３０４を、それぞれ制御することによって、本実施の形態２の半導体検査方法を実現する。
【００４９】
電流測定装置３０１から測定データを制御用コンピュータ３０２の内部メモリに取り込み、制御用コンピュータ３０２が有する演算処理機能を使い、出力インピーダンスの演算を行う。前述で詳細に述べているように、出力インピーダンスの値が計算できれば、立上り時間または立下り時間、およびそれらの時間比、さらにクロスオーバ電圧の演算も可能である。なお、演算処理を担当する制御用コンピュータ３０２は、加減乗除の演算機能をもつものであれば、どのような構成でも構わない。
（実施の形態３）
本発明の実施の形態３の半導体検査方法および半導体装置を説明する。
【００５０】
図４は本実施の形態３の半導体検査方法および半導体装置を示すブロック図である。本実施の形態３の特徴は、制御用コンピュータ４０２と記憶装置４０３、入力パターン発生装置４０４を、それらからなる半導体装置４００として構成したことである。実施の形態２の場合との相違点は、半導体検査方法を実行するための構成を、１つの半導体装置４００内に組み込むことである。
【００５１】
なお、制御用コンピュータ４０２は、マイクロコントローラが最適ではあるが、他の装置を使用することも可能である。記憶装置４０３はＲＯＭなどのメモリ素子を使用することも可能である。また、入力パターン発生装置４０４は、論理回路で構成できる。
【００５２】
このように、半導体検査方法を実行するための構成を、１つの半導体装置４００に内蔵することにより、開発費等による多くの費用を必要とせず、製品コストを低減することができる。
【００５３】
【発明の効果】
以上のように本発明によれば、半導体装置を良否判定するため各種出力品質の検査基準となる出力電流の立上り時間および立下り時間、それら立上り時間および立下り時間の比、および差動出力ドライバのクロスオーバ電圧値については、基準クロックによるサンプリング測定を利用することなく、測定により得られた半導体装置からの出力電流を用いて演算した出力インピーダンス値を基に演算して求めることにより、実際の測定として半導体装置からの出力電流のみを測定するだけで、半導体装置の各種出力品質を検査することができる。
【００５４】
そのため、検査対象である半導体装置のタイミング検査に要する時間を短縮することができるとともに、どのようなタイミング特性を有する仕様の半導体装置についても汎用的に対応させて十分な精度で検査することができ、かつｔＦＲ／ｔＦＦやＶＣＲＳの検査に対して従来の検査ではできなかった同一タイミングでの双方の差動出力特性を検査することができ、その検査結果を基に、当該半導体装置の良否を短時間でかつ正確に判定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体検査方法を示すフローチャート
【図２】同実施の形態１の半導体検査方法を実現するためのブロック構成図
【図３】本発明の実施の形態２の半導体検査方法を実現するためのブロック構成図
【図４】本発明の実施の形態３の半導体装置の構成を示すブロック図
【図５】本発明の実施の形態の半導体検査方法に係る出力ドライバの概念図
【図６】同実施の形態の半導体検査方法に係る出力ドライバの出力波形図
【図７】従来の半導体検査方法における立上り時間測定時のタイミング図
【符号の説明】
１００ 半導体装置
１０１ 正側差動出力ドライバ
１０２ 正側差動出力ドライバ入力端子
１０３ 正側差動出力ドライバ出力端子
１０４ 負側差動出力ドライバ
１０５ 負側差動出力ドライバ入力端子
１０６ 負側差動出力ドライバ出力端子
１１０ 電流測定装置
１２０ 演算部
３００ 半導体装置
３０１ 電流測定装置
３０２ 制御用コンピュータ
３０３ 記憶装置
３０４ 入力パターン発生装置
３１１ 正側差動出力ドライバ
３１２ 正側差動出力ドライバ入力端子
３１３ 正側差動出力ドライバ出力端子
３１４ 負側差動出力ドライバ
３１５ 負側差動出力ドライバ入力端子
３１６ 負側差動出力ドライバ出力端子
４００ 半導体装置
４０１ 電流測定装置
４０２ 制御用コンピュータ
４０３ 記憶装置
４０４ 入力パターン発生装置
４１１ 正側差動出力ドライバ
４１２ 正側差動出力ドライバ入力端子
４１３ 正側差動出力ドライバ出力端子
４１４ 負側差動出力ドライバ
４１５ 負側差動出力ドライバ入力端子
４１６ 負側差動出力ドライバ出力端子
Claims (3)
- 検査対象であり差動出力ドライバを有する半導体装置に対して各種出力品質を検査し、その検査結果を基に当該半導体装置を良否判定する半導体検査方法であって、前記半導体装置に電圧を印加してその出力電流を測定する工程と、前記出力電流から前記半導体装置の出力インピーダンス値を演算する工程と、前記出力インピーダンス値を基に前記出力電流の立上り時間および立下り時間を演算する工程と、前記立上り時間と立下り時間との時間比を演算する工程と、前記時間比を基に前記差動出力ドライバのクロスオーバ電圧を演算する工程と、前記各演算により得られた各演算値をそれぞれ予め決められた規格値と比較する工程とからなり、前記比較の結果を基に前記半導体装置の出力品質を検査する半導体検査方法。
- 請求項１に記載の半導体検査方法であって、半導体検査装置による半導体装置の検査を制御するために設けられた制御用コンピュータにより実行する半導体検査方法。
- 請求項１または請求項２に記載の半導体検査方法を記憶する半導体記憶装置と制御用コンピュータとからなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003065829A JP2004271463A (ja) | 2003-03-12 | 2003-03-12 | 半導体検査方法および半導体装置 |
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|---|---|---|---|
| JP2003065829A JP2004271463A (ja) | 2003-03-12 | 2003-03-12 | 半導体検査方法および半導体装置 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005292143A (ja) * | 2004-04-02 | 2005-10-20 | Samsung Electronics Co Ltd | シングルエンド信号をシリアル併合して分析する測定回路及びその方法 |
-
2003
- 2003-03-12 JP JP2003065829A patent/JP2004271463A/ja active Pending
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| JP2005292143A (ja) * | 2004-04-02 | 2005-10-20 | Samsung Electronics Co Ltd | シングルエンド信号をシリアル併合して分析する測定回路及びその方法 |
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