KR100816468B1 - 고속 데이터 스트림을 캡쳐하여 평가하는 방법 및 장치 - Google Patents

Abstract

종래의 컴포넌트 테스터를 사용하여 고속 직렬 데이터 스트림을 캡쳐하여 평가하는 기술은 피시험 디바이스(DUT)의 출력에 연결된 고속 래칭 비교기를 포함한다. 컴포넌트 테스터는 고속 직렬 데이터 스트림을 생성하기 위하여 DUT를 활성화하고 직렬 데이터 스트림에 관련된 소정의 순간에 래칭 비교기를 스트로브한다. 래칭 비교기는 직렬 데이터 스트림의 디지털 상태를 샘플링하고 그 샘플링된 상태를 유지한다. 컴포넌트 테스터는 그 유지된 상태를 판독하고 기억한다. 테스터는 이러한 방식으로 다수의 위치에서 직렬 데이터 스트림을 샘플링하고, 각각의 위치에서 다중 샘플링을 한다. 테스터는 시간에 대한 직렬 데이터 스트림의 확률 함수를 구하기 위하여 각각의 위치에서 얻어진 샘플을 평균한다. 확률 함수로부터, 직렬 데이터 스트림의 중요한 타이밍 특성, 예컨대 지터, 부호간 간섭 현상, 및 아이 클러저가 유도될 수 있다.

데이터 스트림, 캡쳐, 테스터, 비교기, 샘플링

Description

고속 데이터 스트림을 캡쳐하여 평가하는 방법 및 장치{CAPTURING AND EVALUATING HIGH SPEED DATA STREAMS}

본 발명은 일반적으로 자동 테스트 장치에 관한 것이고, 보다 상세하게는 고속 직렬 데이터 스트림의 타이밍 특성을 테스트하는 것에 관한 것이다.

집적 회로의 제조자는 새로이 제조된 디바이스를 검사하기 위하여 자동 테스트 장치(ATE)를 사용한다. ATE는 제조자가 제조 공정에서 디바이스 결함의 원인을 조기에 진단할 수 있게 하여, 제조 비용을 절약할 수 있게 한다. ATE는 또한 제조자로 하여금 상이한 성능의 등급에 걸쳐 디바이스의 등급을 매기게 할 수 있다. 일반적으로 제조자는 보다 우수한 성능의 칩에 대하여 보다 높은 가격을 받을 수 있기 때문에, 집적 회로를 정확하게 테스트할 수 있는 것은 증가된 이윤으로 나타날 수 있다.

자동 테스트 장치(ATE)의 주된 목적은 전자 디바이스를 신속 및 정확하게 테스트하는 것이다. 디바이스가 보다 고속화 및 복잡화되어감에 따라, ATE는 이러한 변화에 보조를 맞추기 위하여 진보되어야 한다.

통상적으로 "세데스(SerDes)"로 불려지는 시리얼라이저/디시리얼라이저 트랜시버는 통신 및 네트워킹 산업 분야에서 최근 급성장해 왔다. 세데스 디바이스는 병렬 비트 스트림을 직렬 비트 스트림으로 변환하는데, 이는 다수의 입력에서 병렬 데이터 속도를 변화시킨다. 세데스 디바이스는 또한 직렬 비트 스트림을 병렬 비트 스트림으로 변환하여 직렬 데이터 속도의 일부분으로 바꾸어 줌으로써, 직렬 비트 스트림을 디시리얼라이징하는 역 기능을 수행한다. 세데스 디바이스는 직렬 데이터 속도에서 2.5 GB/s(초당 10억 비트)까지 상용화되어 있고, 10 GB/s 제품이 곧 상용화될 것이다.

도1은 종래의 컴포넌트 테스터(100)의 개략도이다. 컴포넌트 테스터(100)는 호스트 컴퓨터(110), 타이밍 발생기(112), 메모리(114) 및 시스템 클록(116)을 포함한다. 호스트 컴퓨터(110)는 컴포넌트 테스터(100)의 자원을 제어하는 테스트 프로그램(도시되지 않음)을 기억한다. 시스템 클록(116)에 응답하여, 타이밍 발생기(112)는 테스트 프로그램에 의해 정의된 시간의 정확한 순간에 타이밍 신호(118)를 생성한다. 타이밍 신호(118)는 일반적으로 드라이버 회로(120a-120x)로 도시된 복수의 드라이버 회로와 일반적으로 검출 회로(122a-122x)로 도시된 복수의 검출 회로를 제어한다.

테스트 프로그램은 드라이버 회로(120)가 구동되는 디지털 상태를 나타내는 데이터를 지정한다. 이러한 데이터는 종래에는 "구동 데이터"로 알려져 있다. 테스트 프로그램은 또한 구동 데이터에 응답하여 DUT로부터 기대되는 값, 즉 "예측 데이터"를 나타내는 데이터를 지정한다. 테스트 시스템(100)은 구동 데이터를 메모리(114)내에 기억하고, 그 구동 데이터를 정확한 시간의 순간에 드라이버 회로(120)에 순차적으로 인가한다. 이에 응답하여, 드라이버 회로(120)는 전기 신호를 발생한다. 전기 신호는 DUT(피시험 디바이스)(124)의 입력에 인가되고, DUT(124)는 그 입력에 응답하여 출력을 발생한다. 테스트 시스템(100)은 입력 신호를 DUT(124)에 인가함에 따라, 검출 회로(122)로 하여금 DUT로부터의 출력 신호를 동시에 스트로브하게 한다. 검출 회로에 의해 캡쳐된 신호를 나타내는 데이터는 메모리(114)에 기억된다. 디바이스의 합격 또는 불합격 여부를 결정하기 위하여, 테스트 프로그램은 검출 회로(122)로부터 캡쳐된 데이터와 예측 데이터를 비교한다. 그 실제상의 데이터가 예측 데이터에 일치하면, 테스트 프로그램은 일반적으로 통과된다. 그렇지 않으면, 테스트 프로그램은 일반적으로 정지한다.

최신식 컴포넌트 테스터는 수 백 메가헤르쯔에 이르는 속도(rate)로 디지털 파형을 발생할 수 있다. 이는 현재 통용되는 가장 빠른 세데스 디바이스를 최고 속도로 직접 테스트하기 위하여 요구되는 10 GB/s에 여전히 못 미친다.

고속 직렬 데이터 스트림을 컴포넌트 테스터로 측정하고자 하는 종래의 시도는 TJD(타임 지터 디지타이저)로 불려지는 특수한 장치를 이용하는 것이었다. TJD는 그 입력에서 이벤트, 예컨대 전기 신호 변화 상태를 검출하고, 그 검출된 이벤트가 일어나는 시간을 지시하는 타임-스탬프(time-stamp)를 가한다. 직렬 데이터 스트림을 테스트하기 위하여, TJD는 직렬 데이터 스트림을 캡쳐한다. 그 다음, 테스터는 직렬 데이터 스트림내에 포함된 에지의 타이밍을 정확하게 보고하기 위하여 이벤트 및 그에 상응하는 타이밍-스탬프 값을 다시 판독한다. TJD는 복잡한 다중기능 장치이기때문에, 고가인 경향이 있다. TJD는 또한 가장 빠른 세데스 디바이스를 테스트하기 위해 요구되는 속도 보다 더 느린 속도에서 동작하는 경향이 있 다.

본 발명의 목적은 전술한 배경기술을 염두에 둔 상태에서 고속 직렬 데이터 스트림의 타이밍 특성을 측정하는 것이다.

본 발명의 또 다른 목적은 종래의 자동 테스트 장치와 용이하게 통합되게 하는 것이다.

전술한 목적과 다른 목적 및 이점을 성취하기 위하여, 종래의 테스트 시스템은 피시험 디바이스(DUT)의 테스트를 용이하게 하는 래칭 비교기를 구비하고 있다. 래칭 비교기는 래치 이네이블 입력을 가지고 있는데, 이것이 활성화(activate)될 때 래칭 비교기는 활성화 순간에서 그 입력의 이진 상태를 그 출력에 유지하게 한다. 테스터의 드라이버 회로는 DUT의 입력에 연결되고, DUT의 출력은 래칭 비교기의 입력에 연결된다. 테스트 프로그램의 제어하에서, 테스터는 테스트 패턴을 DUT의 입력에 인가한다. DUT는 차례로 출력 신호를 발생한다. DUT 출력 신호와 관련하여 정확하게 제어된 시간의 순간에서, 테스터는 래치 이네이블 입력을 활성화하고, 래칭 비교기의 출력을 샘플링한다. 테스터는 DUT 출력 신호와 관련하여 제어된 시간의 순간에 DUT 출력 신호의 복수의 샘플을 얻기 위하여 테스트 패턴을 반복적으로 인가하고 래치 이네이블 입력을 활성화한다.

래치 이네이블 입력을 활성화하는 타이밍은 DUT 출력 신호와 관련하여 상이한 위치에 대응하도록 바꾸어 지고, DUT 출력 신호의 복수의 샘플이 새로운 위치에서 얻어지게 된다. DUT 출력 신호를 샘플링하고 래치 이네이블 입력을 활성화하 는 타이밍을 변화시키는 이러한 과정은 DUT 출력 신호에서 요구되는 모든 위치에 대하여 복수의 샘플이 수집될 때까지 반복된다.

그 기억된 샘플을 사용하여, 테스터는 DUT 출력 신호와 관련하여 각각의 위치에 대하여 얻어지는 샘플의 개별적인 평균 또는 확률을 계산한다. 그 평균은 시간의 함수로서 순서대로 정렬되고, 그 결과치가 분석되어진다.

본 발명의 추가적인 목적, 이점, 및 신규한 특징은 발명의 상세한 설명 및 도면으로부터 명백해질 것이다.

도1은 종래기술에 따른 종래의 컴포넌트 테스터의 디지털부의 개략적인 블럭도;

도2는 직렬 데이터 스트림의 특징을 나타내기 위한 본 발명에 따른 테스트 시스템의 개략적인 블럭도;

도3은 도2의 테스트 시스템이 직렬 데이터 스트림의 특징을 나타내기 위하여 사용될 수 있는 방법을 도시하는 흐름도;

도4a은 테스트 시스템의 일 벡터 주기 동안, 도2의 테스트 시스템에 의해 직렬 데이터 스트림을 발생하고 평가하기 위해 사용되는 신호의 타이밍도;

도4b는 직렬 데이터 스트림이 도2의 테스트 시스템에 의해 샘플링되는 시간의 순간을 나타내기 위하여, 도4a의 직렬 데이터 스트림의 일부분을 도시하는 분해도;

도4c는 도4b에 도시된 직렬 데이터 스트림 부분의 확률 함수; 및

도5는 본 발명에 따라 직렬 데이터 스트림을 테스트하는 파형을 생성하기 위하여 테스터를 프로그래밍하는 방법을 도시하는 흐름도.

토폴로지

도2는 DUT(124)를 테스트하기 위하여 본 발명에 따라 구성된 테스트 시스템(200)의 개략적인 부분도이다. 도2에 도시된 바와 같이, 테스트 시스템(200)은 메모리(114), 타이밍 발생기(112), 복수의 드라이버 회로(120a-120l), 및 검출 회로(122)를 포함한다. 타이밍 발생기(112)는 드라이버 회로와 검출 회로의 타이밍을 제어하는 타이밍 신호(118)를 생성한다. 메모리(114)는 특정 드라이버 또는 검출 회로에 각각 전용하는 복수의 세그먼트로 세분된다. 예컨대, 메모리 세그먼트(214a-214l)는 드라이버 회로(120a-120l)의 구동 데이터를 각각 기억한다. 메모리 세그먼트(216)는 검출 회로(122)에 의해 캡쳐된 디지털 신호에 대응하는 응답 데이터를 기억한다.

본 발명에 따른 테스트 시스템(200)은 또한 비교기부(210a)와 래치부(210b)를 포함하는 래칭 비교기(210)를 포함한다. 비교기부(210a)의 출력은 래치부(210b)의 입력에 연결되고, 래치부(210b)의 출력은 검출 회로(122)에 연결됨으로써, 테스트 시스템(200)에 의해 샘플링되게 한다. 래칭 비교기(210)은 차동 버퍼(218)를 통하여 드라이버 회로(120l)의 출력에 연결된 래치 이네이블(LE) 입력을 가진다. LE 입력에서의 신호(즉, "LE 신호")가 활성화될 때, 래칭 비교기(210)는 그 입력에 존재하는 어떠한 디지털 상태일지라도 그 출력에 유지한다. 래칭 비교기(210)의 출력은 래칭 비교기의 입력에서의 변화에도 불구하고 LE 신호가 활성으로 유지되는 한 다시 LE 신호가 활성화될 때까지 일정하게 유지된다. LE 신호가 불활성일 때, 래치부(210b)는 투명하고, 래칭 비교기는 그 입력에서의 하이 레벨 및 로우 레벨에 응답하여 그 출력에서 각각 하이 레벨 및 로우 레벨을 발생한다.

세데스 디바이스를 테스트하기 위하여, 세데스 DUT는 복수의 병렬 입력 단자, 클록 단자, 및 직렬 출력 단자를 가진다. 테스터(200)의 드라이버 회로(120a-120j)는 디지털 입력 신호를 DUT(124)의 병렬 입력 단자에 제공한다. 드라이버 회로(120k)는 클록 신호를 클록 단자에 제공한다. 이러한 입력에 응답하여, 세데스 디바이스는 클록 입력 신호 주파수의 N 배와 동일한 데이터 전송률을 가진 직렬 출력 신호를 발생한다. 여기서, N은 DUT(124)의 병렬 입력 신호의 수이다. 예컨대, 세데스 디바이스가 도2에 도시된 바와 같이 10개의 병렬 입력 신호를 가지고 그 클록 주파수가 250 MHz이면, 직렬 출력 신호는 2.5 GHz의 데이터 전송률을 가질 것이다.

DUT(124)에 의해 발생된 2.5 GHz 신호를 적절히 측정하기 위하여, 비교기부(210a)는 2.5 GHz를 초과하는 주파수를 핸들링하도록 지정되어야만 한다. 유사하게, 래치부(210b)는 실질적인 지터 없이, LE신호에 신속하게 응답할 수 있어야만 한다. 비교기와 래치의 기능과 그 요구되는 성능을 겸하는 적절한 디바이스는 콜로라도, 콜로라도 스프링의 신호 처리 테크놀리지 인코퍼레이션에 의해 제조된 SPT 9689 래칭 비교기이다. SPT 9689는 그 입력에서 차동 신호를 수신하고, 그 출력에서 차동 신호를 발생하는 차동 디바이스이다. SPT 9689는 또한 LE 입력에서도 차동 신호를 수신한다.

삭제

SPT 9689와 같은 래칭 비교기는 다른 상황에서 고속 디지털 신호를 테스트하기 위하여 종래부터 사용되어 왔다. 이러한 디바이스는 "에지 탐지기"를 구현하기 위하여 사용되어 왔다. 공지된 바와 같이, 에지 탐지기는 특정한 시간의 순간에 디지털 신호가 하이 또는 로우 상태에 있는지 여부를 판정한다. 이러한 기술에 따라, 래칭 비교기의 입력은 테스트 신호를 수신하고, 테스트 신호는 주기적으로 반복하도록 만들어진다. 테스트 시스템은 입력 신호와 관련하여 정확히 제어된 시간의 순간에 그 LE 입력을 활성화시킴으로써 래칭 비교기를 스트로브한다. 이후에, 테스터는 그것이 하이 또는 로우인지 여부를 판정하기 위하여 래칭 비교기의 유지된 출력을 판독한다. 테스터는 입력 신호에 관련하여 상이한 시간의 순간에 LE 입력을 다시 스트로브하고, 래칭 비교기의 상태를 다시 판독한다. 출력이 두번의 판독사이에 달라지게 되면, 테스트 신호의 에지가 제1 및 제2 스트로브 사이의 간격동안에 발생한 것이 확실해진다. 그 다음에 에지의 정확한 위치를 탐색하기 위하여 추가적인 측정이 행해진다.

작동

도3은 본 발명에 따라 직렬 데이터 스트림을 발생하고 평가하는 과정을 도시하는 흐름도이다. 개괄적으로, 도3의 과정은 세데스 컴포넌트에 대한 테스트 패턴을 준비하는 단계(단계 310-316), 준비된 테스트 패턴을 적용하는 단계(단계 318), 및 피시험 디바이스로부터 발생된 신호를 분석하는 단계(단계 320-322)를 포함한다.

단계(310)에서, 테스트 엔지니어는 스티뮬러(stimuli)를 세데스 컴포넌트에 가하고, 하나 이상의 타이밍 위치에서의 최종 직렬 데이터 스트림을 샘플링하는 테스트 벡터를 준비한다. 일반적으로, 이러한 단계는 세데스 컴포넌트의 데이터 입력, 클록 입력, 및 LE 입력에 대한 테스트 패턴을 준비하는 단계를 포함한다. 이러한 단계는 또한 검출기(예를 들어, 검출기(122))를 사용하여 래칭 비교기(210)의 출력을 스트로브하는 테스트 패턴을 준비하는 단계를 포함한다.

단계(312)에서, 단계(310)에서 발생된 테스트 벡터는 현재의 샘플링 위치를 복수 횟수 샘플링하기 위하여 복제된다. 예컨대, 바람직한 실시예에서, 테스트 벡터는 직렬 데이터 스트림의 각 위치를 128 회 샘플링하도록 준비된다. 복제된 테스트 벡터는 LE 신호의 각각 현재 정의된 위치에서 복수의 샘플을 얻기 위한 벡터의 기록을 생성하기 위하여 단계(310)의 원시 테스트 벡터에 부가된다.

단계(316)에서, LE 신호의 타이밍과 검출기 스트로브는 단계(310)에서 정의된 것과 상이한 타이밍 위치(들)에서 직렬 데이터 스트림을 샘플링하도록 바뀐다. 새로운 테스트 벡터는 LE의 수정된 타이밍과 검출기 스트로브 신호를 반영하도록 준비된다.(단계 310) 그 다음, 새로운 테스트 벡터가 새로운 샘플 위치(들)에서 복수의 샘플을 얻기 위하여 복제된다.(단계 312) LE 신호에 대한 테스트 패턴의 타이밍과 검출기 스트로브는 단계(314)를 통하여 서로 변경될지라도, 세데스 컴포넌트의 데이터 및 클록에 대한 패턴은 일정하게 유지된다. 따라서, LE 신호와 검출기 스트로브에 대한 패턴은 고정되어 반복하는 세데스 입력을 효과적으로 "처리(walk through)"하게 된다.

테스트 벡터, 복제된 텍스트 벡터를 준비하고 테스트 벡터의 타이밍을 수정 하는 과정이 직렬 데이터 스트림의 전체 요구되는 부분에 대한 테스트 벡터가 발생될 때까지 반복된다. (단계 314)

테스트 벡터는 단계(318)에서 DUT에 가해진다. 각각의 테스트 벡터가 가해짐에 따라, 테스터는 LE 신호의 각각의 표명(assertion) 이후에 래칭 비교기의 상태를 지시하는 검출기 값을 다시 판독한다. 그 다음, 테스터는 직렬 데이터 스트림의 각각의 위치에 대하여 얻어진 검출기 값의 평균을 계산한다.(단계 320) 각각의 평균값은 직렬 데이터 스트림이 각각의 샘플된 위치에서 논리 레벨 "1"를 가질 확률을 나타낸다. 예컨대, 직렬 데이터 스트림의 특정 위치에서 128 샘플이 취해지면, 그 중 반은 논리 레벨 "1"이고, 나머지 반은 논리 레벨 "0"이기때문에, 그 위치에서의 직렬 데이터 스트림의 확률은 그 평균값, 또는 0.5일 것이다.

단계(322)에서, 직렬 데이터 스트림의 타이밍 특성이 단계(320)에서 유도된 확률 함수로부터 결정된다. 이러한 단계는 아래에서 보다 상세하게 기술된다.

언더샘플링/확률 결정

도2의 테스트 시스템(200)은 직렬 데이터 스트림을 언더샘플링하고 그 각각의 언더샘플링된 위치에서 직렬 데이터 스트림의 확률(또는 평균)을 결정함으로써 세데스 DUT로부터의 직렬 데이터 스트림의 특성을 나타낸다. 그 다음, DUT는 그 측정된 확률에 따라 합격 또는 불합격 처리될 수 있다.

도4a-4b는 본 발명에 따라 직렬 데이터 스트림을 언더샘플링하는 과정을 도시한다. 도4a에는, 하나의 테스트 벡터 동안에서의 테스터(200)의 타이밍 활동이 도시된다. 파형(410)은 "T0" 신호를 도시하는데, 이는 테스트 벡터의 시작과 끝을 정의한다. 구체적으로, 테스트 벡트는 T0의 제1 펄스의 상승 에지에서 시작하고, T0의 제2 펄스의 상승 에지에서 끝난다. 테스터는 테스트 벡터(410) 동안에, 파형(412)으로 도시된 간격으로 데이터를 세데스 컴포넌트의 데이터 입력에 인가한다. 테스터는 각각의 벡터 주기 동안 4개의 상이한 데이터 워드를 제공할 수 있는 모드로 작동된다. 10-비트 세데스 컴포넌트를 테스트하기 위하여, 테스터는 파형(412)의 펄스에 의해 지정된 순간에, 각각의 테스트 동안 4개의 상이한 10-비트 데이터 워드를 생성한다.

파형(414)는 테스터가 세데스 컴포넌트의 입력에 제공하는 클록 신호를 나타낸다. 도시된 바와 같이, 클록 신호는 T0 속도의 2배로 변한다. 세데스 컴포넌트는 클록 신호의 상승 및 하강 에지에 응답하도록 구성된다. 따라서, 세데스 디바이스는 테스트 벡터당 4회 클록되고, 세데스 컴포넌트로의 데이터 입력이 바뀔 때마다 한번씩 클록된다.

세데스 컴포넌트 작동 때문에, 세데스 디바이스로부터의 직렬 출력은 데이터 입력 신호(412)의 워드 속도의 10배와 동일한 비트 속도를 가진다. 데이터 입력 신호의 워드 속도는 T0 속도의 4배로 변하고, 세데스 디바이스로부터의 직렬 출력 신호는 T0 속도의 40배로 변한다.

파형(416)은 신호(410)에 의해 정의된 테스트 벡터 동안에 세데스 디바이스에 의해 생성된 직렬 출력 신호의 일부를 도시한다. 도시된 바와 같이, 직렬 출력 신호는 데이터 신호(412)의 변화율의 10배 속도로 변하는 차동 신호이다.

도4a 전체는 다수의 테스트 벡터중 단지 하나만을 도시하는 분해도이다. 특 히, 세데스 사양은 1과 0의 소정의 시퀀스 및 2280 비트의 소정의 길이를 가지는 유닛 테스트 패턴("UTP")를 정의한다. 테스트 시스템(200)은 UTP를 복제하도록 프로그래밍하는 것이 바람직하다. UTP는 도4a의 각각의 테스트 벡터에 대하여 40비트를 포함하기 때문에(4 병렬 입력 워드 곱하기 10), 전체 UTP를 생성하기 위하여 57 테스트 벡터가 요구되어진다(벡터마다 2280비트를 40으로 나누어 구해진다). 따라서, UTP를 통과하는 각각에 대하여 57 테스트 벡터가 제공된다.

세데스 컴포넌트를 테스트하기 위하여, UTP를 구성하는 57 테스트 벡터가 반복되고, UTP는 반복적으로 발생된다. UTP가 발생되기 때문에, 래칭 비교기(210)는 소정의 시간의 순간에 UTP를 샘플링하도록 활성화된다. 파형(414)은 래칭 비교기(210)의 래치 이네이블 입력에서의 LE 신호를 도시한다. 도시된 바와 같이, 테스터는 각각의 테스트 벡터 동안 2배 또는 UTP당 114배의 LE 신호(벡터당 57 벡터의 2배)를 반복한다. 각각이 UTP를 구성하는 57 테스트 벡터를 통과한 후에, LE 신호의 타이밍 위치는 증가되고, 그 결과 래칭 비교기(210)는 UTP의 상이한 부분을 샘플링하게 된다. 바람직한 실시예에서, 가능한 최상의 타이밍 분해능을 얻기 위하여, LE 신호는 UTP를 각각 연속적으로 통과할 때 테스터의 타이밍 시스템의 1 LSB만큼 증가된다. 메사츄세츠 보스턴의 테라다인 인코퍼레이션에 의해 제조된 Catalyst^TM 테스트 시스템에서는, 타이밍 시스템의 1 LSB는 1024로 나누어진 1ns와 동일한데, 이는 약 9.76 ps이다. 따라서, UTP를 각각 연속적으로 통과할 때, LE 신호의 위치는 9.76 ps 만큼 증가한다. UTP를 샘플링하고 LE 신호의 위치를 증가 시키는 과정은 UTP의 전체 요구되는 부분이 샘플링될 때까지 반복된다.

파형(420)은 래칭 비교기(210)의 출력을 샘플링하기 위하여 테스터(200)가 검출기(122)를 스트로브하는 순간을 정의하는 데이터 캡쳐 신호(CAP)를 나타낸다. 검출기가 활성화될 때, 그 디지털 상태는 메모리(114)의 일 부분(216)에 기억된다. 래칭 비교기(210)는 LE 입력의 활성화 이후에 그 래치된 값을 무기한 유지하기 때문에, CAP 신호(420)의 정확한 타이밍은 중요하지 않다. 그러나, CAP 신호는 (세팅 시간을 고려한 충분한 지연 이후에) 그 대응하는 샘플에 대한 LE 신호 후 및 그 다음의 LE 신호 표명 이전에 확실히 표명되도록 해야만 한다. 도4a에 도시된 바와 같이, 테스터는 LE 신호(418)후 짧은 지연 이후에, LE 신호와 틀에 짜여져 있는 CAP 신호(420)를 활성화한다. 따라서, LE 신호(418)의 타이밍 위치는 UTP(416)를 연속적으로 통과할 때 전진하기 때문에, CAP 신호(420)의 타이밍 위치는 그에 대응하게 전진하게 된다.

도4b는 UTP의 3개의 연속적인 비트 영역을 도시하는, 도4a의 UTP(416) 및 LE 신호(418)의 분해도이다. UTP를 통과하는 하나의 패스를 나타내는 도4a의 파형과는 대조적으로, 도4b의 파형은 UTP를 통하여 다수 통과하는 것을 나타낸다. 도4b에 도시된 간격 동안에, UTP 세그먼트(440)는 상태를 두번 변화시키는데, 위치(442)에서 한번, 위치(444)에서 또 한번 변화시킨다. 이러한 상태 변화는 비록 모든 통과에 대하여 동일하게 생성될지라도, 그 상태 변화의 위치는 고정되고 일관된 시간의 순간에 발생하지 않는다. 신호 교차 위치의 변화는 주로 세데스 디바이스내의 지터에 의해 야기된다. 지터때문에, 신호(440)의 상태 변화가 그 평균 위치 보다 빨리 또는 늦게 발생할 수 있다.

파형(446)은 UTP를 통한 다중 통과를 가로지르는 LE 신호를 나타낸다. 앞에서 지시된 바와 같이, 연속적인 통과시의 LE 신호의 표명은 테스터의 타이밍 분해능의 1 LSB 또는 Catalyst^TM에서의 9.76 ps 만큼 분리되는 것이 바람직하다.

도4c는 UTP 세그먼트(440)가 샘플링되는 매 순간에 대한 UTP 세그먼트(440)의 확률 함수(450)를 도시한다. 그 함수(450)중의 일 부분(452 및 460)동안에, 확률 함수(450)는 일관되게 로우 논리 레벨을 나타낸다. 유사하게, 어떤 부분(456) 동안에는, 확률 함수(450)는 일관되게 하이 논리 레벨을 나타낸다. 그러나, 천이 영역(442 및 444) 동안에, UTP 세그먼트(440)의 확률은 시간의 함수로 변한다. UTP 세그먼트(440)내의 지터가 가우스 방식으로 분포되면, 확률 함수(450)는 천이 영역(442 및 444)동안 대략적으로 S-형 곡선(영역(454 및 458)로 도시됨)을 따르게 된다는 것을 알 수 있다.

테스터는 UTP의 상이한 샘플 위치에서 얻어진 디지털 값(1 및 0)을 개별적으로 평균하고 그 평균을 시간의 함수로 렌더링함으로써 확률 함수(450)를 결정한다. 바람직한 실시예에서, UTP는 128 회 샘플링된다. 따라서 128개의 값이 각각의 샘플된 위치에 대하여 평균된다. 그 측정 결과치를 표현하는 대안적인 방법은 위치마다 0부터 샘플수(128)까지의 범위에 속하는 수로서 표현하는 것이다. 그러면, 모두 1로 렌더링하는 위치는 128의 값을 생성할 것이다. 모두 0으로 렌더링하는 위치는 0의 값을 생성할 것이다. 당업자는 확률 함수를 표현하는 수많은 방법을 용이하게 안출할 수 있고, 사용된 특정 방법은 본 발명에 필수불가결한 것으로 여겨지는 것은 아니다.

도4c로부터 명백해지는 바와 같이, UTP의 타이밍 특성은 확률 함수(450)로부터 파악될 수 있다. 예컨대, 세데스 컴포넌트에 의해 생성된 지터는 천이 영역(454 및 458)의 폭으로부터 직접적으로 결정될 수 있다. 상승 및 하강 지터사이의 차이는 각각의 천이 영역의 폭사이의 차이로부터 추론될 수 있다. 공지된 바와 같이, "아이 클로저"는 직렬 데이터 스트림의 중요한 특성이다. 아이 클로저는 신호(440)가 안정한 상태로 존재한다는 것이 보증되는 천이 영역(442 및 444)사이의 시간으로 나타내어진다. 도4c의 세그먼트(456) 또한 이러한 시간간격을 나타낸다. 세그먼트(456)의 폭이 제로로 줄어들면, "아이"가 "클로저"되었다고 불려지고, UTP의 그 부분내에서 전달되는 데이터는 신뢰적으로 전송될 수 없다.

"비트 에러율"(BER)은 직렬 데이터 스트림의 또 다른 중요한 특성이다. 직렬 데이터 스트림의 비트 에러율은 데이터 스트림이 지터에 의해 무효 데이터를 전송하는 비율이다. 지터가 가우스 현상으로 모델링될 수 있을 정도로, 확률 함수(450)의 S-형 영역(454 및 458)의 꼬리는 수학적으로 외삽법에 의해 추정될 수 있기 때문에, 어떤 소정의 천이 영역으로부터의 임의의 거리에서 전송 에러가 발생할 확률을 예측할 수 있다. 따라서, 외삽법을 사용함으로써, 상술한 기술은 또한 비트 에러율을 결정하기 위하여 사용될 수 있다.

"부호간 간섭"은 직렬 데이터 스트림내에서 생성된 이전의 논리 레벨에 응답하여 발생하는 직렬 데이터 스트림의 에지 위치의 반복적인 변화로 정의된다. 상술한 기술은 또한 "부호간 간섭"을 결정하기 위하여 사용될 수 있다. 열 특성, 누화 및 충전된 전하는 부호간 간섭의 원인이 된다. 상술된 기술을 사용하여, 선행하는 데이터(선행하는 1 및 0)의 변화에 응답하여 평균 에지 위치의 변화를 인지함으로써 부호간 간섭을 측정할 수 있다. UTP는 부호간 간섭을 나타내도록 특별히 설계된다. 따라서, 이러한 에러는 확률 함수(450)로부터 직접 결정될 수 있다.

상술한 기술은 또한 부호간 간섭의 스펙트럼 컴포넌트를 결정하기 위하여 사용될 수 있다. 이러한 기술에 따라, 직렬 데이터 스트림내의 평균 에지 위치는 이상적인 기준 위치와 비교되어진다. 그 평균과 UTP내에서의 각 에지의 이상적인 에지 위치사이의 차는 시간의 함수로 렌더링되고, 그 결과 구한 함수에 고속 푸리에 변환(FFT)을 수행한다. 그 함수의 스펙트럼은 특정 피시험 디바이스에 특유한 것이고, 결함을 진단하기 위해 사용될 수 있다.

테스터 프로그래밍

상술한 방법은 본 발명에 따라 세데스 디바이스가 어떻게 샘플링되고 평가되는지에 중점을 둔 것이다. 도5는 이러한 방법이 실제 디바이스 테스터를 사용하여 어떻게 구현될 수 있는지를 도시한다.

단계(510)에서, 테스트 엔지니어는 세데스 디바이스로의 데이터 입력 워드를 필요한 워드 속도로 발생하기 위한 벡터 주파수를 정의한다. 예컨대, 2.5 GHz의 직렬 출력 비트 속도를 얻기 위하여, 데이터 입력 신호의 워드 속도는 직렬 출력 신호의 비트 속도의 10분의 1인 250 MSa/s이어야만 한다. 테스터가 직접 벡터 주파수를 이렇게 높게 발생할 수 없으면, 신호를 발생하는 대안적인 모드를 고려해야만 한다. 신호를 발생하는 다양한 대안적인 모드는 당업자에게 이미 공지되어 있는데, 예컨대 이중 구동 모드 및 먹스 모드를 들 수 있다. 이중 구동 모드에서는, 드라이버의 출력 신호 주파수는 단일 드라이버내에서 2 핀 전자 채널의 동작을 효과적으로 결합함으로써 두배로 될 수 있다. 먹스 모드에서는, 드라이버의 최대 주파수는 테스터의 단일 출력에서 2개의 상이한 드라이버의 출력을 연결함으로써 또한 두배로 될 수 있다. 이중 구동 모드와 먹스 모드를 동시에 사용함으로써, 테스터는 최대 벡터 속도의 4배에 이르는 속도에서 파형을 생성할 수 있다.

테라다인 인코퍼레이션의 Catalyst^TM 테스트 시스템을 사용할 때, 62.5 MHz의 벡터 주파수를 선택하는 것이 바람직하다. 이중 구동 모드와 먹스 모드는 세데스 디바이스로의 데이터 입력을 발생하기 위하여 사용된다. 따라서, Catalyst^TM 테스트 시스템은 250 MSa/s로 변하는 세데스 디바이스의 데이터 입력에 신호를 제공하게 된다. 먹스 모드가 없는 이중 구동 모드는 세데스 컴포넌트를 위한 클록 신호 및 래칭 비교기(210)를 위한 LE 신호를 발생하기 위하여 사용된다. 따라서, 이러한 신호는 125 MHz의 속도로 변한다.

단계(512)에서, 벡터 주기는 UTP를 통과한 각각이 테스터 타이밍 LSB의 정수와 상응하도록 조정된다. LE 신호의 연속적인 표명사이의 모든 타이밍 증분이 균일하면, 이러한 단계가 요구되어진다. 그러나, LE 신호의 불균일한 간격이 허용될 수 있으면, 이러한 단계는 건너뛸 수 있다. UTP를 통과한 각각이 테스터 타이밍 LSB의 정수를 구성하는 것을 보증하기 위하여, 세데스 디바이스의 직렬 출력 신호의 주기가 테스터 타이밍 LSB의 정수를 구성하는 것으로 충분하다. 예컨대, 2.5 GSa/s의 세데스 출력 속도는 400 ps의 출력 주기와 일치하고, 이는 Catalyst^TM 테스트 시스템에서 40.96 테스터 타이밍 LSB(1 LSB는 10 ns/1024와 같다)를 포함한다. UTP를 통과한 각각이 테스터 타이밍 LSB의 정수를 구성하는 것을 보증하기 위하여, 가장 근접한 정수(즉, 41)로 라운딩되어져야 한다. 41 테스터 타이밍 LSB는 400.390625 ps의 출력 주기 또는 2.49756 GSa/s의 비트 속도와 일치한다. 이러한 비트 속도는 요구되는 세데스 출력 비트 속도에 정확하게 일치하지는 않지만 매우 근접하게 된다. 따라서, 샘플의 균일한 간격이 요구된다 할지라도, 세데스 비트 속도에서의 경미한 에러는 허용될 수 있다. 그러나, 상기 숫자가 나타내는 바와 같이, 이러한 에러는 극히 적으며, 허용가능한 에러 예상범위내에 속할 것으로 기대된다. 만약 보다 정확성이 요구되면, (단일 비트의 주기보다는) UTP의 전체 간격을 테스터 타이밍 LSB의 가장 근접한 정수로 라운딩할 수 있다. 라운딩 오차는 UTP에서의 비트 수와 일치하는 인자(상기 제공된 수를 사용하면 인자는 2280이다)만큼 줄어들 것이다. 라운딩 오차를 전체 UTP에 걸쳐 분배하는 것이 보다 정확한 결과를 가져 올 수 있을지라도, UTP와 샘플의 비트가 UTP 비트의 상대적인 정렬을 변화시키기 때문에, 이는 실제적으로 덜 바람직하다. UTP의 각 비트가 테스터 타이밍 LSB의 정수를 포함할 때, UTP의 모든 비트는 동일한 상대 위치에서 샘플링된다.

단계(514)에서, 테스트 엔지니어는 래칭 비교기(210)를 통하여 세데스 컴포 넌트의 출력을 샘플링하기 위한 테스트 벡터를 정의한다. UTP는 모든 요구되는 타이밍 위치가 샘플링될 때까지 무한정으로 반복될 수 있기 때문에, 세데스 출력 신호를 효과적으로 샘플링할 수 있는 테스터의 능력은 테스터의 최대 데이터 속도에 의해 제한되지 않는다는 것에 유념해야만 한다. 그러나, 테스터의 데이터 속도는 측정 시간을 결정함에 있어서 중요한 역할을 한다. 측정 시간을 최소화하고 처리율을 최대화하기 위하여, 최상 실용 데이터 속도가 사용되어야만 한다. Catalyst^TM 테스트 시스템은 LE 신호를 발생하고 래칭 비교기(210)를 샘플링하기 위하여 이중 구동 모드를 사용한다. 먹스 모드는 일부 상황에서 인접한 에지사이의 타이밍 스큐를 가져올 수 있다고 판단된다. LE 신호는 특히 시간에 결정적으로 영향받기 때문에, 먹스 모드는 LE 신호를 발생하기 위하여 사용하지 않는 것이 바람직하다. 따라서, 약 62.5 MHz의 벡터 주파수를 가진 상태에서, LE 신호는 약 125 MHz로 표명된다.

단계(516)에서, 테스트 엔지니어는 전체 패턴을 샘플링하기 위하여 요구되는 UTP 통과 수를 결정한다. UTP가 이중 구동 모드를 사용하여 샘플링된 57 테스트 벡터로 구성되면, 하나의 UTP를 통과함으로써 114개의 상이한 샘플이 취해진다. UTP는 각각 41 테스터 타이밍 LSB(단계 512 참조)를 포함하는 2280 비트로 이루어지기때문에, 하나의 UTP는 전체 93480 테스터 타이밍 LSB(2280 비트 곱하기 41 LSB)를 포함한다. 이 전체 값을 UTP 마다 114 샘플로 나누면 UTP내의 각각의 포인트를 샘플링하는데 요구되는 통과 수(즉, 820 통과)를 구할 수 있다. 따라서, 표시된 그 값을 사용하면, UTP는 각각의 타이밍 위치에서 하나의 샘플을 얻기 위하여 820 회 반복되어야 한다.

공지된 바와 같이, 컴포넌트 테스터는 일반적으로 디지털 버스트를 발생하기 위한 제한된 수의 타이밍 세트("TSET")를 제공한다. 각각의 TSET는 일반적으로 클록 주기, 표명 시간, 리턴 시간에 의해 정의된다. TSET에 의해 정의되는 하나의 신호 에지는 표명 시간에 발생하고, 또 다른 에지는 일반적으로 리턴 시간에 발생한다. 따라서, TSET는 소정의 주기를 가진 디지털 파형과 소정의 프로그램가능 순간에 발생하는 하이 및 로우 디지털 상태를 효과적으로 정의한다. TSET의 표명 시간과 리턴 시간을 변화시킴으로써, 신호 에지는 테스트 벡터(즉, T0)에 대한 시간에서 이동될 수 있다. 신호 에지는 또한 상이한 TSET를 인가함으로써 이동될 수 있다. 바람직한 실시예에서, TSET는 LE 신호의 타이밍을 제어하고 그 타이밍을 UTP(416)의 다른 부분과 일치하도록 증가시킨다.

바람직하게는, TSET의 한 그룹이 UTP를 통한 각각의 통과에 대하여 사용된다. 각각 LE 신호의 다른 타이밍 위치를 제공하는 UTP의 820 통과를 완료하기 위하여, TSET는 820회 재프로그래밍 또는 재사용되어야만 한다. 공지의 어떠한 컴포넌트 테스터도 820개의 상이한 TSET를 제공하지 못한다. 따라서, 820 통과를 완료하기 위하여, TSET가 재사용될 필요가 있을 것이다. 얼마나 많은 TSET가 사용되고 얼마나 자주 재사용될 것인가를 결정해야만 한다.

단계(518)에서, 테스트 엔지니어는 사용될 TSET의 수를 결정한다. 일반적으로, 테스트 프로그램이 실행됨에 따라 미리-프로그래밍된 것으로부터 다른 것으로 바꿈으로써 야기되는 시간 패널티는 없다. 그러나, TSET를 새로운 값으로 재프로그래밍함으로써 상당한 시간이 요구되어진다. 이러한 시간은 테스트 시간을 연장하고 처리율을 감소시키기 때문에, TSET는 실질적으로 드물게 재프로그래밍되어야 한다. 그러나, 테스터 소프트웨어를 단순화시킬 필요를 신중히 고려해 보아야만 한다. 테스터 소프트웨어는 UTP(820)를 통한 통과 수로 나눌 수 있는 TSET 수를 사용함으로써 매우 단순화될 수 있다. Catalyst^TM 테스터에서, 처리량의 최대화와 테스터 소프트웨어의 단순화사이의 바람직한 타협점은 20개의 상이한 TSET를 사용하는 것임을 알았다.

단계(520)에서, 테스트 엔지니어는 단계(518)에서 결정된 TSET의 수가 얼마나 많은 횟수로 재프로그래밍되어야만 하는지를 결정한다. 상술한 값을 사용하면, 이 횟수는 상이한 TSET(20)의 수로 나눈 통과 수(820)(또는 41 회)와 일치한다.

각각의 타이밍 위치에서 세데스 출력 신호의 평균값을 결정하기 위하여, 단일 TSET는 일정한 값으로 프로그래밍되고, UTP를 통하여 다수의 통과가 행해진다. 예컨대, 바람직한 샘플(128)의 수를 얻기 위하여, LE 신호를 표명하는 TSET는 128회 반복된다. UTP의 모든 위치를 128회 샘플링하기 위하여, 820 통과 각각이 128회 반복된다. 따라서, 각각의 포인트에서 요구되는 샘플의 수를 얻기 위하여 전체 104960 통과(820 통과 곱하기 128)가 완료되어진다. 각각의 통과는 약 912 ns(약 400 ps/비트에서 2280 비트)동안 지속되기 때문에, 전체 통과 수를 완료하기 위하여 약 95.7 ms(104960 곱하기 912 ns)가 소요된다.

Catalyst^TM 테스터에서, UTP를 테스트 및 평가하기 위하여 요구되는 전체 시간은 약 500 ms이다. 이는 샘플 시간 뿐만 아니라 TSET를 재프로그래밍하고 그 캡쳐된 데이터를 처리하는 시간까지도 포함한다. 바람직한 실시예에서, 호스트 컴퓨터(110)는 직렬 데이터 스트림의 캡쳐된 값이 기억된 메모리(114)의 메모리 세그먼트(216)로부터 검출 값을 판독하고 그 기억된 데이터에 기하여 계산을 수행함으로써 데이터를 처리한다.

대안

하나의 실시예를 기술하였지만, 다수의 대안적인 실시예 또는 변경이 가해질 수 있다. 예컨대, 상기 기재내용에 있어서 Catalyst^TM 테스터는 직렬 데이터를 캡쳐하여 평가하는 시스템 및 과정을 구현하기 위하여 사용된 것이다. 그러나, 이는 단순히 하나의 예일 뿐이다. 당업자라면 매우 다양한 다른 테스터가 채용될 수 있다는 것을 인지할 수 있을 것이다.

또한, 직렬 데이터 스트림을 테스트하는 시스템 및 공정은 세데스 컴포넌트를 참조하여 기술되었다. 그러나, 본 발명은 또한 다른 형태의 전자 컴포넌트를 테스트하는데도 적용될 수 있다. 예컨대, 본 발명은 유사한 데이터 속도를 가진 직렬 출력을 가지도록 현재 개발되고 있는 자립형 복구 회로를 테스트하는데도 사용될 수 있다.

게다가, 상기 기재내용으로부터 피시험 디바이스의 상이한 타이밍 특성(즉, 지터, 아이 클로저, 비트 에러율 및 부호간 간섭)이 상술된 일반적인 방법론을 사용하여 평가될 수 있다.

테스트 시스템과 피시험 디바이스의 특정 분해능 값, 동작 주파수 및 다른 특성이 예시 목적으로 위에서 개시되었지만, 본 발명의 범위를 제한할 의도가 아니다. 예컨대, 테스트 시스템은 그 타이밍 분해능의 범위에서 동작될 필요없다. 나아가, 분해능은 특정한 테스팅 문제점을 해결하기 위하여 바람직한 값으로 변경될 수 있다. 분해능은 테스터 타이밍 LSB의 정수배일 수 있고 또는 테스터 타이밍 LSB와 수적으로 전혀 무관한 임의의 값일 수도 있다.

게다가, 테스트 엔지니어는 상술된 많은 프로시져 단계를 수행하는 동작주체로서 포함되어진다. 그러나, 자동화 경향에 따라, 이러한 단계는 테스트 엔지니어를 요구하는 것으로 해석되지 말아야 한다. 당업자라면 공정을 개선하기 위한 정상 코스의 일부로서 테스트 엔지니어에게 할당된 태스크를 자동화하는 방법을 용이하게 안출할 수 있을 것이다.

따라서, 본 발명은 다양한 다른 방법으로 실시될 수 있다는 것에 유념해야만 하고, 단지 첨부된 청구범위의 기술사상 및 범위에 의해 제한되어야만 한다.

Claims (20)

1. 직렬 데이터 스트림을 발생하는 피시험 디바이스(DUT)를 테스트하는 방법에 있어서,

   A) 직렬 데이터 스트림과 관련하여 고정된 타이밍 위치에서 직렬 데이터 스트림을 반복적으로 샘플링하는 단계;

   B) 상기 고정된 타이밍 위치에서 직렬 데이터 스트림의 확률을 결정하기 위하여 단계 A에서 얻어진 샘플을 평균하는 단계; 및

   C) 직렬 데이터 스트림의 확률 함수를 시간에 대하여 렌더링하기 위하여, 직렬 데이터 스트림과 관련하여 고정된 상이한 타이밍 위치에서 단계 A 및 B를 반복하는 단계;

   를 포함하는 것을 특징으로 하는 방법.
2. 제 1 항에 있어서,

   D) 피시험 디바이스(DUT)의 타이밍 특성을 결정하기 위하여 단계 C에서 렌더링된 확률 함수를 평가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
3. 제 2 항에 있어서, 상기 평가하는 단계는 직렬 데이터 스트림의 비트 천이 위치에서의 지터를 나타내는, 상기 확률 함수에서의 천이 영역의 폭을 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
4. 제 2 항에 있어서, 상기 평가하는 단계는 직렬 데이터 스트림의 부호간 간섭을 나타내는, 상기 확률 함수에서의 천이 영역의 위치를 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
5. 제 2 항에 있어서, 상기 평가하는 단계는 직렬 데이터 스트림에서의 부호간 간섭의 스펙트럼 성분을 조사하는 단계를 포함하는 것을 특징으로 하는 방법.
6. 제 5 항에 있어서, 상기 부호간 간섭의 스펙트럼 성분을 조사하는 단계는,

   직렬 데이터 스트림의 각각의 비트 천이 위치와 그 각각의 이상적인 비트 천이 위치사이의 차를 결정하는 단계;

   모든 비트 천이에 대한 차를 시간의 함수로 렌더링하는 단계; 및

   상기 차 함수에 고속 푸리에 변환(FFT)을 수행하는 단계;

   를 포함하는 것을 특징으로 하는 방법.
7. 제 6 항에 있어서, 고속 푸리에 변환(FFT)의 스펙트럼 성분에 응하여 DUT를 합격 또는 불합격으로 진단하는 단계를 더 포함하는 것을 특징으로 하는 방법.
8. 제 2 항에 있어서, 상기 직렬 데이터 스트림은 세데스 디바이스를 테스트하기 위하여 정의된 유닛 테스트 패턴(UTP)인 것을 특징으로 하는 방법.
9. 제 1 항의 방법이 테스트 프로그램을 실행하는 컴포넌트 테스터에 의해 수행되는 것을 특징으로 하는 방법.
10. 제 9 항에 있어서, 상기 샘플링하는 단계는 직렬 데이터 스트림의 상태를 얻기 위하여 상기 컴포넌트 테스터가 래칭 디바이스를 활성화하는 단계를 포함하는 것을 특징으로 하는 방법.
11. 제 10 항에 있어서, 상기 DUT는 병렬 데이터 워드를 직렬 비트 스트림으로 변환하고, DUT로 하여금 직렬 데이터 스트림을 발생하도록 유도하기 위하여 상기 테스터가 복수의 입력 신호를 DUT에 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
12. 세데스 디바이스의 출력으로부터 직렬 데이터 스트림을 캡쳐하도록 테스터를 프로그래밍하는 방법에 있어서,

    A) 입력 데이터를 요구되는 워드 속도로 세데스 디바이스에 인가하기 위하여 사용되는 벡터 주기를 결정하는 단계;

    B) 단계 A에서 결정된 벡터 주기를 사용하여 직렬 데이터 스트림의 각각의 요구되는 위치를 샘플링하기 위하여 직렬 데이터 스트림이 반복되어야 하는 횟수(P)를 계산하는 단계;

    C) 직렬 데이터 스트림의 요구되는 모든 위치를 샘플링하는데 사용되는 테스터 타이밍 세트(TSET)의 정수 개수(N)를 결정하는 단계;

    D) 상기 N개의 TSET가 직렬 데이터 스트림을 샘플링할 때 재사용되는 정수 횟수(M)를 결정하는 단계; 및

    E) 벡터 주기, 테스트 벡터, TSET의 개수, 및 TSET가 재사용되는 횟수로써 테스터를 프로그래밍하는 단계;를 포함하고,

    상기 N은 P로 나누어지고, 상기 M은 P를 N으로 나눈 값과 일치하는 것을 특징으로 하는 방법.
13. 제 12 항에 있어서, 직렬 데이터 스트림의 각각의 비트가 정수의 테스터 타이밍 LSB 동안 지속되도록, 단계 A에서 결정된 벡터 주기를 조정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
14. 제 12 항에 있어서, 상기 테스터는 최대 데이터 속도를 가지고, 테스터를 프로그래밍하는 단계 E는 테스터의 최대 데이터 속도보다 더 빠른 테스트 신호를 발생시키기 위하여 적어도 하나의 대안적인 신호 발생 기술을 적용하는 단계를 포함하는 것을 특징으로 하는 방법.
15. 제 12 항에 있어서, 세데스 디바이스의 출력으로부터 직렬 데이터 스트림을 샘플링하기 위한 테스트 벡터를 정의하는 단계를 더 포함하는 것을 특징으로 하는 방법.
16. 자동 테스트 시스템에서, 직렬 출력 신호를 발생하는 피시험 디바이스(DUT)를 테스트하는 장치에 있어서,

    복수의 드라이버 회로로서, 상기 복수의 드라이버 회로 중 일부는 DUT에 연결되어 DUT를 구동시켜서 직렬 출력 신호를 발생시키는 상기 복수의 드라이버 회로;

    상기 직렬 출력 신호를 수신하기 위하여 DUT의 출력에 연결된 신호 입력, 래칭 디바이스를 활성화하기 위하여 복수의 드라이버 회로중 하나에 연결된 이네이블 입력, 및 래칭 디바이스의 출력에서 제공되는 디지털 값을 기억하는 메모리에 연결된 출력을 가지는 래칭 디바이스;

    상기 래칭 디바이스의 이네이블 입력에 연결된 드라이버 회로로 하여금 직렬 출력 신호와 관련하여 소정의 시간의 순간에 이네이블 입력을 활성화시키게 하는 타이밍 발생기; 및

    상기 기억된 값으로부터 직렬 출력 신호의 확률을 결정하는 수단;을 포함하는 것을 특징으로 하는 장치.
17. 제 16 항에 있어서, 상기 래칭 디바이스는 DUT의 출력에 연결된 적어도 하나의 입력 및 래칭 회로에 연결된 출력을 가지는 비교기를 포함하는 것을 특징으로 하는 장치.
18. 제 16 항에 있어서, 상기 래칭 디바이스는 래칭 비교기인 것을 특징으로 하는 장치.
19. 제 16 항에 있어서, 상기 DUT는 입력 워드를 병렬 형태로 수신하고 출력 비트를 직렬 형태로 발생하는 세데스 디바이스인 것을 특징으로 하는 장치.
20. 제 16 항에 있어서, 상기 확률을 결정하는 수단은 테스트 프로그램을 실행하는 호스트 컴퓨터를 포함하는 것을 특징으로 하는 장치.

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