JP2023550645A - 高速入力／出力マージン試験のためのシステム、方法及び装置 - Google Patents

Abstract

マージン・テスト中に、データの作成、保存、分析及びトレーニングするためのシステムには、被試験デバイス（ＤＵＴ）にインターフェイスを介して結合されるマージン試験生成部がある。マージン試験生成部は、試験セッションの１つ以上の試験状態の間、ＤＵＴを試験するための試験信号を変更し、試験結果を作成するよう構成される。試験結果は、試験セッション中に試験されたＤＵＴのＤＵＴ識別子とともにデータ・リポジトリに保存される。コンパレータは、ＤＵＴ試験結果のいずれかが、以前のＤＵＴ試験の分析に基づく予測結果と一致するかどうかを判定する。一致する場合、メッセージ生成部は、試験されたＤＵＴが予測結果に一致した旨の表示を生成する。

Description

本開示は、試験測定システムに関し、より詳細には、電気的被試験デバイス（ＤＵＴ）上で電気的マージン試験を使用してデバイスの特性評価を行うためのシステム及び方法に関する。

多くの通信規格は、被試験装置（ＤＵＴ）が指定された適合マージンを備えた全ての性能試験に合格するかどうかを判定するための、一連のストレス試験シナリオを概説している。例えば、任意波形又は関数発生装置やビット・エラー・レート・テスタ（ＢＥＲＴ）などの信号源を備えた試験測定装置は、ストレス試験用の波形を生成し、受信した信号に応じたＤＵＴの性能マージンを測定するために使用できる。このような試験は、新しいデバイスを設計するエンジニアリング特性評価段階で実行され、デバイスの実際の電気的性能とシミュレートされた性能を比較して、デバイスが設計通りに動作していることを確認する。

多くの電気装置は、高速Ｉ/Ｏ信号経路又はバスを含む。例えば、最新のパーソナル・コンピュータ（ＰＣ）のマザーボードや他のタイプの電気デバイスには、多くの場合、高速シリアルＰＣＩ Express（ＰＣＩｅ又はＰＣＩ-ｅとも略される）バスが含まれており、これは、ＰＣＩ Express 高速シリアル・コンピュータ拡張バス規格に準拠して動作するバスである。ＰＣＩ Express 規格のフォーマット仕様は、ＰＣＩ Special Interest Group（PCI-SIG）によって維持及び開発されている。これらのバスは、通常、マザーボードと、マザーボード上のＰＣＩｅコネクタ・スロット又はポートに差し込まれるアドイン/ドーター・カードとの間の通信に使用される。マザーボード以外の多くの電気デバイスも、高速Ｉ/ＯのためにＰＣＩｅバスとコネクタを採用している。ＰＣＩｅ Generation 4（Gen４又はバージョン４）デバイスは、最大１６ギガ転送/秒（GT/s）の帯域幅を実現できる。ＰＣＩｅ Generation 5（Gen５又はバージョン５）デバイスは、最大３２GT/sの帯域幅を実現できる。

ＰＣＩｅデバイスは、相互接続又はリンクと呼ばれる論理接続を介して通信する。リンクは、同時双方向トラフィックを可能にする２つのＰＣＩｅポート間のポイント・ツー・ポイント通信チャンネルである。物理レベルでは、リンクは１つ以上のレーンで構成される。低速ＰＣＩｅデバイスは、シングル・レーン（x１）リンクを使用するが、グラフィックス・アダプタなどの高速ＰＣＩｅデバイスは、通常、より幅が広く高速な１６レーン（x16）リンクを使用する。１つのレーンは、２つの差動信号ペアで構成され、１つのペアはデータの受信用、もう１つのペアは送信用である。従って、各レーンは、４本のワイヤ又は信号トレースで構成される。従来、ＰＣＩｅデバイスのレーンの性能は、ビット・エラー・レート・テスタ（ＢＥＲＴ）や高速信号発生装置及びオシロスコープ（スコープ）を用いて試験されている。

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プリント回路基板（ＰＣＢ）の開発のエンジニアリング・ベンチ試験やエンジニアリング特性評価段階では、基板設計の高速ルート（例えば、ＰＣＩｅ相互接続）がシミュレーションされるか又は設計「レシピ」又は基準設計が追跡される。その後、量産前の基板サンプルが作成され、試験されることがよくある。しかし、ビット・エラー・レート・テスタ（ＢＥＲＴ）とオシロスコープを使用して、全ての高速Ｉ/Ｏについて各ボードのサンプルと各レーンを試験することは、コスト、時間、複雑さの制約により、通常は実現できない。特に、ＰＣＩｅなどの高速Ｉ/Ｏ規格を試験する従来のＢＥＲＴ及びスコープは、データ・レートの増加に伴い、コストと複雑さが増加し続けている。単一のＰＣＩｅレーンを一度に試験する単一のトランスミッタ（Ｔｘ）及びレシーバ（Ｒｘ）試験ステーションのコストは、１００万ドルを超える場合がある。これら装置は、また、従来のＴｘ及びＲｘ試験並びに校正や専門家（多くの場合博士レベル）のユーザにとっては、使用するのが難しく、測定が正しく行われ、装置が正常に動作する状態を維持することを確認するには、かなりの時間が必要である。更に、一般的なＢＥＲＴは、一度に１つのレーンのみの試験が可能で、そのため、試験は、これらのＩ/Ｏリンクの実際の動作とは異なる環境で行われる。これらのＩ/Ｏリンクは、通常、マルチ・レーン・リンクを形成し、実際の動作時には、重大なクロストークが発生して、問題を抱える可能性がある。このため、ＢＥＲＴを使用してマルチ・レーン・デバイスの全てのレーンを試験すると、費用と時間がかかり、必ずしも現実世界の状況を試験できるわけではない。これらの制約の結果、従来のＢＥＲＴとオシロスコープは、量産前のシリコン、基板、ＰＣＢ、ケーブルの電気試験では、あまり使用されていない。

従来のコンプライアンス試験は、デバイス試験の結果が概して合格／不合格又は「コンプライアンス」結果として提供されるという点で更に欠陥がある。言い換えると、たとえ一方のデバイスが著しく優れたデバイスであっても、一連の試験にかろうじて合格したデバイスと、一連の試験に容易に合格したデバイスが、両方とも合格とみなされる。

本開示技術の実施形態は、現在のマージン試験装置のこれら及び他の問題に取り組むものである。

図１は、例示的な実施形態による、高速入出力（Ｉ/Ｏ）マージン試験のためのシステム、装置及び方法の実施形態が実装されても良い例示的な環境を示す概略ブロック図である。 図２は、例示的な実施形態による、PCI Express マザーボード・スロットをマージン試験するための、PCI Express 高速シリアル・コンピュータ拡張バス規格に準拠した特定技術用アドイン・カード・マージン・テスタの一例を示すブロック図である。 図３は、例示的な実施形態による、PCI Express アドイン・カードをマージン試験するためのPCI Express高速シリアル・コンピュータ拡張バス規格に準拠したスロットを備えたマザーボードを示すブロック図である。 図４は、送信（Ｔｘ）方向と受信（Ｒｘ）方向の両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを評価するために、少なくとも１つの試験フィクスチャにケーブル接続されるように構成された、例示的な実施形態による複数のインタフェースを備えた汎用マージン・テスタを示すブロック図である。 図５は、例示的な実施形態による、Ｔｘ方向とＲｘ方向の両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するための例示的なマージン・テスタのブロック図である。 図６は、Ｔｘ方向とＲｘ方向の両方で、マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラで使用されても良いように構成された例示的な実施形態によるフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）の一例のブロック図である。 図７は、例示的な実施形態による、Ｔｘ方向とＲｘ方向の両方で、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するための別のマージン・テスタのブロック図である。 図８Ａは、例示的な実施形態による、Ｔｘ方向でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラで使用されても良いＦＰＧＡの例示的な出力駆動回路のオプションを示すブロック図である。 図８Ｂは、例示的な実施形態による、Ｔｘ方向でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラで使用されても良いＦＰＧＡの例示的な出力駆動回路のオプションを示すブロック図である。 図８Ｃは、例示的な実施形態による、Ｔｘ方向でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラで使用されても良いＦＰＧＡの例示的な出力駆動回路のオプションを示すブロック図である。 図８Ｄは、例示的な実施形態による、Ｔｘ方向でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラで使用されても良いＦＰＧＡの例示的な出力駆動回路のオプションを示すブロック図である。 図９は、例示的な実施形態による、高速Ｉ/Ｏマージン・テスタによって実行される被試験デバイス（ＤＵＴ）の例示的なマージン試験の結果と、その結果に基づく潜在的なＤＵＴアセンブリ又は製造上の問題の特定を示すチャートである。 図１０は、本発明の実施形態による、データの作成、保存、分析及びトレーニングのためのシステムで使用されても良い例示的なフロー工程を示すフローチャートである。 図１１は、本発明の実施形態による、データの作成、記憶、分析及びトレーニングのためのシステムで使用されても良い例示的なフロー工程を示すフローチャートである。 図１２は、本発明の実施形態による、データの作成、保存、分析及びトレーニングのためのシステムで使用されても良い例示的なフロー工程を示すフローチャートである。 図１３は、本発明の実施形態による、データの作成、保存、分析及びトレーニングのためのシステムで使用されても良い例示的なフロー工程を示すフローチャートである。 図１４は、本発明の実施形態による、データの作成、保存、分析及びトレーニングのためのシステムで使用されても良い例示的なフロー工程を示すフローチャートである。 図１５は、本発明の実施形態による、データの作成、保存、分析及びトレーニングのためのシステムで使用されても良い例示的なフロー工程を示すフローチャートである。

図１は、高速Ｉ/Ｏマージン試験のためのシステム、装置及び方法の実施形態が実装されても良い例示的な環境を示す概略ブロック図である。マージン・テスタ１０２は、マルチ・レーン高速Ｉ/Ｏリンク１１０を介して被試験デバイス（ＤＵＴ）１０４に結合される。Ｉ/Ｏリンク１１０は、Ｔｘ方向とＲｘ方向の両方を含む。

マージン・テスタ１０２は、マルチ・レーン高速Ｉ/Ｏリンク１１０の様々な特性を表すアイ・パターン表示又はデータのアイ・ダイアグラム１０８を処理、複製又は提示できる試験ステーション、ＰＣ、端末、オシロスコープ、その他の表示装置１０６に結合されても良い。いくつかの実施形態では、表示装置１０６は、マージン・テスタ１０２と統合される。表示装置１０６には、１つ以上のユーザ・インタフェースがあっても良く、これにより、ユーザは、マージン・テスタ１０２をインタラクティブに操作できる。例えば、ユーザは、ユーザ・インタフェースを使用して、ＤＵＴについて実行する特定の試験を制御したり、仕様を入力したりできる。マージン・テスタ１０２は、ディスプレイ１０６の１つ以上のユーザ・インタフェースを通じて、試験結果又は他の情報をユーザに伝えることもできる。

アイ・パターン表示又はデータ・アイ・ダイアグラム１０８は、信号の電気的品質の重要なパラメータを迅速に視覚化して決定できるようにする高速デジタル信号の表現であり、従って、そこからのデータを使用して、統計的に有効なＤＵＴの動作マージンを決定できる。アイ・パターン表示又はデータ・アイ・ダイアグラム１０８は、個々のビットに対応する波形の部分を縦軸に信号振幅、横軸に時間を示す単一のグラフに折り畳むことによって、デジタル波形から構築される。この構築を多数の波形サンプルに対して繰り返すことによって、結果として得られるグラフは、信号の平均統計値を表し、目（アイ）に似たものになる。

アイ開口部は、１ビット周期に対応し、通常、アイ・パターン表示又はデータ・アイ・ダイアグラム１０８のユニット・インターバル（ＵＩ）幅と呼ばれる。ビット周期は、アイ・ダイアグラムの交点におけるアイ・ダイアグラムの水平開口部の大きさである。通常、高速デジタル信号の場合はピコ秒単位で測定される（つまり、５Ｇｂｐｓ信号には、２００ｐｓが使用される）。データ・レートは、ビット周期の逆数（１/ビット周期）である。アイ・ダイアグラムを説明する場合、ビット周期は、概してユニット・インターバル（ＵＩ）と呼ばれる。横軸に実際の時間の代わりにＵＩを使用する利点は、これは正規化されており、異なるデータ・レートのアイ・ダイアグラムを簡単に比較できることである。

アイの幅は、アイ・ダイアグラムの水平方向の開口部の大きさである。これは、アイの交点の統計的平均の差を測定することによって計算される。立ち上がり時間は、アイ・ダイアグラムの上り勾配におけるデータの平均遷移時間の大きさである。通常、測定は傾斜の２０パーセントと８０パーセント又は１０パーセントと９０パーセントのレベルで行われる。立ち下がり時間は、アイ・ダイアグラムの下向きのデータの平均遷移時間の大きさである。通常、測定は傾斜の２０パーセントと８０パーセント又は１０パーセントと９０パーセントのレベルで行われる。

ジッタは、データ・ビット・イベントの理想的なタイミングからの時間偏差であり、高速デジタル・データ信号の重要な特性である。ジッタを計算するには、アイ・ダイアグラムの立ち上がりエッジと立ち下がりエッジの遷移の交差点における時間偏差を測定する。変動は、ランダム又はデターミニスティック（deterministic）である可能性がある。偏差の時間ヒストグラムを分析することで、ジッタの量を決定できる。ピーク・ツー・ピーク（p-p）ジッタは、ヒストグラムの全幅として定義され、存在する全てのデータ・ポイントを意味する。二乗平均平方根（RMS）ジッタは、ヒストグラムの標準偏差として定義される。高速デジタル信号のジッタ測定の単位は、通常、ピコ秒である。

マージン・テスタ１０２の実施形態は、特定技術用と汎用という少なくとも２つの形態をとることができる。マージン・テスタ１０２は、任意のリンク幅（レーン数）の任意の高速Ｉ/Ｏプロトコル・リンクで使用でき、限定するものではないが、ノン・リターン・トゥ・ゼロ（ＮＲＺ）、３値パルス振幅変調（ＰＡＭ-３）及び４値パルス振幅変調（ＰＡＭ-４）を含む、任意の形式の高速差動シグナリングを使用できる。試験に関する具体的な実施形態の例のために、PCI Expressが使用される。しかし、異なる高速シリアル・バス規格、ハードウェア、プロトコルが使用されても良い。

図２は、例示的な実施形態による、PCI Expressマザーボード・スロット２０６をマージン試験するための、PCI Express 高速シリアル・コンピュータ拡張バス規格に準拠した例示的な特定技術用アドイン・カード・マージン・テスタ２０２を示すブロック図である。特定技術用の形態では、マージン・テスタの一実施形態は、例えば、被試験のマザーボード２０４のPCI Expressマザーボード・スロット２０６を試験するためのPCI Expressアドイン・カード・マージン・テスタ２０２として実装できる。PCI Expressアドイン・カード・マージン・テスタ２０２は、PCI Express ｘ 16 ＣＥＭ（card electromechanical）仕様のフォーム・ファクタ・アドイン・カードであっても良い。

PCI Express アドイン・カード・マージン・テスタ２０２は、特定のPCI Expressフォーム・ファクタ（例えば、ＣＥＭ又はＭ.２（以前は、次世代フォーム・ファクタ（NGFF）として知られていた）又はＵ.２（以前はSFF-8639として知られていた）など）用の標準的なPCI Express準拠のアドイン・カードのフォーム・ファクタであっても良い。PCI Expressアドイン・カード・マージン・テスタ２０２は、ＰＣＢ２１２などの１つ以上のプリント回路基板（ＰＣＢ）と、準拠したPCI Expressの物理リンク層及び論理リンク層を各レーンに実装した１つ以上のコンポーネントとを有していても良い。PCI Express アドイン・カード・マージン・テスタ２０２は、ＰＣＢ２１２及びコントローラ２１０に結合された、コネクタ２０８などの多数のインタフェースを有していても良い。コントローラ２１０は、単一のコントローラに限定されず、連携して動作する１つ以上のコントローラを含んでもよい。

コネクタ２０８は、マザーボード・スロット２０６とマージン・テスタ・トランスミッタを接続し、これは、コントローラ２１０の制御下で、マザーボード２０４を試験するために、制御されたノイズをリンクに注入する機能をオプションで有する。注入されるノイズとしては、例えば、電圧スイング及び正弦波ジッタが含まれても良い。すると、このようなノイズが注入された後、被試験マザーボード２０４上でソフトウェアを実行する必要なしに、被試験マザーボード２０４のレシーバで予期されるアイ・マージンを、タイミング又は電圧マージンの特定の目標に合わせて変更できる。コントローラ２１０は、更に、メモリ２１４に結合されても良く、メモリ２１４は、本願で説明される機能を実行するために、コントローラ２１０が読み出し、使用し、又は、実行しても良い命令及び他のデータを記憶しても良い。

マージン・テスタの様々な実施形態は、ノイズ注入を伴う場合も、伴わない場合もある。コストを重視した製造試験の場合、ノイズ注入のない実施形態の方が魅力的な場合がある。準拠した物理層実装のマージン・テスタ・レシーバには、PCI Express 4.0/5.0 レーン・マージン仕様で定義されているように、リンクにマージンを取る機能が含まれる場合があるが、より高度なオンダイ（on-die）マージン機能が追加で含まれる場合もある。一実施形態では、マージン・テスタ・レシーバは、独立したエラー検出器を移動させ、データ・サンプラを使って不一致に関して比較することによってアイ・マージンを測定できる。一実装形態では、マージン・テスタ１０２に本願で説明する機能を実行させるコントローラ２１０は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）及びＦＰＧＡ Ｉ/Ｏを用いて実装されても良い。これは、図５、６及び７に更に詳細に示されている。構成変更可能なコントローラのハードウェア、ファームウェア又はソフトウェアの他の組み合わせも、追加で、又は、代替して使用されても良い。

図３は、例示的な実施形態による、PCI Expressアドイン・カードをマージン試験するための、PCI Express高速シリアル・コンピュータ拡張バス規格に準拠したスロットを備えた例示的な特定技術用のマザーボード・マージン・テスタ３０２を示すブロック図である。マザーボード・マージン・テスタ３０２は、本願に開示されるマージン・テスタ１０２の特定技術用の実施形態の別の例であり、ＰＣＩｅなどのPCI Express アドイン・カードを試験するための１つ以上のPCI Expressスロット３０６を備えたマザーボード・マージン・テスタ３０２として実装される。マザーボード・マージン・テスタ３０２は、ＰＣＢ３１２及びコントローラ３１０に結合されたいくつかのインタフェース（例えば、１つ以上のPCI Expressスロット３０６）を有していても良い。例えば、このようなインタフェースは、試験のためにＰＣＩｅ ｘ 16 アドイン・カードＤＵＴ３０４を挿入できる１つ以上のPCI Express スロット３０６を有していても良い。図２に示す実施形態とは異なり、マザーボード・マージン・テスタ３０２は、ＰＣＩｅカードとして形成されるＤＵＴ３０４に対して上述のマージン試験を実行するコントローラ３１０及びメモリ３１４を含む。コントローラ３１０及びメモリ３１４は、図２を参照して上述したコントローラ２１０及びメモリ２１４の実施形態であり、これらと同じ機能を実行できる。また、コントローラ３１０は、複数のレーンにわたってレーン間のスキューを変化させる量を導入するように少なくとも構成されることによって、シングル・レーン又はマルチ・レーンのレーン高速Ｉ/Ｏリンクの電気的マージンを評価するように構成することもできる。

図４は、例えば、１つ以上のケーブルを介して少なくとも１つの試験フィクスチャに接続され、Ｔｘ方向及びＲｘ方向のいずれか又は両方で、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを評価するように構成された多数の個別のインタフェース４０４を備えた例示的な実施形態による汎用マージン・テスタ４０２を示すブロック図である。汎用マージン・テスタ４０２は、コントローラ４１０及び関連するメモリ４１４を含み、メモリ４１４は、上述したようにコントローラ２１０及びメモリ２１４を参照して説明した機能を実行するためにコントローラ４１０が読み出し、使用し及び／又は実行できる命令及び他のデータを記憶しても良い。簡潔にするため、これらの機能と動作の説明の繰り返しは省略する。マージン・テスタ４０２は、アドイン・カードを試験するための標準的な PCI Express コンプライアンス・ベース・ボード（ＣＢＢ）を含む試験フィクスチャにケーブル接続することによって、アドイン・カードを試験するために使用することもできる。マージン・テスタ４０２のインタフェース４０４は、各高速差動信号用の標準的な同軸コネクタ又は他のコネクタ及びケーブルを含んでも良いし、又は、他の様々な実施形態では、ケーブル数を最小限に抑えて、ＤＵＴから別のＤＵＴへの切り替えを効率的に行うために、カスタムの高密度コネクタ及びフィクスチャを有していても良い。

いくつかの例では、ＤＵＴは、試験対象の相互接続であっても良く、これは、伝統的にベクトル・ネットワーク・アナライザ（ＶＮＡ）を用いて試験されている。しかし、ＶＮＡは、多くの場合、コストが高く、複雑である。更に、ＶＮＡの測定によって生成されるＳ（scattering）パラメータは、概して、特に高速シリアル・リンクの統計的シミュレーションで使用される場合、高周波数では、一層信頼性が低くなると考えられる。

しかし、本開示の例は、マージン・テスタ１０２、２０２、３０２又は４０２のいずれかを使用して、１つ以上のケーブルやＰＣＢセグメントを含むパッシブ又はアクティブ相互接続部を試験し、多数のレーンや部品にわたって実際のマージン差を素早く評価できる。これらの試験では、相互接続部の最悪のケースとリスクのレベルを簡単に特定できる。このため、マージン・テスタには、アクティブ又はパッシブの相互接続部を試験するための「ＶＮＡ」モードを含めることができる。

シングル・ポート・マージン・テスタが使用される場合、シングル・ポートのトランスミッタは、概して試験対象の相互接続部の一方の側に接続され、シングル・ポートのレシーバは、相互接続部のもう一方の側に接続される。次に、非プロトコルＰＲＢＳでのマージン試験を実行して、試験対象の相互接続部を試験できる。しかし、本開示の例は、試験対象の相互接続部を試験するためのシングル・マージン・テスタに限定されない。むしろ、試験は、第１のマージン・テスタのトランスミッタを試験対象の相互接続部に接続し、第２のマージン・テスタのレシーバを試験対象の相互接続部の他方の端部に接続した状態で、実行しても良い。この説明では、マージン・テスタ１００という用語は、マージン・テスタ１０２、２０２、３０２若しくは４０２のいずれか、後述するマージン・テスタ５０２若しくは７０２、又は、それらの同等物を言及するものとして良い。

加えて又は代替として、マルチ・ポート・マージン・テスタ１００を使用して、トレーニング後のアクティブ・プロトコル状態で試験中の相互接続部を測定できる。このようなセットアップでは、試験対象の相互接続部をマルチ・ポート・マージン・テスタ１００の一方のポートに接続することができ、試験対象の相互接続部の他方の側をマルチ・ポート・マージン・テスタ１００の別の異なるポートに接続できる。次に、試験対象の相互接続部を試験して、トレーニング後のアクティブ・プロトコル状態のプロトコルでマージンを測定できる。あるいは、マルチ・ポート・テスタ１００ではなく、マルチ・マージン・テスタ１００を使用して、試験対象の相互接続部のマージン試験を実行することもできる。

図５は、例示的な実施形態による、Ｔｘ及びＲｘ方向のいずれか又は両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するための例示的なマージン・テスタ５０２のブロック図である。マージン・テスタ１０２、２０２、３０２及び４０２のいずれも、マージン・テスタ５０２を参照して説明する構成要素や機能を含んも良い。図５のマージン・テスタ５０２には、ＦＰＧＡ５１４があって、サポート・ユニット５１０（これには、イーサネット及び他の通信機能が含まれても良い）、システム基準クロックを提供するためのタイムベース・ユニット５０８、高速Ｉ/Ｏ（high-speed I/O：ＨＳＩＯ）出力ユニット５０２及びＨＳＩＯ入力ユニット５０４に影響を与えるよう（operatively）に結合されている。マージン・テスタ５０２は、ＡＣ/ＤＣ電源ユニット５１６によって電源が供給されても良い。ＨＳＩＯ出力ユニット５０２及びＨＳＩＯ入力ユニット５０４は、Ｉ/Ｏコネクタ５０６にも影響を与えるように結合される。ＦＰＧＡ５１４は、プログラマブル相互接続を介して接続された構成変更可能な論理ブロック（configurable logic block：ＣＬＢ）のマトリクスをベースとする半導体デバイスである。様々な実施形態において、マージン・テスタ５０２は、示されているよりも少ない又は多い構成要素を有しても良く、示されているいくつかの構成要素又は構成要素の機能は、マージン・テスタ５０２に対して影響を与えるように通信しているが、マージン・テスタの外部に配置されても良いし、マージン・テスタから分離して配置されても良いし、又は、ＦＰＧＡ５１４内に配置若しくは統合されても良い。

ＦＰＧＡ５１４は、例えば、本願に記載のマージン・テスタ５０２の機能を実行するように、製造後に所望のアプリケーション又は機能要件に合わせて再プログラムできる。例えば、ＦＰＧＡ５１４上のファームウェアは、マージン・テスタ１００のいずれかが、反対方向のトラフィックに基づいて、ＤＵＴレシーバでいつエラーが開始するかを推論し、エラーが発生するとマージン・ストレスを迅速に軽減して、致命的なリンク障害を防ぐためのリンク層ロジックを含む、エンドポイントとも呼ばれる標準的なPCI Expressの上流ポート（アドイン・カード・マージン・テスタ２０２の実施形態のようにマザーボードを試験するため）、又は、上流ポート若しくはルート・コンプレックスとも呼ばれる標準的なPCI Expressのルート・ポート（マザーボード・マージン・テスタ３０２の実施形態のように、アドイン・カードを試験するため）として機能しても良い。いくつかの実施形態では、ＦＰＧＡ５１４が、ＦＰＧＡ５１４内にメモリ、インタフェースなどを組み込むことができるシステム・オン・モジュール（SoM）アーキテクチャを使用して実装されるか、又は、ＳｏＭアーキテクチャを他の方法で有していても良い。ＳｏＭは、例えば、高度なＲＩＳＣ（Reduced Instruction Set）マシン（元々は、ＡＲＭ（Acorn RISC Machine）アーキテクチャ）を用いて実装されてもよい。

環境設定（configuration）アプリケーションやスクリプトは、ＦＰＧＡ５１４によって実装することもできるし、後述の１つ以上のオプションを複数の実行することを含めて、エンド・ユーザが、マージン・テスタ５０２のマージン・テスタ・オプションを容易に設定変更できるようにする、アクセス可能な別のメモリ・デバイス又は他の非一時的なコンピュータ可読記憶媒体に記憶しても良い。いくつかの実施形態では、マージンのスキャンのためにビット・エラー・レート（ＢＥＲ）の目標に関するオプションを設定できる（Ｅ-６タイプのマージンについてはミリ秒単位、Ｅ-１２タイプのマージンについては分単位）。例えば、そのような目標には、限定するものではないが、マージンまでの回数、マージンのタイミングや電圧、マージン・テスタ又はＤＵＴトランスミッタのＴｘ等化処理の補正、マージン・テスタ・レシーバのＲｘＣＴＬＥ及びＤＦＥの補正に関する目標が含まれる。

いくつかの実施形態では、オプションのアプリケーションやスクリプトが提供され、マージン・テスタ５０２からデータを移動させて、ユーザに対して、複数の製品／サンプルにわたるマージン・データの大規模なセットを表示し、平均、実行ごとの変動及び時間の経過に伴う傾向を表示し、様々な環境設定オプション（補正したＴｘ等化処理など）を使用して同じＤＵＴ上で複数回実行した場合のマージンを比較するための視覚化ツールを提供する。いくつかの実施形態では、被試験マザーボードにインストールするために起動可能なドライブに実装できるオプションのアプリケーションが提供され、マザーボード試験のための追加オプションのロックを解除する。このマザーボード試験には、限定するものではないが、Ｌ０の代わりにループバックで実行して特定のパターンを使用するもの、ＤＵＴトランスミッタの電圧スイングとＳjマージン処理の代わりに、ＤＵＴシリコンのオンダイ・マージン機能を使用するもの、及び、両方の方法を実行して結果を比較するものが含まれる。

いくつかの実施形態では、オプションのプラグイン・モデルが提供され、これにより、特定のＤＵＴシリコンにプラグインが提供される場合、マージン・テスタの環境設定アプリケーションが、ＤＵＴシリコン上でＲｘ等化処理設定を設定することも可能になる。いくつかの実施形態では、オプションのＩＢＩＳ-ＡＭＩ（又は同様の）ソフトウェア・モデルが、個々のマージン試験ユニットごとに提供され、これを、設計者及びシステム・インテグレータが、顧客の特定の設定に関する試験限界／方法論を確立するのを助けるために、彼らのシミュレーションに入れて使用しても良い。ＩＢＩＳ-ＡＭＩは、シリアライザ/デシリアライザ（SerDes）物理層（PHY）のモデリング規格であり、マルチ・ギガ・ビット・シリアル・リンクの高速、正確、統計的に重要なシミュレーションを可能にする。いくつかの実施形態では、オプションのＩＢＩＳ-ＡＭＩモデルが、顧客モデル（ＩＢＩＳ-ＡＭＩ又はＳ（scattering）パラメータ）とともにマージン試験ユニットに関して提供され、精度と再現性を向上させるためにディエンベッドされた、ある程度のレベルのシステムを組み込む後続の取り組みでも利用できる。マージン・テスタ５０２の一般的なモデルを、モデルとして提供することも、製造試験及び特性評価の一環としてチューニングを行った特定のマージン・テスタ５０２用に特別にチューニングされたモデルを生成することもできる。

図６は、図５に示すような環境設定されたフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）５１４の一例のブロック図であり、これは、Ｔｘ方向及びＲｘ方向のいずれか又は両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するための例示的な実施形態によるマージン・テスタ１００のコントローラ２１０、３１０、４１０のいずれかで使用しても良い。様々な実施形態において、ＦＰＧＡ５１４は、図示されているよりも多いか又は少ないコンポーネントを有しても良く、また、図示されているいくつかのコンポーネントやこれらコンポーネントの機能は、ＦＰＧＡ５１４に影響を与えるように通信し、ＦＰＧＡ５１４の外部か又はＦＰＧＡ５１４とは別個に配置されても良い。

ローカル・エリア・ネットワーク（ＬＡＮ）接続６０２に影響を与えるように接続されたレジスタ・インタフェース６０４が図示しているが、これは、ＳｅｒＤｅｓを有していても良い。レジスタ・インタフェース６０４は、リンク・トレーニング及びステータス・ステート・マシン（ＬＴＳＳＭ）、Ｒｘコントローラ６０６にも影響を与えるように結合される。マージン・テスタ１００の動作の物理層におけるプロセスの１つは、リンク初期化及びトレーニング・プロセスである。PCI Express デバイスでは、このプロセスにより、リンク幅ネゴシエーション、リンク・データ・レート・ネゴシエーション、レーン毎のビット・ロック、レーン毎のシンボル・ロック/ブロック・アライメントなどの多くの重要なタスクが確立される。これらの機能は全て、ＬＴＳＳＭデバイスによって実行されるもので、ＬＴＳＳＭデバイスは、リモート・リンク・パートナーからの刺激とリンクの現在の状態を監視し、それに応じて応答する。レジスタ・インタフェース６０４は、また、ＬＴＳＳＭユニバーサル・シリアル・バス（ＵＳＢ）コントローラ６０８及び追加のＬＴＳＳＭ ＵＳＢコントローラ６１０などの１つ以上の追加のＬＴＳＳＭコントローラ・ユニットに影響を与えるように結合される。

スキュー制御ユニット６２６は、また、プログラム可能なスキューを制御するためにＦＰＧＡ５１４の一部であるか又はＦＰＧＡ５１４に影響を与えるように結合されても良い。従来、複数のレーンにわたってレーン毎に様々な量のスキューを生成できる唯一の試験装置は、非常に複雑で高価なマルチ・レーンＢＥＲＴであった。しかし、マルチ・レーンＢＥＲＴは、ＰＣＩｅのような最新のプロトコルのための伝送等化処理トレーニングを含む、本願で開示されるマージン・テスタのような完全なトレーニング・プロトコルを実行することができない。そのため、これまでは、非常に高価で複雑な試験設定を行わずに、プロトコルと様々なスキューを使用してラボ試験を行う方法はなかった。しかし、本開示の例は、スキュー制御ユニット６２６を使用して、多数の様々な方法でレーン毎の送信スキューを追加できる。

例えば、スキュー制御ユニット６２６は、各レーン毎のスキュー量を設定するために、レーン毎に長さをプログラム可能な先入れ先出し（ＦＩＦＯ）バッファを個別に含んでもよい。加えて又は代替として、スキュー制御ユニット６２６は、各レーンのＦＰＧＡ５１４ファブリック内の可変長送信ＦＩＦＯをレーン毎にプログラムできる。加えて又は代替として、スキュー制御ユニット６２６は、各物理層トランスミッタに供給する、レーン毎にプログラム可能な可変長伝送ＦＩＦＯを有するようにコントローラ・ロジックを変更できるソフトウェア・コントローラを含むことができる。

ジッタ制御ユニット６１６も、ＦＰＧＡ５１４の一部として存在するか、ＦＰＧＡ５１４に影響を与えるように結合され、ジッタ挿入ユニットを制御して、ＤＵＴ上でソフトウェアを実行する必要なしに、ＤＵＴレシーバで予期されるアイ・マージンを、タイミング又は電圧マージンに関する特定の目標に合わせて変更できるようにする。

マージン・テスタ１００が、ＰＣＩｅなどの特定のプロトコルを試験しているとき、マージン・テスタは、完全なプロトコルを実行し、リンクがＬＴＳＳＭコントローラ・ユニット６０６、６０８及び６０８を介してアクティブ状態にトレーニングされるときに、リンク状態を追跡できる。マージン・テスタ５０２のＦＰＧＡ５１４は、トレーニングが進行しながらマージン測定を繰り返し実行し、一方向又は両方向の電気的マージン対時間の形式で、リンク・トレーニング状態のログを捕捉できる。

図７は、自己校正機能を備えたマージン・テスタ７０２の例を示す。マージン・テスタ７０２の校正は、トランスミッタをレシーバに電気的に接続することによって実行できる。これは、例えば、同じマージン・テスタ７０２内のトランスミッタをレシーバに電気的に接続するためのマージン・テスタ７０２内のスイッチによって行うことができる。これにより、外部の試験装置の必要性がなくなる。この手法は、上述したマージン・テスタ１００のいずれにも使用できる。

図７は、図５を参照して説明した実施形態と類似している。図７は、自己校正機能も備える共に、Ｔｘ及びＲｘ方向のいずれか又は両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するための例示的なマージン・テスタ７０２のブロック図である。自己校正を実行するために、１つ以上のスイッチ７０１を設けて、ＨＳＩＯ出力ユニット７０２内のトランスミッタの夫々をＨＳＩＯ入力ユニット７０４のレシーバの夫々に接続できる。トランスミッタが信号を出力し、レシーバが信号を受信すると、マージン・テスタ７０２が所望のレンジ内にあるかどうかを判断できる。説明を簡単にするため、図７では単一のスイッチ７０１が示されているが、当業者には理解されるように、トランスミッタをレシーバに接続するために複数のスイッチ７０１を設けることができる。スイッチ７０１に代えて、校正装置又は校正フィクスチャをＩ/Ｏコネクタ７０６に設けて、トランスミッタにレシーバへとループバックさせることで、自己校正を実行しても良い。

マージン・テスタ７０２の校正を実行するために、異なる動作モードが用意されても良い。例えば、自己校正は、１つ以上のＩ/Ｏコネクタ７０６を通してトランスミッタをレシーバに接続できる特別なループバック・フィクスチャを使って、工場でのみ実行されても良い。用意されても良い別の動作モードとしては、エンド・ユーザにマージン・テスタ７０２のセルフ試験を実行させることがある。これは、マージン・テスタ７０２のトランスミッタをレシーバに配線できるスイッチ７０１を動作せるか、又は、フィクスチャを挿入することによって実行できる。自己試験中、マージン・テスタ７０２は、結果が指定されたレンジ外にあるか否かをフロント・パネル・インジケータ７１２に出力できる。

いくつかの例では、校正は、プロトコル・モード、ＰＲＢＳパターン非プロトコル・モード又はその両方で実行できる。しかし、プロトコル・モードでは、Ｉ/Ｏコネクタ７０６は、ホストと試験デバイスの両方として同時に機能できない可能性がある。マージン・テスタ７０２が２組のＩ/Ｏコネクタ７０６を有する場合、マージン・テスタ７０２は、２組の異なるＩ/Ｏコネクタ７０６を接続させるか又は第２のマージン・テスタ７０２が接続されても良い。内部校正は、従来の装置よりも、マージン・テスタ７０２についての迅速で、潜在的に安価な工場校正を提供できる。内部校正により、エンド・ユーザが、自分たち自身で校正試験を実行できるようにできる。

図８Ａ、８Ｂ、８Ｃ及び８Ｄは、例示的な実施形態による、先の図のＦＰＧＡ５１４のようなＦＰＧＡの例示的な出力駆動オプションを示すブロック図であり、これらは、Ｔｘ方向及びＲｘ方向のいずれか又は両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラ２１０、３１０又は４１０ようなコントローラで使用されても良い。

図８Ａは、ＦＰＧＡ直接駆動回路オプション８１８を示し、これは、バッファされず、バラクタ（可変容量ダイオード）による何らか遅延の注入又はジッタ注入もない。図８Ｂに示される第２出力駆動回路オプションは、バッファ付き駆動回路オプション８２０であって、これには、差動出力電圧（Ｖｏｄ）を伴う線形バッファ又は制限アンプ８２６があるが、バラクタによる遅延注入又はジッタ注入はない。図８Ｃに示される第３出力駆動回路オプションは、バラクタによる遅延注入オプション８２２であり、これには、線形バッファ８２６及びバラクタ・コンポーネント８２８があり、その結果、シンボル間干渉（ＩＳＩ）に加えていくらかの遅延（例えば、約３～５ピコ秒）が生じる。図８Ｄに示す第４出力駆動回路オプションは、ジッタ注入オプション８２４であり、一実施形態では、オプションの線形バッファ８２６とジッタ注入回路８３０を含んでも良い。一実施形態では、ジッタ注入回路８３０は、ＡＤＳＡＮＴＥＣ社から入手可能な、ジッタ（３２ＧＢｄで約１００ｐｓ）を生成する特定用途向け集積回路（ＡＳＩＣ）である。いくつかの実施形態では、線形バッファ８２６が含まれない。他の実施形態では、ジッタ注入回路は、差動ノイズ注入又は他の既知の方法によって実行されても良い。

様々な実施形態において、マージン・テスタ１００は、様々な種類のストレスを使用して、多種多様な対応する障害モードを特定しても良く、これら障害モードには、限定するものではないが、アセンブリ、相互接続（表面実装技術（SMT）、パッケージ、コネクタ、スルーホール、ビアなど）、欠陥、直列抵抗に影響を与えるもの、ＩＳＩ及びベースライン・ワンダを引き起こす障害モード、アイが閉じることに影響するもの、幅が狭まる以外のことを引き起こす障害モード、機能試験の回避、オペレータ設定エラー、新たな材料、プロセスの変動、レシーバの帯域幅（これは相互接続の変更に似ている）、電源電圧変動除去比（PSRR）、垂直/水平のアイを閉じること、PLLの安定性、デザイン、レーン間のデルタ（変化量）に関連する障害モードが含まれても良い。ジッタ注入のためのバラクタ・ベースの方法は、アセンブリ関連の欠陥を悪化させるのにより効果的なことがある。

上述のように、マージン・テスタ１００は、ＤＵＴに対してマージン試験を実行するように構成又はプログラムされても良い。いくつかの実施形態では、被試験デバイス（ＤＵＴ）のマルチ・レーン高速Ｉ/Ｏリンクを確立した後、マージン・テスタ１００は、マルチ・レーン高速Ｉ/Ｏリンクの各高速入出力（Ｉ/Ｏ）レーン毎に、送信（Ｔｘ）方向と受信（Ｒｘ）方向のいずれか又は両方で電気的マージンを評価する。例えば、電気的マージンの評価には、マルチ・レーン高速Ｉ/Ｏリンクのマージン試験トランスミッタに調整可能なストレスを注入することが含まれても良い。調整可能なストレスには、マルチ・レーン高速Ｉ/Ｏリンクの全てのレーンに同時に印可されるジッタの注入と、電圧スイングの印可が含まれても良い。電気的マージンの評価には、マルチ・レーン高速Ｉ/Ｏリンクの各高速入出力（Ｉ/Ｏ）レーンに関して、送信（Ｔｘ）方向と受信（Ｒｘ）方向の両方で同時に電気的マージンを評価することも含まれることがある。

マージン・テスタ１００は、Ｔｘ方向及びＲｘ方向のいずれか又は両方におけるＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するマージンに基づいて、潜在的なＤＵＴアセンブリ又は製造上の問題を特定するためにも使用されても良い。この動作モードでは、マージン・テスタ１００は、複数のＤＵＴのうちの各ＤＵＴについて、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの各高速入力／出力（Ｉ/Ｏ）レーンのＴｘ方向及び受信Ｒｘ方向のいずれか又は両方におけるタイミング・アイ幅マージンを評価する。一例では、マージン・テスタ１００は、複数のＤＵＴにわたる同じレーンに関して、所定の最小閾値を一貫して下回っている、複数のＤＵＴの各ＤＵＴについてのタイミング・アイ幅マージン測定値の検出に基づいて、潜在的なＤＵＴ設計の問題を特定する。検出する処理は、更に又は代替として、複数のＤＵＴにわたる様々なレーンに関する所定の閾値を夫々下回る上記複数のＤＵＴの中のいくつかのＤＵＴのタイミング・アイ幅マージン測定値を、評価することに基づいて、検出する処理を含んでもよい。

いくつかの実施形態では、マージン・テスタ１００は、次のようにプログラム又は構成されても良い。即ち、例えば、
１つ以上の異なる高速Ｉ/Ｏプロトコルを選択し、これらを用いて、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクに基づいてマージン試験を実行する。
複数のプロトコルをミックスして使用してＤＵＴの複数のポートを同時に試験する。
マルチ・レーン高速Ｉ/Ｏリンクに対するマージン・テスタの任意の回数のマージン試験実行にわたる実行毎のマージンの変動を出力する。
ＤＵＴに固定のＴｘ等化処理（ＥＱ）を実装して、ＴｘＥＱトレーニングの変動によるマージンの変動がどの程度であるかを試験する。
マージン・テスタのレシーバで固定ＣＴＬＥを使用して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する。
マージン・テスタのレシーバで判定帰還等化処理（ＤＦＥ）を使用して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する。
対象のチャンネルに基づいて、マージン・テスタの期待される想マージンを計算する。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として低いマージンが検出された場合に、デバッグ情報を自動的に生成する。
可変シンボル間干渉（ＩＳＩ）信号源を使用するように切り替えて、どの程度のＩＳＩがマルチ・レーン高速Ｉ/Ｏリンクのレーンに障害を起こすかを確認する。
各レーンを個別に試験して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのクロストークによるマージン損失の量を特定する。
マージン・テスタのレシーバのＤＦＥをオフにして、ＤＦＥの有無によるマージンと、マルチ・レーン高速Ｉ/Ｏリンクに関連する各チャンネルの非線形不連続性の量を評価する。
基準レシーバと一般的なチャンネルを使って期待されるマージンを示すマージン・テスタの特性評価データを生成し、期待よりも低いマージンが、１つのＤＵＴ及び複数のＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの全てのレーンにわたって一貫している場合でも、期待よりも低いマージンにフラグを立てることができるようにする。
マルチ・レーン高速Ｉ/Ｏリンクの複数の速度から選択して、それについて、電気的マージンの評価を行う。
マージン・テスタが、プロトコル固有の知識を使用して、マルチ・レーン高速Ｉ/Ｏリンク上を逆方向に移動するトラフィックに基づいて、ＤＵＴのレシーバでエラーがいつ発生したかを推測し、ＤＵＴについてのソフトウェアがなくても、マージン・テスタが製造ラインでマージン試験を実行できるようにする。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として検出された低マージンのチャンネルの時間領域反射率測定値（ＴＤＲ）を自動的に捕捉する。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として低いマージンが検出された場合、オシロスコープへ自動的に接続し、デジタル化された波形を自動的に捕捉する。それから、
１つ以上のユーザ選択可能なオプションを実装するようにＤＵＴシリコンを構成することによって、ＤＵＴの１つ以上のユーザ選択可能なオプションを設定する。

いくつかの実施形態では、マージン検出器１００が、ＤＵＴの校正を実行するためのオプションを提供するか又はＤＵＴの校正を実行し、ユーザが一連の基準チャンネルを用いて期待されるマージンのセットを受け取ることができるようにできる。これらの実施形態では、校正されたマージン・テスタ１００は、特別な試験モードを使用せずに、ＤＵＴの完全に動作する動作リンクを用いて、被試験デバイス（ＤＵＴ）の送信（Ｔｘ）方向と受信（Ｒｘ）方向のいずれか又は両方の電気的アイ・マージンを測定し、完全な負荷とクロストークの影響を捕捉するように構成されている。マージン・テスタ用に個別に校正されたモデルも提供され、個別のシステム・チャンネル、レシーバ・モデル及びトランスミッタ・モデルの中の１つ以上を使用して期待されるマージンを計算できる。また、マージン・テスタがベンダ定義のメッセージ又は別のプロトコル・メカニズムを使用して、マージン・テスタによって、マージン試験が行われようとしていることを示すことを可能にするＤＵＴシリコンの機能が提供され、これによりＤＵＴシリコンは、マージン試験の期間中、エラーが原因でリンク幅又はリンク速度を低下させるロジックを無効できる。

マージン・テスタのソフトウェア・アプリケーションも提供され、これにより、マージン・テスタが被試験チャネル・コンポーネント（例えば、裸のプリント回路基板（ＰＣＢ）又はケーブル）のどちらか一方又は両方に使用される試験環境設定において、被試験チャネル・コンポーネントのマージン・テスタによる試験を実行できる。いくつかの実施形態では、マージン・テスタのハードウェアは、プリント回路基板（ＰＣＢ）を製造する会社に提供され、マージン・テスタの使用に関連するデータは、ＰＣＢの製造に使用されるシリコンを提供するシリコン会社に提供される。

また、マージン・テスタ１００は、ＤＵＴのシリコンに関して異なる条件で、マージン・テスタ１００によるマージン試験を実行するように、接続されたＤＵＴを設定しても良い。マージン・テスタ１００は、ＤＵＴのシリコンの異なる条件下でマージン・テスタ１００によるマージン試験を実行するための環境設定及びＤＵＴシリコン・パラメータを利用可能にするソフトウェア・プラグインを受け取ることができる。ＤＵＴシリコン・パラメータとしては、限定するものではないが、レシーバの連続時間ＣＴＬＥに関連するパラメータ及びＤＦＥに関連するパラメータの中の１つ以上が含まれても良い。

開示された実施形態の利点、利点及び改良点には、限定するものではないが、以下の特徴が含まれる。いくつかの実施形態は、標準的なＦＰＧＡ及び正弦波ジッタ注入チップ又は遅延線を含む既製のコンポーネントでほぼ完全に実装でき、従来のＢＥＲＴ及びオシロスコープと比較して非常に低コストである。例示的な実施形態は、特別なソフトウェアを必要とせずに、通常の動作状態で動作する完全なマルチ・レーン・リンク上で動作し、全てのレーンが同時に動作することによる影響を捕捉できる。もう１つの利点は、本開示技術の実施形態が、単一の内蔵ユニットでいずれか又は両方の方向（Ｔｘ及びＲｘ）で試験できることである。

様々な実施形態は、ＤＵＴにソフトウェアや変更を加える必要はなしに、製造環境（例えば、マザーボードの製造試験環境で）でも実行できる。プロトコルによって異なる試験固有のロジックをマージン・テスタ１０２のシリコン/ファームウェアに提供して、被試験デバイスによってマージン・テスタに返送されるデータに基づいて、ＤＵＴのレシーバでエラーが発生していることを非常に迅速に認識できる。いくつかの例示的な実施形態は、PCI Expressベンダー固有メッセージ又は他の標準プロトコル機能を通じて、マージン試験が行われることを認識し、ＤＵＴシリコンを、通常、エラーが原因で、リンク幅や速度を低下させない状態に置くためのＤＵＴシリコン内に実装される機能を含む。これにより、ノイズ注入や電圧スイング調整を使用してＤＵＴレシーバにおいてマージンを設けるプロセスが、通常のプロトコルのメカニズムを通じて、リンク幅や速度を低下させるリスクを伴うことなく、確実に実行できるようになる。これは、エラーの開始時期を迅速に推測し、リンクや速度の低下が発生する前にストレスを軽減するための特別なロジックの代替手段である。

開示された技術の実施形態の追加の特徴には、コントローラ２１０、３１０、４１０のいずれかの制御下で、実行（例えば、構成されたＦＰＧＡに従って又は別の非一時的コンピュータ可読記憶媒体から読み出された命令を実行する）されても良い以下の機能が含まれても良い。
１つ以上の異なる高速Ｉ/Ｏプロトコルを選択し、これを用いて、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクに基づいてマージン試験を実行する。
複数のプロトコルをミックスして使用し、ＤＵＴの複数のポートを同時に試験する。
マルチ・レーン高速Ｉ/Ｏリンクに対するマージン・テスタの任意の回数のマージン試験実行にわたる実行毎のマージンの変動を出力する。
ＤＵＴに固定のＴｘ等化処理（ＥＱ）を実装して、ＴｘＥＱトレーニングの変動によるマージンの変動がどの程度であるかを試験する。
マージン・テスタのレシーバで固定ＣＴＬＥを使用して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する。
マージン・テスタのレシーバで判定帰還等化処理（ＤＦＥ）を使用して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する。
対象のチャンネルに基づいて、マージン・テスタの期待されるマージンを計算する。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として低いマージンが検出された場合に、デバッグ情報を自動的に生成する。
可変シンボル間干渉（ＩＳＩ）信号源を使用するように切り替えて、どの程度のＩＳＩがマルチ・レーン高速Ｉ/Ｏリンクのレーンに障害を起こすかを確認する。
各レーンを個別に試験して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのクロストークによるマージン損失の量を特定する。
マージン・テスタのレシーバのＤＦＥをオフにして、ＤＦＥの有無によるマージンと、マルチ・レーン高速Ｉ/Ｏリンクに関連する各チャンネルの非線形不連続性の量を評価する。
基準レシーバと一般的なチャンネルを使って期待されるマージンを示すマージン・テスタの特性評価データを生成し、期待よりも低いマージンが、１つのＤＵＴ及び複数のＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの全てのレーンにわたって一貫している場合でも、期待よりも低いマージンにフラグを立てることができるようにする。
マルチ・レーン高速Ｉ/Ｏリンクの複数の速度から選択して、それについて、電気的マージンの評価を行う。
マージン・テスタが、プロトコル固有の知識を使用して、マルチ・レーン高速Ｉ/Ｏリンク上を逆方向に移動するトラフィックに基づいて、ＤＵＴのレシーバでエラーがいつ発生したかを推測し、ＤＵＴについてのソフトウェアがなくても、マージン・テスタが製造ラインでマージン試験を実行できるようにする。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として検出された低マージンのチャンネルの時間領域反射率測定値（ＴＤＲ）を自動的に捕捉する。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として低いマージンが検出された場合、オシロスコープへ自動的に接続し、デジタル化された波形を自動的に捕捉する。それから、
ソフトウェア・プラグインを供給し、１つ以上のユーザ選択可能なオプションを実装するようにＤＵＴシリコンを構成することによって、ＤＵＴに関する１つ以上のユーザ選択可能なオプションを設定する。
コントローラ２１０の制御下で、上記の機能の一部は、マージン・テスタ１０２を動作させるためのユーザ選択可能なオプションとして提供されても良い。

例示的な実施形態では、マージン試験には、複数の被試験デバイス（ＤＵＴ）の各ＤＵＴについて、マージン・テスタ１００によって、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの各高速入出力（Ｉ/Ｏ）レーンについて、Ｔｘ方向とＲｘ方向のいずれか又は両方において、タイミング・アイ幅マージンを評価することが含まれても良い。そのため、マージン・テスタ１００は、複数のＤＵＴのうちのいくつのＤＵＴについて、複数のＤＵＴにわたる異なるレーンについて夫々所定の閾値を下回るタイミング・アイ幅マージン測定値を検出しても良い。次いで、複数のＤＵＴにわたる異なるレーンについて夫々所定の閾値を下回る複数のＤＵＴのタイミング・アイ幅マージン測定値の検出に基づいて、潜在的なＤＵＴアセンブリ又は製造上の問題が（マージン・テスタ１０２によって視覚的に又は自動的に）検出されても良い。。

一例として、一実施形態では、図２に示されるアドイン・カード・マージン・テスタ２０２などのアドイン・カード・マージン・テスタは、ＰＣＩｅｘ８スロットが１つあるマザーボードの量産前のサンプルのベンチ試験／特性評価に使用されても良い。以下の試験プロセス例は、アドイン・カード・マージン・テスタ２０２を使用して、Ｅ－６タイミング・アイ幅マージン（左＋右）に関して行われ、各レーンで同時に数ミリ秒の試験中に、スロットに関して測定されても良い。この例には、簡単にするためにタイミング（時間測定）だけが含まれているが、他の実施形態では、他の測定値が含まれていても良い。この例において、各測定は３回行われる。しかし、これは、様々な実施形態において、ユーザがプログラム可能であっても良い。

チャート９０２（図９）に示される測定は、マージン・テスタのレシーバ及びマザーボードＤＵＴのレシーバで実行される。測定は、マザーボードＤＵＴのレシーバで行われ、２つの方法で実行できる。第１の方法では、マージン・テスタのジッタ（Sj）と電圧スイング・スイープを使用しても良い。第２の方法では、マザーボードのレシーバでオンダイ（on-die）マージン試験を利用しても良い。例えば、マザーボードのレシーバにおけるオンダイ・マージン試験は、アドイン・カード・マージン・テスタ２０２のコントローラ２１０の制御の下で、マザーボードＤＵＴに接続されたブートタブル・ドライブ上のソフトウェアによって、又は、マザーボードＤＵＴ上のＢＩＯＳ（basic input/output system）ソフトウェアによって、サポートされている速度に関して実行されても良い。この例では、測定は１６ＧＴ／ｓで行われるが、変更しても良く、ユーザが設定変更できても良い。

図９は、高速Ｉ/Ｏマージン・テスタ１０２によって実行されたいくつかのＤＵＴの例示的なマージン試験の結果と、マージン試験の結果に基づく潜在的なＤＵＴアセンブリ又は製造上の問題の特定を示す、例示的な実施形態によるチャート９０２である。チャート９０２に示すように、５つのＤＵＴ全て（ＤＵＴ＃１からＤＵＴ＃５）にわたるレーン２上のマージンが一貫して低いことは、全てのＤＵＴで低いマージンが発生するため、デバイスの潜在的な設計上の問題を示している可能性がある。対照的に、ＤＵＴ#１のレーン４、ＤＵＴ#３のレーン０、ＤＵＴ#４のレーン６についての低マージンは、これら低マージンの数値に、悪いマージンの決まったパターンがあるわけではないので、特定のＤＵＴ上の特定のレーンに関しての潜在的なアセンブリ又は製造上の問題を示している可能性がある。

本発明の実施形態は、特定のコンポーネントの以前のマージン試験の履歴記録を生成及び保存できるシステムに対して、図９で説明したような試験結果の分析を大幅に拡張する。そのため、これらの履歴記録を分析することで、失敗と成功のパターンを検出できる。後続の試験を実行すれば、増え続ける結果のライブラリに、その結果が追加又は補足されることになる。デバイス故障率などの追加の関連データを、このライブラリに更に追加するか、又は、データ・ライブラリに関連する別のライブラリに更に追加しても良い。この故障率データは、元のデータよりもずっと後、例えば、数か月後、数年後などに追加される場合がある。人工（Artificial）分析、機械学習又はその他の方法を使用して、データ・セットを調査し、それをデバイスに関して収集された故障率データ又は他のデータと比較することができる。

図１０は、本発明の実施形態による、データの作成、記憶、分析及びトレーニングのためのシステムで使用されても良い例示的なフロー工程１０００を示すフローチャートである。フロー１０００は、ＤＵＴが試験セッションの初期状態に置かれる工程１０１０で始まる。この工程１０１０又は本願で説明される工程のどれもが、上述のマージン・テスタ１００のいずれかによって又は試験システム内の別のデバイスによって実行されても良い。上述したように、コンプライアンス試験又はその他の試験を実行する際、ＤＵＴは、試験セッション中に複数の異なる状態を経る。例えば、ＰＣＩｅの場合、状態のカテゴリには、リンク・トレーニング状態、再トレーニング（リカバリ）状態、ソフトウェア電力管理状態、アクティブ状態電力管理状態及びその他の状態が含まれる場合がある。もちろん、他のデバイス又はプロトコルが、ＤＵＴが試験されている間に、これらと同じ状態、これら状態のバリエーション、又は、異なる状態を使用することもある。

工程１０２０では、現在のＤＵＴ状態で試験が実行され、工程１０３０で試験データ及び状態データが記録される。工程１０２０では、試験計画に応じて任意の数の別個の試験を実行しても良い。この計画では、各状態で１回の試験が必要になる場合もあれば、別の状態で数千（又は数十万）回の試験が必要になる場合もある。上述したように、試験には、様々な量のノイズを試験信号に注入するなどのマージン分析が含まれる場合がある。このようなノイズは、試験信号の電圧やジッタを制御することによって発生させても良い。工程１０３０で記録された試験データ及び状態データには、試験データの摘要（summaries）に加えて、生（raw）の試験データが含まれても良い。また、これには、更に試験のアイ・ダイアグラムが含まれても良く、これは、試験データ及び状態データとともに保存される。各状態で費やした時間などの試験又は状態に関連するその他のデータや、合格/不合格又は適合性のような状態の最終結果も保存されて良い。状態に関する更に別のデータには、デバイスが後続する状態に進む（つまり、試験の遷移）のにかかる時間と試行回数が含まれても良い。

ローカルな試験を参照して上述したが、工程１０３０（及びその後の工程１０６０）で記録されるデータは、もともと外部の場所で生成され、インターネットなどの通信ネットワークを介して中央リポジトリ又はライブラリに送信することも可能である。このようにして、本発明の実施形態は、試験自体は実行する必要なしに、試験を実行する様々な製造業者その他の者からの大量のデータを蓄積できる。この試験データは、リアルタイムで中央リポジトリに送信することも、試験の終了時にダウンロードすることもできる。試験データは、インターネットに接続されたデータ・ストレージ・ソースなどのクラウドに保存され、中央記憶装置に定期的又はオンデマンドで取得され、通信ネットワークを通じてライブラリに保存されても良い。

工程１０４０では、試験セッションで試験すべき更なるＤＵＴ状態があるかどうかを判断する。そうである場合、工程１０５０は、ＤＵＴを試験セッションにおける次の状態に変更し、工程１０２０において、上記試験又は別の試験を新しい状態で実行し、新しい状態の試験データ及び状態データが、工程１０３０で再び記録される。

代わりに、もし最終試験状態が完了している場合には、工程１０６０は、試験セッションの試験、状態及びＤＵＴに関する全ての関連データをリポジトリ又はライブラリに記憶する。ＤＵＴデータには、コード名や識別子など、ユーザがＤＵＴに関して入力したデータが含まれても良い。ＤＵＴデータには、ＤＵＴの種類（クラス）、バージョン、更にはシリアル番号や製造番号などの一意の識別子も含まれることがある。このようなＤＵＴ識別データは、ＤＵＴ自体に保存することもできるし、ＤＵＴの試験中にユーザによって入力することもできる。マージン・テスタは、また、ＤＵＴのピン、レーン、リンク状態又はトレーニング状態の個数などのＤＵＴ識別データを生成することもでき、これらのデータも工程１０６０で試験データとともに記憶できる。このような識別データは、実施形態において、後で同じＤＵＴがいつ試験されたかを特定したり、元のＤＵＴと同じ種類か、さもなければ関連する別のＤＵＴが、後の試験で試験されているかを特定するのに使用されても良い。本発明の実施形態は、以下に説明するように、関連するＤＵＴの試験を関連付けて、分析を強化できる。

工程１０６０では、状態が変化する順序や全ての状態の試験で費やされた合計時間などの追加データを保存できる。工程１０６０では、日付、時刻、温度、試験の場所などの更なるデータに加えて、ＤＵＴが全ての試験に合格したかどうかの全体的な合否も記憶されても良い。上述したデータは、全て大規模なライブラリに保存され、ＤＵＴの後続の試験が実行されるたびに拡張される。

図１１は、オリジナルの試験データのセットが生成された後に実行されても良い例示的な動作を示すフローチャートである。フロー１１００において、工程１１１０は、まず、上述のデータ・ライブラリから１つ以上のデータ・セットを取得する。ライブラリが最初に作成されたとき、データの量は少ないか、最小限であることすらある。しかし、ライブラリが成長するにつれて、ライブラリに保存されている情報と、そのような情報の分析は、以下で詳しく説明するように、予測データを提供するのに役立つことがある。

工程１１２０は、パターン分析を実行するか又は他の種類の分析を使用して、工程１１１０で取得されたデータ・セットを分析する。いくつかの基本的なパターン分析が先の図９に示されており、この場合、試験データの分析により、レーン２の潜在的な設計上の問題又はＤＵＴ１、３及び４の様々な製造上の問題が存在する可能性があるという指標が生成されていた。工程１１２０のパターン分析は、関連する行及び列を単に比較するよりもはるかに洗練されており、状態の期間、再トレーニングの回数、どの状態でより多くのエラーが発生するか、電圧変動がタイミング（ジッタ）変動よりも多くのエラーを引き起こすかどうかなど、試験結果の全ての部分の詳細な統計分析が含まれても良い。分析は、データ・レコード中に保存されているデータのいずれか又はデータの組み合わせに対して実行できる。次いで、分析の結果は、データ・ライブラリに再度記憶されても良いし、元のデータ・ライブラリとは別のライブラリに記憶され、工程１１３０で元のデータ・ライブラリに関連付けられても良い。

その後の試験又は診断において、分析又は分析で得られたデータ若しくは傾向を使用する例を以下に示す。工程１１２０で実行される分析の結果は、個々のＤＵＴ又はＤＵＴの種類において、注目すべき特定の繰り返しパターンを生じる可能性がある。これらの繰り返しパターンは、関連するデバイス間で、又は、無関係なデバイス間でも、共通の動作を特定する手がかり又は固有の特徴（signature）と考えることができる。例えば、特定のメーカーでは、ほぼ常に、レーンの受信方向と比較して、送信方向により多くの試験マージンがあることがある。これが頻繁に繰り返される場合、本発明の実施形態は、ＤＵＴの出所を知らなくても、送信マージンが受信マージンを上回ったことを観察することにより、特定のＤＵＴは、そのメーカーによって製造されたものであると判断することができる。

図１２は、本発明の実施形態で使用されても良い特定の種類のパターン分析を説明するフローチャートを示す。このフロー１２００では、工程１２１０で取得されたデータは、工程１２２０で平均化又は正規化される。正規化処理又は平均化処理は、工程１２１０で取得された少数のデータ・セットに対してのみ行われても良し、又は、工程１２１０で多数のデータ・セット（数百万など）が取得されても良い。もちろん、平均化されるデータ・セットの数が増えるほど、平均値は、全てのデバイスにわたる試験結果の実際の平均値としてより正確になる。

平均化された２つのデータ・セットが、正確には一致しない可能性がある。例えば、ＤＵＴ試験の１つのデータ・セットには、４０個の個別の状態遷移が含まれている一方で、もう１つのデータ・セットには、９０個の遷移が含まれていることがある。このような場合には、本発明の実施形態は、共通の又は同じ数の遷移を有する全ての試験を平均しても良いし、所望の結果を得るように平均化又は正規化することが可能である。この例では、工程１２２０は、２つの試験の間で４０個の共通の遷移を平均し、第２データ・セットの残りの５０個の遷移は平均しない。言い換えれば、図１１を参照して上述した平均化、正規化又はその他のパターン分析を実行するために、試験データのセットが正確に一致する必要はない。

次に、工程１２３０において、試験された最後のＤＵＴから生成されたデータのような瞬間的なデータが、正規化又は平均化されたデータと比較され、偏差データ・セットを生成するために比較結果が生成されても良い。この比較処理は、コンパレータによって実行されても良いが、これは、コントローラ２１０、３１０若しくは４１０の機能若しくは構成要素又はＦＰＧＡ５１４（図５）で定義されたコンパレータ機能であっても良い。この偏差データ・セットは、瞬間データが正規化データ又は平均データとどれだけ異なっているかを示す。平均からの偏差は、特定のＤＵＴ又はＤＵＴの種類（クラス）の性能が、平均的なＤＵＴを大きく下回るか又は大きく上回ることを示す重要な情報となる場合がある。ライブラリ内のデータ・セットには、ＤＵＴの種類を含むＤＵＴ識別情報が含まれていることを思い出してください。従って、本発明の実施形態は、１つ以上の偏差データ・セットを使用し、同等又は類似のデバイスと比較して、外れたもの（outlier）である可能性のある個別のＤＵＴ又はＤＵＴの種類（クラス）を特定できる。このような分析により、設計の弱点が明らかになる可能性がある。

工程１２３０の比較の後、工程１０４０において、比較データ又は偏差データを元のデータとともにデータ・ライブラリに、オプションで記憶しても良い。分析される全てのデータ・セットが比較データを含む必要はないため、工程１０４０はオプションである。つまり、比較データは、データ・ストレージ・ライブラリ内の少数のデータ・セットに対してのみ生成する可能性がある。

フロー１２００は、図１０を参照して説明したフロー１０００の最後に、又は、フロー１０００内で（同時に）自動的に実行することも可能である。例えば、上述したように生成される偏差データは、各状態における最終試験の最後に生成されて、工程１０２０内に含めるようにしても良い。その後、工程１０３０において、偏差データは、標準的な試験及び状態データと一緒に保存しても良い。統計的に有意な範囲を超えた偏差は、フラグを立てるか、あるいは試験結果などでユーザに示しても良い。

図１３は、時間の経過に伴うＤＵＴの性能を観察するためにデータ・セットがどのように使用されても良いかを示すフローチャートである。図１０のフローの工程１０６０又はどこか他の工程で記憶されるデータの一部は、形式、種類、製造業者、レーン数、提供されている場合には固有の識別子などのＤＵＴ識別データであることを思い出してください。フロー１３００では、ＤＵＴは、工程１３１０で試験される。その後、フロー１３００はライブラリを検査して、ＤＵＴが以前に試験されているかどうかを確認しても良い。例えば、ある１つのＤＵＴ又はＤＵＴの種類は、最初の試験データ・セットを生成するために、開発中に試験されることがある。その後、その同じＤＵＴ又は同じＤＵＴの種類をプロトタイプ段階で試験し、次いで、製品リリース段階で試験することがある。同じＤＵＴが、生産されてから数か月又は数年後に試験されることがある。これらの試験と試験結果の夫々を保存し、ライブラリ内のＤＵＴ又はＤＵＴの種類の以前の試験に関連付けて、試験結果のタイムラインを効果的に作成しても良い。工程１３２０では、試験結果を相互に比較して、ＤＵＴの性能が時間の経過とともに変化するかどうか（性能の低下が見られるなど）を判断できる。あるいは、数か月毎に２回又は３回の試験を行うと性能が低下し、その後数か月にわたって同じ又は同様のパフォーマンスが維持される場合もある。

以前に試験されたデバイスの全ての試験が、必ずしも以前の試験との比較を含む必要はないため、工程１３２０はオプションである。その代わりに、工程１３３０において、そのような比較を行わずに、新しい試験結果をライブラリに記憶しても良い。

図１４は、本発明の実施形態がどのように将来のデバイス性能の予測を生成し、それらの予測をＤＵＴ試験自体の一部として使用するかを示すフローチャートである。工程１４１０は、結果又はデバイス動作データをデータ・ライブラリに追加する。以前に試験されたＤＵＴを再度試験する工程１３１０（図１３）の当然の成り行きとして、一部の結果又は動作データが追加されても良い。つまり、そのような結果のデータには、以前に試験されたＤＵＴの失敗又は成功から収集されたデータが含まれていることがある。工程１４１０における結果データは、必ずしも以前の試験結果から得られる必要はなく、これに代えて又はこれに加えて、ライブラリに追加される他のデータであっても良い。この他のデータには、特定のデバイス又はデバイスの種類の寿命や故障のようなデバイスの動作に関する情報が含まれても良い。例えば、２４か月以上使用した後に、１０個のＤＵＴが故障したと仮定する。また、全てのＤＵＴの以前の試験結果がデータ・ライブラリに保存されていると仮定する。ライブラリに追加される結果データには、試験データを伴わずに、単にデバイスが故障したことが含まれる場合もあれば、故障の日付が含まれる場合もある。試験結果の分析により、ＤＵＴの内の７個は、電源から最も遠いレーン４が合格するのに比較して、電源に最も近いレーン１が一連の試験に合格するのに時間がかかることがわかったとする。そうすると、工程１４２０で生成できる１つの予測は、レーン４と比較してレーン１が試験に合格するのに長い時間がかかる類似のＤＵＴは、他のＤＵＴと比較して、次の２４ヶ月以内の故障発生率が高い可能性があるということである。次いで、工程１４３０において、この予測を試験手順自体に追加できる。

図１５は、工程１５１０において試験プログラムが試験の開始手順の一部として予測ライブラリをロードするときに、この仮説シナリオを継続している。このライブラリは、他のデータ分析から得られた予測に加えて、工程１４２０（図１４）で生成された予測も含むことができる。時間の経過とともに、この予測ライブラリは、多種多様な形式のデータからの予測を含むように成長する可能性がある。また、以前に試験されたＤＵＴ又はＤＵＴの種類の長期的な成功又は失敗を記述する結果データがライブラリに追加されるため、予測ライブラリは時間の経過とともにより正確になる。

フロー１０００（図１０）のようなＤＵＴ試験は、工程１５３０で開始され、試験が始まる。次に、ＤＵＴが試験されるときに、試験結果が予測ライブラリと比較される。現在試験されているＤＵＴも、レーン４に比べてレーン１に関してＤＵＴが試験に合格するまでに時間がかかったことを示しており、以前に保存された予測の１つと一致すると仮定する。次に、フロー１５００は、工程１５４０において、試験対象のＤＵＴが、早期に故障する可能性があるかもしれないという警告を生成できる。

他の実施形態では、工程１５３０におけるＤＵＴの試験中に予測ライブラリをリアルタイムで比較する必要はなく、代わりに、記憶されたデータ、即ち、前の試験セッションから記憶されたデータに対して実行できる。

デバイス開発の開発中又はプロトタイプ段階の間に、フロー１５００の工程を実行するは有益なことがある。そうすれば、潜在的な設計上の欠陥が、開発中に修正できる可能性がある。上述した例では、設計者は、おそらく、レーン１を電源から遠ざけると、レーン１～４が同様の試験データを生成するという試験結果が得られるとわかる。このように、予測試験は、効果的な設計ツールとなる可能性がある。

上述したように本発明の実施形態を使用することにより、設計者は、設計の失敗を示す可能性がある通常の遷移からの偏差を追跡できる。潜在的な設計変更は、以前のＤＵＴ試験でライブラリに既に保存されている性能データと照らし合わせて精査できる。本発明の実施形態を使用すると、デバイスの状態、必要な再トレーニングの回数又はＤＵＴが状態遷移を経験する際のＤＵＴに関する他の情報を示すことによって、障害の根本原因を特定するのに役立つ可能性がある。

本開示技術の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本開示技術の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本開示技術の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。

開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はこれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含んでいても良い。

コンピュータ記憶媒体とは、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は除外される。

通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含んでも良い。

実施例

以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。

実施例１は、試験装置であって、被試験デバイス（ＤＵＴ）に接続するように構成された少なくとも１つの試験インタフェースと、試験セッションの１つ以上の試験状態中に上記ＤＵＴを試験するためのマージン試験信号を生成するように構成された１つ以上のコントローラと、上記試験セッションの１つ以上の試験状態中の上記ＤＵＴの試験の結果を、上記試験セッション中に試験された上記ＤＵＴのＤＵＴ識別子とともに記憶するように構成されたデータ・リポジトリと、上記試験装置に対して影響を与えるよう（operatively）に結合され、試験されたＤＵＴが予測結果と一致したことを示す表示を表示するように構成されるユーザ・インタフェースとを具え、
上記１つ以上のコントローラは、ＤＵＴ試験のいずれかの結果が、以前のＤＵＴ試験の分析に基づく予測結果と一致するか否か判断するよう構成される。

実施例２は、実施例１による試験装置であって、上記データ・リポジトリが、ＤＵＴ識別子、ＤＵＴの分類（class）、１つ以上の試験状態の夫々に費やされた時間、１つ以上の試験状態夫々の合格する状態、又は、上記１つ以上の試験状態夫々の再トレーニングの回数を記憶するように構成される。

実施例３は、上記実施例のいずれかによる試験装置であって、上記データ・リポジトリが、１つ以上の試験状態のうちの１つにおける複数の試験の試験結果を示すアイ・ダイアグラムを記憶するように更に構成される。

実施例４は、上記実施例のいずれかによる試験装置であって、上記試験装置が、ＤＵＴ自体上の記憶装置から上記ＤＵＴ識別子を読み取るように構成されているか又は上記試験装置が上記ＤＵＴ識別子を生成するように構成されている。

実施例５は、上記実施例のいずれかによる試験装置であって、上記予測結果は、以前のＤＵＴ試験の分析及び１つ以上のＤＵＴの動作寿命についてのデータから生成される。

実施例６は、上記実施例のいずれかによる試験装置であって、上記データ・リポジトリが、通信ネットワークを介して上記ＤＵＴの試験の結果を受信する。

実施例７は、上記実施例のいずれかによる試験装置であって、上記試験セッションの上記１つ以上の試験状態が、１つ以上の電力状態、１つ以上の送信状態又は１つ以上のリンク状態を含む。

実施例８は、試験装置を動作させる方法であって、被試験デバイス（ＤＵＴ）への接続を確立する処理と、試験セッションの１つ以上の試験状態中に上記ＤＵＴをマージン試験するための試験信号を生成する処理と、上記試験セッションの上記１つ以上の試験状態中の上記ＤＵＴの試験の結果を、上記試験セッション中に試験された上記ＤＵＴのＤＵＴ識別子と共にライブラリに記憶する処理と、上記ＤＵＴ試験の結果のいずれかの結果が以前のＤＵＴ試験の分析に基づく予測結果と一致するかどうかを判断する処理と、上記ＤＵＴ試験のいずれかの結果が、上記予測結果と一致する場合に、上記試験装置のユーザに示す表示を生成する処理とを具える。

実施例９は、請求項８に記載の方法であって、上記ライブラリが、ＤＵＴ識別子、ＤＵＴの分類（class）、１つ以上の試験状態の夫々に費やされた時間、１つ以上の試験状態夫々の合格する状態、又は、上記１つ以上の試験状態夫々の再トレーニングの回数を記憶するように構成される。

実施例１０は、請求項８に記載の方法であって、上記ライブラリが、１つ以上の試験状態のうちの１つにおける複数の試験の試験結果を示すアイ・ダイアグラムを記憶するように更に構成される。

実施例１１は、上記方法例のいずれかの方法であって、ＤＵＴ自体上の記憶装置から上記ＤＵＴ識別子を読み取る処理又は上記ＤＵＴ識別子を生成する処理を更に具える。

実施例１２は、上記方法例のいずれかの方法であって、上記予測結果が、以前のＤＵＴ試験の分析及び１つ以上のＤＵＴの動作寿命についてのデータから生成される。

実施例１３は、上記方法例のいずれかの方法であって、上記ＤＵＴの試験の結果を保存する処理が、通信ネットワークを介して結果を送信する処理を含む。

実施例１４は、上記方法例のいずれかの方法であって、上記試験セッションの上記１つ以上の試験状態が、１つ以上の電力状態、１つ以上の送信状態又は１つ以上のリンク状態を含む。

実施例１５は、予測結果を生成し、使用する方法であって、１つ以上のＤＵＴに関する動作情報を表すデータを受信する処理と、過去のマージン試験中に生成された１つ以上のＤＵＴの試験結果の共通性を判定して、過去の試験結果を上記動作情報と照合する処理と、上記動作情報と一致する過去の試験結果のリストを作成する処理と、試験セッションの１つ以上の試験状態中に上記１つ以上のＤＵＴに関連するＤＵＴを試験して現在の試験結果を生成する処理と、上記現在の試験結果を上記過去の試験結果のリストに対して比較する処理と、現在の試験結果が過去の試験結果のリスト上の過去の試験結果のいずれかと一致する場合に表示を生成する処理とを具える。

実施例１６は、実施例１５の方法であって、上記過去の試験結果が、１つ以上のアイ・ダイアグラムを含む。

実施例１７は、実施例１５の方法であって、過去のマージン試験中に生成された１つ以上のＤＵＴの試験結果の共通性を判定して、過去の試験結果を上記動作情報と照合する処理が、上記１つ以上のＤＵＴの過去の試験結果の１セットを上記１つ以上のＤＵＴの過去の試験結果の別のセットと比較する処理を更に有する。

実施例１８は、実施例１５の方法であって、動作情報は、１つ以上のＤＵＴの寿命又は故障情報を含む。

実施例１９は、実施例１５の方法であって、以前のマージン試験中に生成された試験結果が、１つ以上の電力状態、１つ以上の送信状態又は１つ以上のリンク状態中に生成された結果を含む。

実施例２０は、実施例１５の方法であって、マージン試験装置の動作情報と一致する過去の試験結果のリストを記憶する処理を更に含む。

加えて、本願の説明は、特定の特徴に言及している。本明細書における開示には、これらの特定の特徴の全ての可能な組み合わせが含まれると理解すべきである。ある特定の特徴が特定の態様又は実施例に関連して開示される場合、その特徴は、可能である限り、他の態様及び実施例との関連においても利用できる。

また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。

説明の都合上、本発明の具体的な実施例を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本発明は、添付の請求項以外では、限定されるべきではない。

Claims (20)

1. 試験装置であって、
   被試験デバイス（ＤＵＴ）に接続するように構成された少なくとも１つの試験インタフェースと、
   試験セッションの１つ以上の試験状態中に上記ＤＵＴを試験するためのマージン試験信号を生成するように構成された１つ以上のコントローラと、
   上記試験セッションの上記１つ以上の試験状態中の上記ＤＵＴの試験の結果を、上記試験セッション中に試験された上記ＤＵＴのＤＵＴ識別子とともに記憶するように構成されたデータ・リポジトリと、
   上記試験装置に対して影響を与えるように結合され、試験された上記ＤＵＴが予測結果と一致したことを示す表示を表示するように構成されるユーザ・インタフェースと
   を具え、
   上記１つ以上のコントローラは、上記ＤＵＴの試験のいずれかの結果が、以前のＤＵＴの試験の分析に基づく予測結果と一致するか否か判断するよう構成される試験装置。
2. 上記データ・リポジトリが、ＤＵＴ識別子、ＤＵＴの分類、上記１つ以上の試験状態の夫々に費やされた時間、１つ以上の試験状態夫々の合格する状態、又は、上記１つ以上の試験状態夫々の再トレーニングの回数を記憶するように構成される請求項１の試験装置。
3. 上記データ・リポジトリが、１つ以上の試験状態のうちの１つにおける複数の試験の試験結果を示すアイ・ダイアグラムを記憶するように更に構成される。請求項２の試験装置。
4. 上記試験装置が、ＤＵＴ自体上の記憶装置から上記ＤＵＴ識別子を読み取るように構成されているか又は上記試験装置が上記ＤＵＴ識別子を生成するように構成されている請求項２の試験装置。
5. 上記予測結果は、以前のＤＵＴ試験の分析及び１つ以上のＤＵＴの動作寿命についてのデータから生成される請求項１の試験装置。
6. 上記データ・リポジトリが、通信ネットワークを介して上記ＤＵＴの試験の結果を受信する請求項１の試験装置。
7. 上記試験セッションの上記１つ以上の試験状態が、１つ以上の電力状態、１つ以上の送信状態又は１つ以上のリンク状態を含む請求項１の試験装置。
8. 試験装置を動作させる方法であって、
   被試験デバイス（ＤＵＴ）への接続を確立する処理と、
   試験セッションの１つ以上の試験状態中に上記ＤＵＴをマージン試験するための試験信号を生成する処理と、
   上記試験セッションの上記１つ以上の試験状態中の上記ＤＵＴの試験の結果を、上記試験セッション中に試験された上記ＤＵＴのＤＵＴ識別子と共にライブラリに記憶する処理と、
   上記ＤＵＴ試験の結果のいずれかの結果が以前のＤＵＴ試験の分析に基づく予測結果と一致するかどうかを判断する処理と、
   上記ＤＵＴ試験のいずれかの結果が、上記予測結果と一致する場合に、上記試験装置のユーザに示す表示を生成する処理と
   を具える試験装置を動作させる方法。
9. 上記ライブラリが、ＤＵＴ識別子、ＤＵＴの分類、１つ以上の試験状態の夫々に費やされた時間、１つ以上の試験状態夫々の合格する状態、又は、上記１つ以上の試験状態夫々の再トレーニングの回数を記憶するように構成される請求項８の方法。
10. 上記ライブラリが、１つ以上の試験状態のうちの１つにおける複数の試験の試験結果を示すアイ・ダイアグラムを記憶するように更に構成される請求項９の方法。
11. ＤＵＴ自体上の記憶装置から上記ＤＵＴ識別子を読み取る処理又は上記ＤＵＴ識別子を生成する処理を更に具える請求項９の方法。
12. 上記予測結果が、以前のＤＵＴ試験の分析及び１つ以上のＤＵＴの動作寿命についてのデータから生成される請求項８の方法。
13. 上記ＤＵＴの試験の結果を保存する処理が、通信ネットワークを介して結果を送信する処理を含む請求項８の方法。
14. 上記試験セッションの上記１つ以上の試験状態が、１つ以上の電力状態、１つ以上の送信状態又は１つ以上のリンク状態を含む請求項８の方法。
15. 予測結果を生成及び使用する方法であって、
    １つ以上のＤＵＴに関する動作情報を表すデータを受信する処理と、
    過去のマージン試験中に生成された１つ以上のＤＵＴの試験結果の共通性を判定して、過去の試験結果を上記動作情報と照合する処理と、
    上記動作情報と一致する過去の試験結果のリストを作成する処理と、
    試験セッションの１つ以上の試験状態中に上記１つ以上のＤＵＴに関連するＤＵＴを試験して現在の試験結果を生成する処理と、
    上記現在の試験結果を上記過去の試験結果のリストに対して比較する処理と、
    現在の試験結果が過去の試験結果のリスト上の過去の試験結果のいずれかと一致する場合に表示を生成する処理と
    を具える予測結果を生成及び使用する方法。
16. 上記過去の試験結果が、１つ以上のアイ・ダイアグラムを含む請求項１５の方法。
17. 過去のマージン試験中に生成された１つ以上のＤＵＴの試験結果の共通性を判定して、過去の試験結果を上記動作情報と照合する処理が、上記１つ以上のＤＵＴの過去の試験結果の１セットを上記１つ以上のＤＵＴの過去の試験結果の別のセットと比較する処理を更に有する請求項１５の方法。
18. 動作情報は、１つ以上のＤＵＴの寿命又は故障情報を含む請求項１５の方法。
19. 以前のマージン試験中に生成された試験結果が、１つ以上の電力状態、１つ以上の送信状態又は１つ以上のリンク状態中に生成された結果を含む請求項１５の方法。
20. マージン試験装置の動作情報と一致する過去の試験結果のリストを記憶する処理を更に含む請求項１５の方法。

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