JP2009508142A - 被試験デバイスを試験する試験装置及び方法、及びコンピュータプログラム - Google Patents

Abstract

【課題】複雑な試験を行うことに対してリソース効率の良い概念を生成すること。
【解決手段】被試験デバイスを試験する試験装置は、第１チャネルユニット及び第２チャネルユニットを含む。第１チャネルユニットは被試験デバイスからの信号に対する対応する第１ピン接続と、第１ピン接続から取得したデータを少なくとも部分的に処理するよう適応した対応する第１テストプロセッサと、第１テストプロセッサと連結すると共に、第１テストプロセッサの提供したデータを保存するよう適応した対応する第１メモリとを含む。第１チャネルユニットは、第１ピン接続から取得したデータの少なくとも一部を第２チャネルユニットへと転送データとして転送するよう適応している。第２チャネルユニットは、第１チャネルユニットからの転送データを少なくとも部分的に処理するよう適応した対応する第２テストプロセッサを含む。
【選択図】図１

Description

本発明は一般に、被試験デバイスを試験する試験装置、被試験デバイスを試験する方法、及びコンピュータプログラムに関する。詳細には、本発明はｎビット取り込み試験に対して局所的に、そして並列に処理を行うことを可能とする概念に関する。

試験の分野では（例えば、チップ、あるいは搭載した印刷基板を試験する際）、複数の個別のチャネルを用いて種々のテストピン（例えば、チップのピン若しくは試験ポイント、又は搭載した印刷基板のノード）から信号を取り込む。例えば、複数のテストピン（入力ピン、出力ピン、入力／出力ピン、試験ポイント、又は回路ノード）を備えた被試験デバイスを複数の試験チャネルに接続する。各試験チャネルが一つのテストピンの情報を受信する。さらに、典型的にはチャネル毎に取り込んだデータを処理する。

図１０を参照して従来の試験システムについて以下で説明する。この説明のため、試験システムの概略ブロック図を図１０に示す。図１０の試験システム全体は参照番号１０００で示す。試験システム１０００は被試験デバイス１０１０と、例えば１０２０_０から１０２０_ｎの（ｎ＋１）個のデジタルチャネルを含む。被試験デバイスは（ｎ＋１）個の端子又はテストピン１０３０_０から１０３０_０をさらに含む。試験チャネル１０２０_０から１０２０_ｎはそれぞれ、デジタルフロントエンド１０４０_０から１０４０_ｎと、テストプロセッサ１０４４_０から１０４４_ｎと、メモリ１０４８_０から１０４８_ｎを含む。ｂｉｔ_０に対するデジタルチャネル１０２０_０の構造を以下に示す。

デジタルフロントエンド１０４０_０の接続部は、ｂｉｔ_０に対する被試験デバイス１０１０のテストピン１０３０_０に連結する。さらに、デジタルフロントエンド１０４０_０はテストプロセッサ１０４４_０に連結する。例えばテストプロセッサ１０４４_０は、デジタルフロントエンド１０４０_０を介してテストピン１０３０_０に信号１０４６_０を出力できる。さらに、デジタルフロントエンド１０４０_０を介してテストピン１０３０_０から信号を受信するようテストプロセッサ１０４４_０を適応させることができる。従って、デジタルフロントエンド１０４０_０はテストプロセッサ１０４４_０と被試験デバイスのテストピン１０３０_０との間のインタフェースを構成する。さらに、テストプロセッサ１０４４_０は対応するメモリ１０４８_０に連結する。

従って、例えばデジタルチャネル１０２０_０については、ｂｉｔ_０に対するテストピン１０３０_０に存在するデジタル（又はアナログ）パターンを受信して、テストピン１０３０_０に存在するパターンをメモリ１０４８_０に保存するように適応させることができる。同様にｎ番目のデジタルチャネル１０２０_ｎについては、被試験デバイスのｎ番目のテストピン１０３０_に存在するアナログ又はデジタルパターンを受信して、それぞれのパターンをメモリ１０４８_ｎに保存するように適応させることができる。しかし、被試験デバイス１０１０から並列して出力されるＤＵＴデータは、ピン毎に取り込まれる。換言すれば、１０２０_０から１０２０_ｎの各デジタルチャネルは、シングルビットのデータからなる（又はシングルビットのデータを含む）。換言すれば、デジタルチャネル１０２０_０から１０２０_ｎのそれぞれがアクセスできるのは、被試験デバイス１０１０のテストピン１０３０_０から１０３０_ｎのうちの一つに対してのみである。従って、被試験デバイス１０１０の出力データは並列に取り込まれるが、デジタルチャネル１０２０_０から１０２０_ｎのメモリ１０４８_０から１０４８_ｎにはデータが分散された形になる。

概して、被試験デバイスからの出力データは並列に取り込まれるものの、自動試験装置（ＡＴＥ）システムにおいてデータが分散されると言える。

さらに、多くの試験（例えばアナログ−デジタル変換器の試験、並列プロトコル試験等）では、試験結果を算出するために完全なデータが必要である。しかし従来の試験システムでは、データはチャネル間で分散した形となり、各チャネルのテストプロセッサは別のチャネルのメモリにアクセスすることができない。従って、単一のテストプロセッサで結果を算出することができない。

最良な費用効果の試験を行うには、自動試験装置（ＡＴＥ）システムが可能な限り高速に被試験デバイスを試験しなければならない。従来の概念を使用すれば、データが分散することとなり試験時間が増大する。分散したデータは従来的に、試験システムからワークステーションへアップロードされ、ワークステーションで組み合わせられて処理される。なお、アップロードの開始には待ち時間が伴うことが典型的であり、この待ち時間はチャネル毎に発生するのが一般的である。マルチサイトの試験を行う場合（例えば、いくつかの被試験デバイスを同時に試験する場合）、取り込んだデータからの結果の算出は、ワークステーションが並列に処理することができないため、一般的にはサイト毎に順次処理される（少なくとも効率的な方法ではない）。

さらに、取り込んだデータにいくつかのアルゴリズムを適用しなければならない場合、ワークステーションは典型的に並列処理を行うことができないため、ワークステーションでの算出は逐次行われるのが典型的である。さらに、種々の試験に対する刺激として取り込みデータを適用しなければならない場合、組み合わせたデータを再度試験システムにダウンロードしなければならない。

従来の試験に関する上記不利点を鑑み、本発明の目的は、複雑な試験を行うことに対してリソース効率の良い概念を生成することである。

この目的は請求項１に記載する試験装置と、請求項２３に記載する被試験デバイスの試験方法と、請求項２４に記載するコンピュータプログラムとによって達成される。

本発明は、被試験デバイスを試験する試験装置を提供する。試験装置は第１チャネルユニットと第２チャネルユニットを含む。第１チャネルユニットは被試験デバイスからの信号に対する対応する第１ピン接続と、第１ピン接続から取得したデータを少なくとも部分的に処理するよう適応した対応する第１テストプロセッサと、第１テストプロセッサと連結すると共に、第１テストプロセッサの提供するデータを保存するよう適応した対応する第１メモリとを含む。第１ピン接続から取得した（又は取り込んだ）データの少なくとも一部を第２チャネルユニットへと転送するよう第１チャネルユニットを適応させる。第２チャネルユニットは、第１チャネルユニットからの転送データを少なくとも部分的に処理するよう適応した対応する第２テストプロセッサを含む。

本発明の主旨は、第１チャネルユニットの取り込んだデータを第２チャネルユニットに分散して、第１チャネルユニットの取り込んだデータに第２チャネルユニットのテストプロセッサがアクセスできるようにすることによって、被試験デバイスを効率的に試験できるようにすることである。このように本発明の概念によれば、第１取り込みユニットが取り込んだデータを他のチャネルユニット（例えば第２チャネルユニットや、その他の更なるチャネルユニット）が利用できるようになる。従って、特定のテストピンへ直接アクセスできないチャネルユニットが、別のテストピンを介して前記特定のテストピンに存在するデータへのアクセスができるようになる。

このように、特定のチャネルユニットのテストプロセッサ（例えば、第２チャネルユニットのテストプロセッサ）が、被試験デバイスの複数のテストピンに存在するデータ信号にアクセスできるようになる。従って、テストアルゴリズムが複数のテストピンに存在するデータに関する情報を必要とする場合でも、特定のチャネルユニットのテストプロセッサが複雑なテストアルゴリズムを実行することができる。従って、或るチャネルユニットが直接アクセスできるテストピンが１本のみである場合や、直接アクセスできるテストピンが全くない場合でも、そのチャネルユニットにおいて複雑なテストアルゴリズムを実行することができる。

従って、本発明の概念によれば、単一チャネルのチャネルユニットのテストプロセッサにおいて複雑なテストアルゴリズム（例えば、複数のテストピンに存在するデータを入力データとして必要とするアルゴリズム）の評価を並列に行うことができる。このようにして、チャネルユニットのテストプロセッサの算出力を最適に利用することができる。専用のワークステーションにおいて複雑な算出を実行するために、取り込んだデータの全てをワークステーションにダウンロードする必要がなくなる。従って、複雑な算出を実行する前にワークステーションに取り込みデータをダウンロードするという試験の概念に比べて、本発明の概念により試験速度を大幅に増大させることができる。そのため、本発明の概念を適用することによって試験時間と試験費用を大幅に減少することができる。

本発明の好適な実施形態を従属請求項により定義する。さらに、本発明は請求項２３に記載する被試験デバイスの試験方法と、請求項２４に記載するコンピュータプログラムを提供する。

以下、本発明の好適な実施形態について添付の図面を参照して説明する。

図１は、被試験デバイスを試験する本発明の試験装置の概略ブロック図を示す。図１の試験装置全体を参照番号１００で示す。試験装置１００は第１チャネルユニット１１０を含む。第１チャネルユニット１１０は、対応する第１テストプロセッサ１１２と対応する第１メモリ１１４を含む。第１メモリ１１４は第１テストプロセッサ１１２に連結し、第１テストプロセッサ１１２の提供するデータを保存するよう適応している。

試験装置１００は第２チャネルユニット１２０をさらに含む。第２チャネルユニット１２０は、対応する第２テストプロセッサ１２２と対応する第２メモリ１２４を含む。第２メモリ１２４は第２テストプロセッサ１２２に連結し、第２テストプロセッサ１２２の提供するデータを保存するよう適応している。

さらに、第１チャネルユニット１００はピン接続１３２を含む。このピン接続１３２は、図１には図示しない被試験デバイスからの信号を受信するよう適応している。

なお、第１チャネルユニット１１０はリンク１４０を介して第２チャネルユニット１２０に連結する。リンク１４０は第１チャネルユニット１１０を第２チャネルユニット１２０と接続する直接リンクとするのが好ましい。ただし、他のタイプのリンクを使用してもよい。

上記構造に関する説明に基づいて、試験装置１００の機能について以下に記載する。なお、第１チャネルユニット１１０は第１ピン接続１３２からデータを取得若しくは取り込むよう適応していることが好ましい。よって第１チャネルユニット１１０は、例えば第１接続ピン１３２に存在するＤＵＴ信号をサンプリングするよう適応させることができる。例えば、第１チャネルユニット１１０の構造によって、サンプル（一般的には第１接続ピン１３２に存在する信号に関する情報）をテストプロセッサ１１２又はメモリ１１４に供給することができる。このため、例えばチャネルユニット１１０はアナログフロントエンド又はデジタルフロントエンドを含み、このアナログ又はデジタルフロントエンドは一方で第１接続ピン１３２に連結し、他方でテストプロセッサ１１２又はメモリ１１４に連結する。

しかし、テストプロセッサ１１２は第１接続ピン１３２から取得したデータを少なくとも部分的に処理するよう適応していることが好ましい。従って、例えばテストプロセッサ１１２は、被試験デバイスが適切に動作するかどうかに関する情報を提供するために、第１接続ピン１３２から取り込んだデータを利用してテストアルゴリズムを実行し得る。換言すれば、第１テストプロセッサ１１２は第１接続ピン１３２から取得したデータを処理して、被試験デバイスの合否結果を算出できる中間的な結果を取得するよう、又は合否結果そのものを得るよう適応していることが好ましい。

さらに、第１チャネルユニット１１０は、第１ピン接続１３２から取得した又は取り込んだデータの少なくとも一部を第２チャネルユニット１２０へと転送データとして転送するよう適応している。このために、第１チャネルユニット１１０と第２チャネルユニット１２０との間のリンク１４０を使用することが好ましい。

さらに、第１チャネルユニット１１０から第２チャネルユニット１２０に転送された転送データを少なくとも部分的に処理するよう、テストプロセッサ１２２を適応させる又は構成することが好ましい。

従って、第２チャネルユニット１２０が直接には利用できないデータを第２チャネルユニット１２０において処理できることとなり、それによって例えば中間的な結果を取得して、この中間的な結果から被試験デバイスの合否結果を算出できる。

なおチャネルユニット１２０は、任意の対応する接続ピンからデータを取得又は取り込むよう適応することが可能である。チャネルユニット１２０が対応する接続ピンを含む場合、第２チャネルユニット１２０の接続ピンは、第１チャネルユニット１１０の第１接続ピン１３２に存在する信号とは異なる信号に接続するのが好ましい。よって上記の場合、テストプロセッサ１２２は第１チャネルユニット１１０の第１接続ピン１３２に存在するデータと、第２チャネルユニットの接続ピンに存在するデータの両方にアクセスすることができる。このようにテストプロセッサ１２２は、第１チャネルユニット１１０から転送されたデータを、第２チャネルユニット１２０の取得した又は取り込んだデータと組み合わせることが可能である。このことにより、第２チャネルユニット１２０の第２テストプロセッサ１２２は、被試験デバイスの２つ以上の信号によって並列して提供されるデータに作用する複雑なテストアルゴリズムを実行できることになり、従来の試験装置より試験性能が向上する。

さらに、第２チャネルユニット１２０の接続ピンが動作しないという代替実施形態においても、第２チャネルユニット１２０のテストプロセッサ１２２は第１チャネルユニット１１０から転送されたデータを利用してテストプログラムを実行することが可能である。従って、チャネルユニット１２０が第２チャネルユニット１２０の接続ピンからデータを取り込まない場合でも、第２チャネルユニット１２０が、一つ以上の他のチャネルユニット（例えば、第１チャネルユニット１１０）が取り込んだ信号を利用してテストプログラムを実行することにより、試験の推進に関与することができる。

上記の記載から、単一チャネルのチャネルユニット１１０、１２０の各々が個々のテストプロセッサ１１２、１２２を含み、被試験デバイスの単一信号のみと連結するよう適応している場合に、単一チャネルのチャネルユニットを使用する際にも、本発明の概念によればハイレベルの並列処理を行うことが可能となる。

本発明の試験システム又は試験装置の一例の構造を以下に記載する。このため、本発明の実施形態による本発明の試験装置の概略ブロック図を図２に示す。図２の試験装置全体を参照番号２００で示す。

試験装置２００は第１チャネルユニット２１０を含み、第１チャネルユニット２１０は対応する第１テストプロセッサ２１２と、対応する第１メモリ２１４と、対応する第１ピン接続２１６を含む。試験装置２００は第２チャネルユニット２２０をさらに含む。第２チャネルユニット２２０は対応する第２テストプロセッサ２２２と、対応する第２メモリ２２４と、対応する第２ピン接続２２６を含む。

試験装置２００はまた、第３チャネルユニット２３０を含む。第３チャネルユニット２３０は対応する第３テストプロセッサ２３２と、対応する第３メモリ２３４と、対応する第３ピン接続２３６を含む。

なお、チャネルユニット２１０、２２０、２３０は、例えば試験装置１００のチャネルユニット１１０、１２０と同じであってよい。さらに、第１チャネルユニット２１０は第１同期信号２４２に対する入力を含む。第２チャネルユニット２２０は第２同期信号２４４に対する入力を含み、第３チャネルユニット２３０は第３同期信号２４６に対する入力を含む。なお、第１同期信号２４２、第２同期信号２４４、及び第３同期信号２４６は同一のものであっても、あるいは共通の同期源又はクロック源から得られるものであってもよい。またチャネルユニット２１０、２２０、２３０は対応する同期信号２４２、２４４、２４６を適用して、それぞれのテストプロセッサ２１２、２２２、２３２のタイミングを同期させるよう適応していることが好ましい。従って、テストプロセッサ２１２、２２２、２３２は時間的に同期して動作するものと想定する。

さらに、試験装置２００はマッチライン２５０を含み、このマッチライン２５０は例えば、第１チャネルユニット２１０、第２チャネルユニット２２０、及び第３チャネルユニット２３０を接続する導電線であり得る。例えばマッチラインを母線とし、この母線に３つのチャネルユニット２１０、２２０、２３０が連結していると考えることができる。なお、マッチライン２５０は第１チャネルユニット２１０の取り込んだデータを他のチャネルユニット２２０、２３０のいずれにも転送できることが好ましい。さらに、マッチライン２５０は第２チャネルユニット２２０が第２ピン接続２２６から取り込んだデータを他のチャネルユニット２１０、２３０のいずれにも転送できることが好ましい。マッチライン２５０はさらに又は代替的に、第３チャネルユニット２３０が第３ピン接続２３６から取り込んだデータを他のチャネルユニット２１０、２２０に転送できることが好ましい。チャネルユニット２１０、２２０、２３０の間のデータの転送について、以下に詳述する。

だたし、チャネルユニット２１０、２２０、２３０の全てが対応するピン接続２１６、２２６、２３６を必ずしも含む必要はない。好適な一実施形態では、チャネルユニットのうちの一つのみ、例えば第１チャネルユニット２１０のみがピン接続２１６を含み得る。例えば他のチャネルユニット２２０、２３０のピン接続２２６、２３６は省略してもよく、あるいはチャネルユニット２２０、２３０を適切に構成することによりピン接続２２６、２３６を無効力化することもできる。

代替的な実施形態では、チャネルユニット２１０、２２０、２３０の全てがピン接続２１６、２２６、２３６を含み、ピン接続２１６、２２６、２３６の全てが動作するようにすることができる。

さらに、好適な実施形態ではチャネルユニット２１０、２２０、２３０が同一のハードウェアを含み、チャネルユニットに適切な構成データを提供することにより、チャネルユニット２１０、２２０、２３０の動作に関する詳細を構成するようにしてもよい。例えば構成データにより、ピン接続２１６、２２６、２３６に存在する信号をサンプリングするかどうかを決めることができる。このように同一のハードウェアを用いても、個別のチャネルユニット２１０、２２０、２３０はそれらの構成によって異なる機能を提供し得る。例えば、第１チャネルユニット２１０についてはピン接続２１６に存在する信号をサンプリングするよう適応させ、一方第２チャネルユニット２２０についてはそのピン接続２２６に存在する信号をサンプリングしないよう適応させる。

本発明の試験装置の動作に関する更なる詳細について、図３を参照して説明する。図３は、本発明の一実施形態による試験装置の概略ブロック図を示す。図３の試験装置全体を参照番号３００で示す。試験装置３００は第１チャネルユニット３１０と、第２チャネルユニット３２０と、第３チャネルユニット３３０を含む。チャネルユニット３１０、３２０、３３０は、図２を参照して説明したチャネルユニット２１０、２２０、２３０と同じであってよい。第１チャネルユニット３１０の接続ピン３１６は、被試験デバイスの第１信号３４６に接続する。例えば、第１信号３４６は論理値列“１１１”を示す。さらに、第２チャネルユニット３２０の第２接続ピン３２６は、被試験デバイスの第２信号３４８に接続する。例えば、第２信号３４８は論理値列“１００”を示す。第３チャネルユニット３３０の第３接続ピン３３６は、被試験デバイスの第３信号３５０に接続し、被試験デバイスの第３信号３５０は、例えば論理値列“１１０”を示す。なお第１信号３４６は例えば、並列して出力されるＤＵＴデータの最下位ビット“ｂｉｔ_０”を示す。第２信号３４８は例えば、並列して出力されるＤＵＴデータの第１ビット“ｂｉｔ_１”を示し、第３信号３５０は例えば、並列して出力されるＤＵＴデータの第２ビット“ｂｉｔ_２”を示す。以下において並列ビット列を示す場合には、最下位ビットは最も右のビットで示す。さらに、時系列のビットで表す場合には、第１ビットが最も左のビットであり、最終ビットが最も右のビットである。なお、３つの信号３４６、３４８、３５０は、ビットの並列ワードを示す。第１時間インスタンスでは、信号３４６、３４８、３５０はワード“１１１”を示し、第２時間インスタンスでは、これら３つの信号は並列ワード“１０１”を示し、第３時間インスタンスでは、３つの信号３４６、３４８、３５０は並列ワード“００１”を示す。なお、第１チャネルユニット３１０は単一チャネルユニットであることが好ましい。従って、第１チャネルユニット３１０は単一のＤＵＴ端子、すなわち接続ピン３１６のみを含む。接続ピン３１６は第１信号３４６に連結する。従って、第１チャネルユニット３１０は、ＤＵＴから一つのＤＵＴピンの信号、すなわち信号３４６を受信する。同様に、第２チャネルユニット３２０は単一のＤＵＴ端子、すなわち第２接続ピン３２６のみを含む。従って、第２チャネルユニット３２０はＤＵＴから単一の信号、すなわち信号３４８のみを受信する。同様に、第３チャネルユニット３３０は単一チャネルのチャネルユニットであり、単一のＤＵＴ端子、即ち第３ピン接続３３６のみを含む。第３接続ピン３３６において、第３チャネルユニット３３０はＤＵＴから信号３５０を受信する。ただし、３つのチャネルユニット３１０、３２０、３３０の間に連結手段又はインタフェースが存在することにより、取り込んだデータをチャネルユニット同士でやり取りすることができる。従って、取り込んだアナログ又はデジタルデータ（例えば取り込んだビット）をチャネルユニット３１０、３２０、３３０の間で分配することができ、これによりチャネルユニット３１０、３２０、３３０の各々は、３つのＤＵＴ信号３４６、３４８、３５０を介して伝送されるデータワード全てを各々のメモリに保持することとなる。図３からわかるように、取り込んだデータをやり取りした後、すべてのチャネルユニットは３つのデータワード“１１１”、“１０１”、及び“００１”をそれらそれぞれのメモリに保存している。

よって図３から、並列ＤＵＴ出力データは全ての接続ピン又は単一ピンチャネルユニットにおいて組み合わせられることがわかる。換言すれば、マッチメカニズムを用いることによって並列取り込み試験を行うことでデータが組み合わせられ、図３ではｎ＝３個のチャネル又はチャネルユニットと共にその一例が示されている。

しかし、代替の実施形態では単一のＤＵＴテストピンのみから信号を取り込むだけでよい。例えば、第１チャネルユニット３１０を利用して信号３４６を取り込むだけでよい。この場合、第２チャネルユニット３２０の接続ピン３２６と第３チャネルユニット３３０の接続ピン３３６は動作しない。よって単一の論理値列、即ち第１信号３４６の論理値列“１１１”を取り込んで、チャネルユニット同士の間で分配する。このように、第１チャネルユニット３１０の取り込んだ論理値列“１１１”を、第２ユニット３２０と第３チャネルユニット３３０にも利用することができる。従って、第１チャネルユニット３１０を介して取り込まれたデータを基に、３つのチャネルユニット３１０、３２０、３３０の全て（例えばそれらのテストプロセッサ）がテストアルゴリズムを実行することができる。

さらに、代替の実施形態では、例えば被試験デバイスから取り込んだ特定のデータワードが単なるフレームワード又は同期ワードであって、所望の情報を有しているものではないという理由から、その特定のデータワードが関連性のないものであると認定される場合もある。この場合には、不要なＤＵＴデータワードの情報（例えばビット）をチャネルユニット３１０、３２０、３３０の間で分配する必要がない。ここでは、例えばＤＵＴデータワードの時間的位置によって、又はより進化したデータストリーム分析アルゴリズムを利用することによって、チャネルユニット３１０、３２０、３３０がＤＵＴデータワードを同期ワードであると認識できたと仮定すると、チャネルユニット３１０、３２０、３３０の間でそれぞれのデータワード若しくはビット“１１１”を分配することを省略することができる。分配の省略は、例えば無用データ検出アルゴリズム（例えば同期ワード検出アルゴリズム、又は同期ビット検出アルゴリズム）によって制御される。ただし代替的に、テストプログラム内の所定の時間的位置において無用データワード（又は無用データビット）が発生した場合に、チャネルユニット３１０、３２０、３３０の間でのそれぞれのビットの分配を行うことに対する命令を省略するようにしてもよいこと分かる。省略は送信側または受信側のいずれかで行うことができる。送信側で省略をトリガ又は開始した場合には、無用データワード又は無用データビットの伝送を省略できる。省略が受信側で生じた場合には、無用データビット若しくは無用データワードを送信チャネルユニットが送信しても、それらを放置するよう受信側のチャネルユニットを適応させることができる。

さらに、代替の実施形態では、利用可能なチャネルユニットすべての間で、取り込んだＤＵＴ出力データをやり取りする必要がない。例えば第３チャネルユニット３３０について、チャネルユニット３３０はそれ自身が取り込んだデータを第１チャネルユニット３１０と第２チャネルユニット３２０に伝送するものの、第１チャネルユニット２１０と第２チャネルユニット３２０の取り込んだデータについては受信しないということが、決定されている場合がある。この場合には、データをやり取りした後、第１チャネルユニット３１０と第２チャネルユニット３２０は３つ全てのチャネルユニット３１０、３２０、３３０の取り込んだ利用可能なデータを有するが、第３チャネルユニット３３０はそれ自身の取り込んだ利用可能なデータのみを有することとなる。

代替の実施形態では、どの取り込みデータをどのチャネルユニットに分配するかを個別に選択することができる。例えば、所定のチャネルユニットの取り込んだ第１セットのデータビットを第１受信チャネルユニットに送り、後続の又は時間的にシフトした第２セットのデータビットについては、所定のチャネルユニットから別の受信チャネルユニットに送る。換言すれば、取り込みデータビットのうちのどれをどのチャネルユニットに分配するかについて、ビット毎に柔軟に決定することができる。

取り込みビットの分配に関する更なる詳細を以下に記載する。このため、本発明の実施形態による本発明の試験装置の概略ブロック図を図４に示す。図４の試験装置全体を参照番号４００で示す。試験装置４００は、例えば（ｎ×ｉ）個の複数のチャネルユニットを含む。好ましくは、チャネルユニットは単一チャネルのチャネルユニットであり、ＤＵＴ信号への接続を確立する単一の接続ピンを有する。

チャネルユニットをハードウェアサイトにグループ化することに留意されたい。ここで、例えば各ハードウェアサイトは単一の被試験デバイスを試験する、又は被試験デバイスの個別に試験可能な構成要素を試験するものである。図４の例では、ｎ個の同等のデバイス４１０_１から４１０_ｎを同時に試験することとする。第１ハードウェアサイトはｉ個のチャネルユニット４２０_１_１から４２０_１_ｉを含み、第ｎ試験サイトはｉ個のチャネルユニット４２０_ｎ_１から４２０_ｎ_ｉを含む。なお、ここで考慮するチャネルユニットの全て（すなわち少なくとも２つのハードウェアサイトのチャネルユニット）は、単一の同期源から得られる同期信号４４０を受信する。好適な実施形態では、すべてのチャネルユニット４２０（あるいは少なくとも２つのハードウェアサイトのチャネルユニット）が同じ同期信号４４０を受信する。なお、すべてのチャネルユニット４２０（少なくとも２つのハードウェアサイトのチャネルユニット）は共通のマッチライン４５０に連結している。好適には、３ステートドライバ、オープンソースドライバ、又はオープンドレインドライバを介してチャネルユニットをマッチライン２５０に連結することで、チャネルユニットがマッチラインの信号レベル（中立状態）に有意の影響を及ぼさない状態にすることができる。

チャネルユニット同士の間での取り込みデータのやり取りについて、以下に詳細に記載する。このために、同期信号“Sync”と同期間隔のグラフ表示を図５に示す。図５のグラフ表示全体を参照番号５００で示す。第１グラフ表示５１０は、例えば同期信号４４０の時間的進化を示す。なお、同期信号４４０は理想的に方形波信号として示している。同期信号４４０の各エッジをハードウェアサイト、すなわちチャネルユニットグループに関連づける。また、同期信号４４０の各期間をハードウェアサイトに関連づけるが、これについては２番目のグラフ表示５３０に示す。換言すれば、同期信号４４０の第１期間５３２を、第１ハードウェアサイトに属するチャネルユニットに関連づける。同期信号４４０の後続の第２期間を、第２ハードウェアサイトに属するチャネルユニットに関連づける。同期信号４４０の第ｎ期間５３６については、第ｎハードウェアサイトに関連づける。さらに、好ましくは同期信号期間とハードウェアサイトとの関連づけを反復して行うことで、同期信号４４０の第（ｎ＋１）期間５３８については、第１ハードウェアサイトに属するチャネルユニットに再度関連づけることになる。このように、同期信号４４０には一連の期間が存在し、この同期信号４４０の期間とハードウェアサイトは関連を有することとなる。同期信号の期間とハードウェアサイトとを関連させることは、そのハードウェアサイトのチャネルモジュールがマッチライン４５０を使用できる間は、他のハードウェアのチャネルユニットはマッチライン４５０に関して中立に動作する必要があることを意味している。

一例として、チャネルユニット４２０_１_１から４２０_１_ｉは第１同期間隔５３２、第（ｎ＋１）同期間隔５３８、第（２ｎ＋１）同期間隔、…（概して、第（ｋｎ＋１）同期間隔、ここでｋ=１、２、３…）の間は、マッチライン４５０を使用することができる（即ち、マッチライン４５０に信号を付与することができる）。他の同期間隔の間（例えば、第２、第３、…、第ｎ同期間隔の間）は、第１ハードウェアサイトのチャネルユニットはマッチライン４５０に関して中立に動作する必要がある。

さらに、第２ハードウェアサイト（例えば対応するチャネルユニット４２０_２_１から４２０_２_ｉ）は第２同期間隔５３４、第（ｎ＋２）同期間隔５４０…といった同期間隔の間にマッチラインにアクセスできる。他の同期間隔の間は、第２ハードウェアサイトのチャネルユニットはマッチライン４５０に関して中立に動作しなければならない。このように時間別メカニズムを実行するが、それぞれの同期間隔（又は同期期間）の間にマッチライン４５０にアクセスできるのはただ一つのハードウェアサイトのみで、他のハードウェアサイトはマッチライン４５０に関して中立に動作することになる。さらに、好適な実施形態では、一つの同期間隔あるいは同期期間に一つの信号のデータシンボルのみを一つのハードウェアサイトのチャネルユニット同士の間でやり取りすることができる。なお、これは一つの同期間隔の間に単一のチャネルユニットのみにアクセスを付与することによって実行することができる。代替的に、一つの同期間隔の間にハードウェアサイトのすべてのチャネルユニットがマッチライン４５０にアクセスできるようにし、マッチライン４５０がワイヤードＡＮＤ演算又はワイヤードＯＲ演算を実行するようにすることもできる。従って、ハードウェアサイトの複数のチャネルユニットが一つの同期間隔の間にマッチライン４５０にアクセスすると、チャネルユニットがマッチライン４５０に提供した値をＡＮＤ演算又はＯＲ演算することによりマッチラインの値が決定する。ただし、そのマッチラインの出力を高インピーダンス状態に置くことによって、マッチライン４５０に対して一つのチャネルユニットを中立に動作させるようにすることもできる。マッチライン４５０がワイヤードＡＮＤ演算を実行する場合には、マッチラインの出力を“１”という論理値に設定すると、そのマッチラインに関してチャネルユニットを中立に動作させるようにすることもできる。これに対して、マッチライン４５０がワイヤードＯＲ演算を行う場合には、マッチラインの出力を論理“０”の状態にすると、チャネルユニットはマッチラインに関して中立に動作する。

マッチライン４５０を介してチャネルユニット同士の間で取り込みデータをやり取りするアルゴリズムについて以下に記載する。ここで、マッチライン４５０がワイヤードＡＮＤ演算を行うと仮定する。さらに、関係するチャネルユニットが、それらに関連する時間間隔でマッチライン４５０にアクセスすれば、衝突が起こらないと仮定する。

図６は、複数のチャネルユニットのテストプロセッサで実行され得るコンピュータプログラムのプログラムリストを示す。図６のコンピュータプログラム全体を参照番号６００で示す。さらに、本発明のコンピュータプログラムのフローチャートを示す図８ａも同様に参照する。

図４を参照して述べたように、コンピュータプログラム６００はマッチラインを介して連結する１セット（ｎ＋１）個のチャネルユニットにおける並列処理を示す。コンピュータプログラム６００の第１列はメモリアドレスのラベルを示している。第１列を参照番号６１０で示す。第２列６１２は、第ｎチャネルユニットで行われる演算を示す。第３列６１４は、第１チャネルユニットで実行される演算を示し、第５列６１６は第０チャネルユニットで実行される演算を示す。なお、通常第ｎチャネルモジュールが取り込みデータの値“bit_n”をそのメモリに保存すると想定する。第１チャネルユニットは取り込んだ情報“bit₁”をそのメモリに保存し、第０チャネルユニットは別個の情報“bit₀”をそのメモリに保存する。

取り込んだ情報をメモリに保存するとすぐに、サブルーチンが呼び出される。するとメモリアドレス“check_bit_n”に到達する。この時点で、チャネルユニットはそれぞれの値をマッチラインに置くことによって、マッチライン４５０にアクセスする。例えば、第ｎチャネルユニットが情報“bit_n”をマッチライン４５０におくと、これが文“jbit_n=statebit_n”で示される。他のチャネルユニットがマッチライン４５０に中立状態、例えば論理“１”をおくと、それは文“jbit₁=1”及び“jbit₀=1”で示される。このように、第ｎチャネルユニットだけがそのメモリに保存したデータをマッチライン４５０に置き、一方他のチャネルユニットはマッチライン４５０に中立のデータを置くか、あるいは他のチャネルユニットはマッチラインへの出力を行わない。

その後ワイヤードＡＮＤ演算がマッチライン４５０で行われると、第ｎチャネルユニットがマッチライン４５０に置いた情報により、マッチラインの状態が効率的に決まる。その後の命令で、すべてのチャネルユニットはマッチライン４５０の状態を読み込む。マッチライン４５０の状態によって、チャネルユニットは論理値“０”及び／又は“１”をそれぞれのメモリに保存する。この演算は“if ... then ... else ...”という文で示されるが、このif文の条件がマッチライン４５０の状態である。このように、コンピュータプログラム６００の第１部分６３０により、第ｎチャネルユニットから他のチャネルユニットへの取り込みビットの転送が可能となる。

その後、コンピュータプログラム６００の第２部分６３２において、第１チャネルユニットの取得した情報が他のチャネルユニットに転送される。さらに、コンピュータプログラム６００の第３部分６３４では第０チャネルユニットの取得した情報が他のチャネルユニットに転送される。コンピュータプログラム６００の第１部分６３０に比較すると、同様の文が使用されている。ただし、命令“jbit₁=state_bit₁”は第１チャネルユニットがマッチラインに取得情報を出力することを示す。さらに、命令“jbit₀=state_bit₀”は第０チャネルユニットが（接続ピンから取得した）取得情報をマッチラインに適用することを示している。

また、命令“jbit_n=1”は第ｎチャネルユニットが中立情報をマッチラインに適用すること、又はマッチラインに対して中立に動作することを示している。

図８ａにプログラムのアルゴリズムを簡素なテキストフォームで示す。図８ａのアルゴリズム全体を参照番号８００で示す。なお、第１列８１０に示す命令は第１チャネルユニットで実行され得るものであり、第２列８１２に示す命令は第２チャネルユニットで実行され、第３列８１４に示す命令は第３チャネルユニットで実行される。第１列８１０、第２列８１２、及び第３列８１４の命令は、異なるチャネルユニットにおいて時間的に同期して実行され得ることに留意された。さらに第１ブロック８２０の命令は、関係するチャネルユニットの属する各ハードウェアサイトに関連する第１同期間隔で実行されるのが好ましく、第２ブロック８２２の命令は、各ハードウェアサイトに関連する第２同期間隔の間に実行されるのが好ましい。第３ブロック８２４の命令は、ハードウェアサイトに関連する後続の第３同期間隔の間に実行されるのが好ましい。

図３を参照すると、第１ブロック８２０の命令は、例えば同期間隔５３２の間に実行され、第２ブロック８２２の命令は、例えば同期間隔５３８の間に実行される。

なお第１命令ブロック８２０の間に、第１チャネルユニットはステップ８３０において被試験デバイスから第１チャネルユニットが取得したビットをマッチラインに置く。同じ同期間隔の間に、第２チャネルユニットと第３チャネルユニットはステップ８３１とステップ８３２においてマッチラインに中立状態を置く。さらに、第２チャネルユニットはステップ８３３でマッチラインの状態を読み取り、ステップ８３４でマッチラインの状態によってそのメモリにビットを書き込む。並列して、第３チャネルユニットはステップ８３５でマッチラインの状態を読み取り、ステップ８３６ではマッチラインの状態によってそのメモリにビットを書き込む。

任意に、ステップ８３７において第１チャネルユニットはマッチラインの状態を読み取り、ステップ８３８においてマッチラインの状態によってそのメモリにビットを書き込む。第２命令ブロック８２２の間、ステップ８４０において第２チャネルユニットは取得したビットをマッチラインに置き、第１チャネルユニットと第３チャネルユニットはステップ８４１、８４２、８４３、８４４、８４５、８４６において、マッチラインに中立状態を置き、マッチラインの状態を読み取り、マッチラインの状態によってそれらのメモリにビットを書き込むことによって、リスナーとして動作する。また、ステップ８４７、８４８では任意に第２チャネルユニットもマッチラインの状態を読み取って、そのメモリにビットを書き込む。

ステップ８５０から８５８によって示されるように、第３命令ブロック８２４の間に、第３チャネルユニットはＤＵＴから取得したビットを第１チャネルユニットと第２チャネルユニットに転送する。

なお、代替の実施形態では演算の一部を取り消すことができる。例えば、あるチャネルユニットの取得したビットが関係のないものである場合は、それぞれのビットの転送を省くことができる。例えば、第１チャネルユニットの取得したビットが関係のないものである場合には、ブロック８２０の命令を省くことができる。第２チャネルユニットの取得したビットが関係のないものである場合には、第２ブロック８２２の命令を取り消すことができ、第３チャネルユニットの取得したビットが関係のないものである場合には、第３ブロック８２４の命令を取り消すことができる。

さらに、すべてのチャネルユニットがすべてのビットを受信する必要はない。例えば、第１チャネルユニットは第２チャネルユニットの取得したビットを受信する必要がない。この場合、ステップ８４３と８４４を省略できる。第１チャネルユニットが第３チャネルユニットの取得したビットを受信する必要がない場合には、ステップ８５３と８５４を省略可能である。同様に、ステップ８３３、８３４、及び／又はステップ８５５、８５６を省略可能である。さらに、ステップ８３５、８３６、及び／又はステップ８４５、８４６を省略可能である。

さらに、不要なビットの転送、すなわち取得したビットをマッチラインに置くという動作を省略することもできることに留意されたい。同じく、不要なビットの受信、即ちマッチラインの状態の読み取り、そしてマッチラインの状態によって行うビットの書込みを省略することもでき、どのビットを転送する必要があるのか、そしてどのビットをどのチャネルユニットが受信する必要があるのかについて任意に選択を行うこともできる。

図７、図８、及び図８ｂを参照して本発明のアルゴリズムを以下に記載する。このために、あるチャネルモジュールから別のチャネルモジュールへと取得ビットを転送する本発明のコンピュータプログラムのプログラムリストを図７に示す。図７のコンピュータプログラム全体を参照番号７００で示す。なお、図７のコンピュータプログラム７００は図６のコンピュータプログラム６００に非常に類似しているため、ここでは違いのみを説明する。第１列７１０は第１列６１０と同様にメモリアドレスを示す。第２列７１２は、ＤＵＴの信号を取り込むよう適応している第ｎチャネルモジュールが実行する演算を示している。第４列７１６は第０チャネルユニットが行う演算を示す。このように、第４列７１６に示す演算は、コンピュータプログラム６００の列６１６に示す演算と同等である。しかし、コンピュータプログラム７００は第５列に付加的なチャネルユニットの行う演算を示しているが、好適な実施形態では、この付加的なチャネルユニットは、ＤＵＴ接続ピンを介して被試験デバイスからデータを取り込まない構成とする。従って、付加的なチャネルモジュール７１８は他のチャネルユニットの取り込んだデータを受信する命令を実行するのみであって、他のチャネルユニットに取得データを送信する命令は実行しない。

付加的なチャネルユニットの動作の詳細を図８ｂに示す。このために、付加的なチャネルユニットで実行される本発明の方法のフローチャートを図８ｂに示す。図８ｂに示すフロー全体を参照番号８７０で示す。なお、図８ｂの方法は図８ａに示す方法に追加されるものと見ることができる。換言すれば、図８ｂのフローチャート８７０に示すステップは、フローチャート８００の列８１０、８１２、８１４に示すステップと並列して、そしてそれらと時間的に同期して実行されることができる。よってステップ８８０、８８１、８８２はステップ８３０から８３８と並列して、そして時間的に同期して実行されることができる。さらにステップ８８６、８８７、及び８８８はステップ８４０から８４８と並列して、そして時間的に同期して実行されることができる。さらにステップ８９０、８９１、及び８９２はステップ８５０から８５８と並列して、そして時間的に同期して実行されることができる。

従って、図８ａ及び図８ｂに示すステップを組み合わせる本発明の方法により、第１チャネルユニット、第２チャネルユニット、そして第３チャネルユニットの間で取り込みデータを完全にやり取りすることができる。さらに、第１チャネルユニット、第２チャネルユニット、及び第３チャネルユニットが取り込んだデータを、それ自体では被試験デバイスからデータを取り込むことのない付加的なチャネルユニットに転送する。

本発明の概念を簡素化したものを、図９を参照して以下に記載する。

図９は被試験デバイスを試験する本発明の方法のフローチャートを示す。図９の方法全体を参照番号９００で示す。方法９００は、第１チャネルユニットの第１ピン接続からデータを取得する第１ステップを含む。方法９００は、第１ピン接続から得たデータの少なくとも一部を第２チャネルユニットへと転送データとして転送する第２ステップ９２０をさらに含む。方法９００は、第１チャネルユニットのテストプロセッサにおいて、第１ピン接続から得たデータを少なくとも部分的に処理する第３ステップ９３０を含む。

さらに、方法９００は、第２チャネルユニットのテストプロセッサにおいて、第１チャネルユニットから転送されたデータを少なくとも部分的に処理する第４ステップ９４０を含む。

なお図９の方法９００は、本発明の概念を参照して説明するステップのいずれかによって補足することができる。

本発明の方法の所定の実行要求によって、本発明の方法はハードウェア又はソフトウェアで実行することができる。例えばディスク、ＤＶＤ、ＣＤ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、あるいは電子的に読み取り可能な制御信号を保存したフラッシュメモリ等のデジタル記憶媒体を用いて実行することができ、これらはプログラム可能なコンピュータシステムと協働して本発明の方法を実行する。概して、本発明は機械可読媒体にプログラムコードを保存したコンピュータプログラム製品であり、プログラムコードは、コンピュータプログラム製品がコンピュータで実行される際に本発明の方法を実行するように動作する。換言すれば、本発明の方法はコンピュータプログラムがコンピュータで実行される際に本発明の方法の少なくとも一つを実行するプログラムコードを備えたコンピュータプログラムである。

以下において本発明を要約する。本発明を適用できる様々な技術分野が存在することに留意されたい。例えば、本発明は自動試験装置（ＡＴＥ）において被試験デバイスから並列して出力されたデータを取り込む際に、利点を呈する。よって本発明の概念は、例えば並列アナログ−デジタル変換器（ＡＤＣ）を試験する際に適用することができる。より一般的には、並列プロトコル（又は並列通信プロトコル）を使用する際には常に、本発明を有利に適用することができる。換言すれば、並列データ転送プロトコルを使用する被試験デバイスの試験は、本発明の概念を利用することで向上又は進展する。

さらに、被試験デバイスからの連続的な出力データを自動試験装置に取り込む際に、本発明の概念を適用することができる。例えば、シリアルアナログ−デジタル変換器（ＡＤＣ）で動作する（又はシリアルＡＤＣを試験する）際、本発明の概念を適用することができる。より一般的には、シリアルプロトコル又はシリアルデータ転送プロトコルに関係している際には常に、本発明の概念を有利に使用することができる。要約すると、本発明は自動試験装置において試験結果を局所的且つ並列に算出することができる。

本発明には複数の態様があり、それらについて以下に要約する。

第１の態様に関しては、ＡＴＥ試験システムのマッチメカニズムを使用することによって並列取り込みを実行することが可能であり、これにより各チャネルが完全な取り込みデータを取得する状況になる。マッチメカニズムによれば、種々のチャネルの蓄積された結果によって条件ジャンプを実行することができる。それぞれのｎビットの並列取り込みアルゴリズムについて図６を参照して説明したが、（“bit₀”から“bit_n”の）各ビットは、一つのデジタルチャネルによって（例えば種々のチャネルユニットを用いて）取り込まれる。図６を参照して記載したアルゴリズムを適用することにより、図３を参照して述べたように、全てのピンにおけるデータが組み合わせられる、又は全てのチャネルユニットにおけるデータが組み合わせられる。

各チャネル（すなわち各チャネルユニット又は各チャネルモジュール）は、完全なデータ（すなわち複数の個別のチャネルユニット又はチャネルモジュールを介して被試験デバイの多数のテストピンから取り込んだデータ）を含む。この概念により、以下のような理由から試験時間を最小限にとどめることができる。
・単一チャネルからのデータをアップロードするだけでよく、チャネル毎にアップロードを行わないため、取り込みデータのアップロードの開始に対する待ち時間が減少する。
・各取り込みチャネルにおける局所的な処理が可能となる；逐次算出結果を出す必要がない。
・各チャネルが完全なデータを有するため、チャネル毎に異なるアルゴリズムを並列処理することが可能となる。
・結果のみをアップロードできる；例えば、取り込みデータより小さいサイズの結果が得られる。
・例えば、蓄積した結果をアップロードできる共通チャネルメカニズムを用いることにより、合否結果を組み合わせてアップロードすることが可能となる。
・逐次アップロードを行うことや、ワークステーション内でデータを組み合わせることが不要になるため、取り込んだデータを直接適用することができる。

上記の利点をまとめると、必要なデータを得るとすぐに、チャネルユニット若しくはチャネルモジュールにおいてデータ処理アルゴリズム又はテストアルゴリズムを並列して適用することができる。好適な実施形態によれば、チャネル同士の間でデータ転送を行う結果、チャネルユニット又はチャネルモジュール毎に異なるアルゴリズムを適用することができる。さらに、種々のアルゴリズムの少なくとも一部がＤＵＴからのデータの複数のビットに作用して得られた結果を、効率的にワークステーションにアップロードできる。また、例えばチャネルユニット同士がマッチラインを介して通信することにより、ワークステーションの算出力を必要とすることなくチャネルユニットのみを利用して、合否結果を出すことができる。さらに、ＤＵＴの複数のテストピンから得たデータをアップロードするには、本発明によるチャネルユニット同士間でのデータ転送を行うことによって、複数のチャネルユニットの取り込んだデータを単一のチャネルユニットのメモリに含ませることで、単一のチャネルユニットのメモリ内容のみをワークステーションにアップロードするだけでよい。通信プロトコルオーバヘッドが減少するため、単一のチャネルユニットから多くの量のデータを転送する方が、複数のチャネルユニットからデータをダウンロードするよりも効率的である。

本発明の第２の態様を以下に要約する。第２の態様については、例えば図７のプログラムリストを参照して説明した。なお図７のアルゴリズム７００は、図６のアルゴリズムに基づいている。チャネルを付加して、組み合わせた取り込みデータを一つ以上の付加チャネルに保存することにより、図６のアルゴリズム６００を変更したものである。なお、“addChan”という表現は、一つ以上の付加チャネル、好ましくは一つのグループのチャネルを示している。本発明の第２の態様によれば、一つ又は複数の付加チャネルには完全なデータが含まれる。以下の理由から、この概念により試験時間を最小にすることができる。
・この概念によれば、チャネル毎に種々のアルゴリズムを最大限に並列処理することができ、種々のアルゴリズムの各々を、例えば１つの異なるチャネルで実行することができる。
・この概念によれば、結果のみをアップロードすることができる。例えば、結果のサイズは取り込みデータのサイズより小さい。
・例えば共通のチャネルメカニズムを使用することにより、この概念によれば合否結果を組み合わせてアップロードすることができる。

換言すれば、付加チャネルのテストプロセッサにおいて付加的なデータ処理を行うことができるが、付加チャネルはＤＵＴの接続ピンを介してＤＵＴからデータを受信しない構成となっている。

本発明の第３の態様を以下に記載する。本発明の第３の態様によれば、図６、図７、図８ａ、図８ｂを参照して記載したアルゴリズムを、幾つかのチャネルから“保存”操作をなくすことにより変更することができる。波形を保存しなければならないチャネルの数を最少にすることによって、メモリの使用を最適化することができる。

本発明の第４の態様を以下に記載する。本発明の第４の態様によれば、図６、図７、図８ａ、図８ｂを参照して記載したアルゴリズムを、幾つかのビット又は幾つかの列に対して“保存”操作をなくすことにより変更することができる。これにより、不要なビットを省略することでメモリの使用を最適化することができる。さらに、各チャネルのメモリにデータを配置することにより、この概念は局所的処理のスループットを向上させる。

並列アナログ−デジタル変換器試験の一例を以下に記載する。並列アナログ−デジタル変換器試験を行うために、次のステップを適用する。
・アナログ−デジタル変換器に波形を適用する。波形は、例えば試験システムのアナログ出力モジュール若しくはアナログ入力／出力モジュールによって、又は他のアナログ信号生成器によって、出力する。
・（アナログ−デジタル変換器の）並列出力を、いくつかのデジタルチャネル（あるいはチャネルユニット）によって取り込む。
・例えばＩＮＬ（増分非線形性）、ＤＮＬ（微分非線形性）、あるいはＳＮＲ（信号対雑音比）を算出するアルゴリズム等のいくつかのアルゴリズムを、組み合わせた取り込みデータに適用する。

本発明の第１の態様によれば、取り込んだデータをいくつかのチャネルにおいて組み合わせることができる。各チャネルは完全なデータを有し、局域処理を行うことができる。従って、各チャネルにおいて異なるアルゴリズムを並列に行うことができる。得られた結果は、
・アルゴリズムを実行する各チャネルからアップロードすることができる。
又は、
・共通のチャネルメカニズムを使用して組み合わせた結果としてアップロードすることができる。

シリアルアナログ‐デジタル変換器試験の一例を以下に記載する。シリアルアナログ‐デジタル変換器を試験する場合、以下のステップを実行する。
・アナログ‐デジタル変換器に波形を適用する。
・単一のデジタルチャネルによってシリアル出力を取り込む。
・ＩＮＬ、ＤＮＬ、又はＳＮＲを算出するアルゴリズム等のいくつかのアルゴリズムを、組み合わせた取り込みデータに適用する。

本発明の第２の態様によるアルゴリズムを用いて、組み合わせた取り込みデータをいくつかのチャネルに保存することができる。従って、チャネル毎に異なるアルゴリズムを並列して実行できる。得られた結果は、
・アルゴリズムを実行する各チャネルからアップロードすることができる。
又は、
・共通のチャネルメカニズムを使用して組み合わせた結果としてアップロードすることができる。

シリアルステレオスピーカの出力試験について、以下に記載する。シリアルステレオスピーカの出力試験に対しては、例えば以下のようシリアルプロトコルを使用する。
・左右の出力に対するｎビットのワードをデバイスから得る。
・追加のプロトコル情報も得ることができる。

本発明の第３の態様によれば、不要なプロトコル情報を省略することが可能である。本発明の第４の態様によれば、異なるグループのチャネルにおいて左右の出力に対するデータを取り込むことができる。これにより、左右の出力データに対して幾つかのアルゴリズムを並列して適用することができる。

得られた結果は、
・アルゴリズムを実行する各チャネルからアップロードすることができる。
又は、
・共通のチャネルメカニズムを使用して組み合わせた結果としてアップロードすることができる。

試験装置のマッチメカニズムについて以下に要約する。

なお、テストプロセッサがシーケンサを含むことが好ましい。従って、条件ジャンプを行うためのシーケンサの命令を実行するようテストプロセッサを適応させることが好ましい。シーケンサの命令は、例えばＪＭＰＣ（条件ジャンプ）を指定する。

ＪＭＰＣ命令は以下の特徴を含むことが好ましい。
・条件を評価し、真である場合にジャンプする。
・ジャンプアドレスは絶対的又は相対的であり得る。

ジャンプの実行に対する条件は、時間別メカニズムを介して試験システム内で分配する。
・各チャネルはハードウェアサイトに属する。
・各チャネルの合否の条件は、構成したハードウェアサイトにおいて時間によって組み合わせられる（ch1&&ch2&& ... &ch n）。

例えば図４及び図５を参照して、マッチメカニズムについて説明した。

本発明の態様の簡潔に要約を以下に示す。なお、本発明は自動試験装置（ＡＴＥ）での使用に関連することが好ましい。本発明の実施形態によれば、本発明の第１の態様は、以下の概念を含む。
・被試験デバイスの出力のｎビット取り込み（ｎ∈｛１, ２, ..., ∞｝）
・シングルサイト／マルチサイト
・種々のチャネルのデータの組合せ
・同一の取り込みデータに幾つかの異なるアルゴリズムを並列して適用する
・試験のタイプ（例えばアナログ、デジタル、ＲＦ）には依存しない

本発明の実施形態によれば、本発明の第２の態様は以下の概念を含む。
・被試験デバイス出力のｎビット取り込み（ｎ∈｛１, ２, ..., ∞｝
・シングルサイト／マルチサイト
・種々のチャネルのデータの組合せ
・同一の取り込みデータに幾つかの異なるアルゴリズムを並列して適用する
・並列処理を最大限に行う
・試験のタイプ（例えばアナログ、デジタル、ＲＦ）には依存しない

本発明の実施形態によれば、本発明の第３の態様は以下の概念を含む。
・被試験デバイスの出力のｎビット取り込み（ｎ∈｛１, ２, ..., ∞｝
・シングルサイト／マルチサイト
・種々のチャネルのデータの組合せ
・同一の取り込みデータに幾つかの異なるアルゴリズムを並列して適用する
・メモリ消費の最小化
・試験のタイプ（例えばアナログ、デジタル、ＲＦ）には依存しない

本発明の実施形態によれば、本発明の第４の態様は以下の概念を含む。
・被試験デバイスの出力のｎビット取り込み（ｎ∈｛１, ２, ..., ∞｝
・シングルサイト／マルチサイト
・種々のチャネルのデータの組合せ
・メモリ消費の最小化
・ビットを省略して取り込みデータをメモリ内に配置する
・試験のタイプ（例えばアナログ、デジタル、ＲＦ）には依存しない

本発明の別の態様によれば、被試験デバイスを試験しながらデータの組合せを行う。換言すれば、（データの）コピーは余分に時間を費やす後処理プロセス（デバイスの試験を行った後データをコピーするプロセス）ではない。

換言すれば、本発明の概念は、まずデバイスを試験してその後でデータを（ワークステーションに）コピーするという従来の方法とは違う。

チャネルユニット同士の間でデータをやり取りし、デバイスからのデータの出力及び／又はデバイスへのデータの入力を同時に又は並列して行う。代替的に、被試験デバイスに対するデータの入出力と、チャネルユニット同士の間でのデータのやり取りを交互に行ってもよい。従って、チャネルユニット同士の間でデータをやり取りする前の、チャネルユニットとＤＵＴとの間の相互作用を定義する完全なテストプログラムを実行する必要がない。むしろ本発明の一実施形態では、テストプログラムは一方でＤＵＴとチャネルユニットとの間の相互作用を交互に行い、他方でチャネルユニット同士の間のデータのやり取りを行うことを定義することができる。

テストアルゴリズムの実行（例えば、ＤＮＬ値又はＩＮＬ値の算出）に関して、本発明の別の態様によれば、波形全体を取り込む前に、（例えば、チャネルユニットにおいてテストプロセッサが実行する）局所的な評価を開始することができる。換言すれば、場合によっては（ＤＮＬ／ＩＮＬ）、波形を完全に取り込んでいなくても局所的な評価を開始することができる。換言すれば、波形の一部を（例えば、一つ以上のチャネルユニットが）ＤＵＴから取得するとすぐに、チャネルユニットにおいて算出を開始することができる。本発明では、好適なことに波形の完全な取り込みが完了する前にチャネルユニット同士の間での取り込みデータのやり取りを行うことができるため、前記のことが可能である。

上記の内容を要約すると、個々のチャネルユニット（例えば単一のチャネル）において幾つかの異なるテストアルゴリズムを並列して処理できるという特に有効な概念について記載した。なお、種々のタイプの被試験デバイスを効率的に試験するために、例えば出願人のＶ９３０００ＳＣＣ試験システムにおいて本発明を使用することができる。

本発明の一実施形態による本発明の試験装置の概略ブロック図である。 本発明の一実施形態による本発明の試験装置の概略ブロック図である。 本発明の一実施形態による本発明の試験装置の概略ブロック図である。 本発明の一実施形態による本発明の試験装置の概略ブロック図である。 本発明の一実施形態による本発明の試験装置におけるタイミングをグラフ表示した図である。 本発明の一実施形態による種々のチャネルユニット同士の間で取り込みデータをやり取りする本発明のプログラムのプログラムリストを示す図である。 本発明の一実施形態による本発明の試験装置を使用して、チャネルユニット同士の間で取り込みデータをやり取りするプログラムのプログラムリストを示す図である。 本発明の一実施形態による試験装置のチャネルユニット同士の間で取り込みデータをやり取りする本発明の方法のフローチャートの第１部分を示す図である。 本発明の一実施形態による試験装置のチャネルユニット同士の間で取り込みデータをやり取りする本発明の方法のフローチャートの第２部分を示す図である。 本発明の一実施形態による被試験デバイスを試験する本発明の方法のフローチャートである。 従来の試験装置の概略ブロック図である。

符号の説明

１００、２００、３００、４００ 試験装置
１１０、２１０、３１０ 第１チャネルユニット
１１２、２１２ 第１テストプロセッサ
１１４、２１４ 第１メモリ
１３２、２１６、３１６ 第１ピン接続
１４０、２５０、４５０ マッチライン
１２０、２２０、３２０ 第２チャネルユニット
１２２、２２２ 第２テストプロセッサ
２２６、３２６ 第２ピン接続
２３０、３３０ 第３チャネルユニット
２３２ 第３テストプロセッサ
２３４ 第３メモリ
２３６、３３６ 第３ピン接続
４１０ 被試験デバイス

Claims (24)

1. 被試験デバイスを試験する試験装置（１００；２００；３００；４００）であって、
   被試験デバイス（４１０_１）からの信号（３４６）に対する対応する第１ピン接続（１３２；２１６；３１６）と、前記第１ピン接続から取得したデータを少なくとも部分的に処理するよう適応した対応する第１テストプロセッサ（１１２；２１２）と、前記第１テストプロセッサと連結すると共に、前記テストプロセッサの提供するデータを保存するよう適応した対応する第１メモリ（１１４；２１４）とを含む第１チャネルユニット（１１０；２１０；３１０；４１０_１_１）と、
   第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）と、
   を含み、
   前記第１チャネルユニットが、前記第１ピン接続から取得したデータの少なくとも一部を前記第２チャネルユニットへと転送データとして転送するよう適応し、
   第２チャネルユニットが、前記第１チャネルユニットからの前記転送データを少なくとも部分的に処理するよう適応した対応する第２テストプロセッサ（１２２；２２２）を含むこと、
   を特徴とする試験装置。
2. 前記第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）が第２ピン接続（２２６；３２６）を含み、
   前記第２ピン接続から取得したデータと、前記第１チャネルユニット（１１０；２１０；３１０；４１０_１_１）から前記第２チャネルユニットへと転送された前記転送データとを組み合わせて処理するよう前記第２テストプロセッサ（１２２；２２２）を構成すること、
   を特徴とする請求項１に記載の試験装置（１００；２００；３００；４００）。
3. 前記第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）が、前記第２ピン接続（２２６；３２６）から取得したデータの少なくとも一部を前記第１チャネルユニットへと転送データとして転送するよう適応し、
   対応するテストプログラムにおいて定義された条件付き分岐命令とメモリアクセス命令とを用いて、前記第２チャネルユニットからの前記転送データを少なくとも部分的に処理するよう前記第１テストプロセッサを構成すること、
   を特徴とする請求項２に記載の試験装置（１００；２００；３００；４００）。
4. 前記第１ピン接続（１３２；２１６；３１６）から取得したデータと、前記第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）から前記第１チャネルユニット（１１０；２１０；３１０；４１０_１_１）へと転送された前記転送データとを組み合わせて処理するよう、前記第１テストプロセッサ（１１２、２１２）を構成すること、
   を特徴とする請求項３に記載の試験装置（１００；２００；３００；４００）。
5. 他のチャネルユニット（１１０；２１０；３１０；３３０；４２０_１_１）から前記第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）へと転送されたピンデータのみを処理するよう、第２テストプロセッサ（１２２；２２２）を構成すること、
   を特徴とする請求項１に記載の試験装置（１００；２００；３００；４００）。
6. 第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）が第２ピン接続（２２６；３２６）を含むこと、又は前記第２ピン接続を接続しないこと、又は前記第２ピン接続からのデータを処理しないよう前記第２テストプロセッサ（１２２；２２２）を構成すること、
   を特徴とする請求項５に記載の試験装置（１００；２００；３００；４００）。
7. 前記第１ピン接続（１３２；２１６）から取得したデータの厳密な一部のみを前記第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）へと転送するよう、前記第１チャネルユニット（１１０；２１０；３１０；３３０；４２０_１_１）を構成すること、
   を特徴とする請求項１から６のいずれか一項に記載の試験装置（１００；２００；３００；４００）。
8. 前記第１チャネルユニット（１１０；２１０；３１０；３３０；４２０_１_１）と前記第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）の両方が共通のマッチライン（１４０；２５０；４５０）に連結し、
   前記マッチラインを介して前記第２チャネルユニットへと前記転送データを転送するよう前記第１テストプロセッサ（１１２；２１２）を構成すること、
   を特徴とする請求項１から７のいずれか一項に記載の試験装置（１００；２００；３００；４００）。
9. 前記第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）が第２ピン接続を含み、
   前記第２ピン接続（２２６；３２６）から取得したデータを、前記マッチラインを介して第１チャネルユニット（１１０；２１０；３１０；３３０；４２０_１_１）へと転送するよう、前記第２テストプロセッサ（１２２；２２２）を構成すること、
   を特徴とする請求項８に記載の試験装置（１００；２００；３００；４００）。
10. 前記第１チャネルユニット（１１０；２１０；３１０；３３０；４２０_１_１）と前記第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）がマッチライン（１４０；２５０；４５０）に連結し、
    前記マッチラインがワイヤードＯＲ論理関数又はワイヤードＡＮＤ論理関数を実行し、
    前記第１テストプロセッサ（１１２；２１２）と前記第２テストプロセッサ（１２２；２２２）を時間的に同期させ、
    第１同期時間間隔（５３２）においてデータサンプルを前記マッチラインに適用するよう前記第１テストプロセッサを構成し、
    前記第１同期時間間隔内に前記マッチラインの状態に対して中立に動作するよう、そして前記第１同期時間間隔において前記マッチラインの状態によって前記第１チャネルユニットからの前記転送データのデータサンプルを決定するよう、前記第２テストプロセッサを構成すること、
    を特徴とする請求項１から９のいずれか一項に記載の試験装置（１００；２００；３００；４００）。
11. 前記第１チャネルユニット（１１０；２１０；３１０；３３０；４２０_１_１）からの前記転送データの前記決定されたデータサンプルを前記第２メモリ（１２４；２２４）に保存するよう、第２テストプロセッサ（１２２；２２２）を構成すること、
    を特徴とする請求項１０に記載の試験装置（１００；２００；３００；４００）。
12. 第２同期時間間隔（５３８）において前記マッチライン（１４０；２５０；４５０）にデータサンプルを適用するよう前記第２テストプロセッサ（１２２；２２２）を構成し、
    前記第２同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第２同期時間間隔において前記マッチラインの状態によって前記第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）からの前記転送データのデータサンプルを決定するよう、前記第１テストプロセッサ（１１２；２１２）を構成すること、
    を特徴とする請求項１０又は１１に記載の試験装置（１００；２００；３００；４００）。
13. 前記第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）からの前記転送データの前記決定されたデータサンプルを前記第１メモリ（１４０；２４０）に書き込むよう、前記第１テストプロセッサを構成すること、
    を特徴とする請求項１２に記載の試験装置（１００；２００；３００；４００）。
14. ＤＵＴからの信号に対する対応する第３ピン接続（２３６；３３６）と、対応する第３テストプロセッサ（２３２）と、前記第３テストプロセッサに連結した対応する第３メモリ（２３４）とを含むと共に、前記第３テストプロセッサの提供したデータを保存するよう適応した第３チャネルユニット（２３０、３３０、４３０_１_ｉ）をさらに含み、
    前記第１チャネルユニット（１１０；２１０；３１０；３３０；４２０_１_１）が、前記第１ピン接続（２１６；３１６）から取得した第１転送データを前記第２チャネルユニット（２２０；３２０；４２０_１_２）と前記第３チャネルユニット（２３０；３３０；４２０_１_ｉ）に転送するよう適応し、
    前記第２チャネルユニットが、前記第２ピン接続（２２６；３２６）から取得した前記第２転送データを前記第１チャネルユニットと前記第３チャネルユニットに転送するよう適応し、
    前記第３チャネルユニットが、前記第３ピン接続（２３６；３３６）から取得した第３転送データを前記第１チャネルユニットと前記第２チャネルユニットに転送するよう適応し、
    前記第３チャネルユニットが前記マッチライン（２５０；４５０）に連結し、
    前記第３テストプロセッサ（２３２）が、前記第１テストプロセッサ（２１２）及び前記第２テストプロセッサ（２２２）と時間的に同期し、
    第１同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第１同期時間間隔において前記マッチラインの状態によって前記第１転送データのデータサンプルを決定するよう、前記第３テストプロセッサを構成し、
    第２同期時間間隔において前記マッチラインに前記第２転送データのデータサンプルを適用するよう前記第２テストプロセッサを構成し、
    前記第２同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第２同期時間間隔において前記マッチラインの状態によって前記第２チャネルユニットからの前記第２転送データのデータサンプルを決定するよう、前記第１テストプロセッサを構成し、
    前記第２同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第２同期時間間隔において前記マッチラインの状態によって前記第２チャネルユニットからの前記第２転送データのデータサンプルを決定するよう、前記第３テストプロセッサを構成し、
    第３同期時間間隔において前記マッチラインに前記第３転送データのデータサンプルを適用するよう前記第３テストプロセッサを構成し、
    前記第３同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第３同期時間間隔において前記マッチラインの状態によって前記第３チャネルユニットからの前記第３転送データのデータサンプルを決定するよう、前記第１テストプロセッサを構成し、
    前記第３同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第３同期時間間隔において前記マッチラインの状態によって前記第３チャネルユニットからの前記第３転送データのデータサンプルを決定するよう、前記第２テストプロセッサを構成すること、
    を特徴とする請求項１から１３のいずれか一項に記載の試験装置（１００；２００；３００；４００）。
15. 対応する第３テストプロセッサ（２３２）と、前記第３テストプロセッサに連結した対応する第３メモリ（２３４）とを含むと共に、前記第３テストプロセッサが提供したデータを保存するよう適応した第３チャネルユニット（２３０；３３０；４３０；４３０_１_ｉ）をさらに含み、
    前記第１チャネルユニット（１１０；２１０；３１０；４１０_１_１）が、前記第１ピン接続（２１６；３１６）から取得した第１転送データを前記第２チャネルユニット（２２０；３２０；４２０_１_２）と前記第３チャネルユニット（２３０；３３０；４２０_１_ｉ）に転送するよう適応し、
    前記第２チャネルユニットが、前記第２ピン接続（２２６；３２６）から取得した第２転送データを前記第１チャネルユニットと前記第３チャネルユニットに転送するよう適応し、
    前記第３チャネルユニットが前記マッチライン（２５０；４５０）に連結し、
    前記第３テストプロセッサ（２３２）が前記第１テストプロセッサ（２１２）及び前記第２テストプロセッサ（２２２）と時間的に同期し、
    第１同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第１同期時間間隔において前記マッチラインの状態によって前記第１転送データのデータサンプルを決定するよう、前記第３テストプロセッサを構成し、
    第２同期時間間隔において前記マッチラインに前記第２転送データのデータサンプルを適用するよう前記第２テストプロセッサを構成し、
    前記第２同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第２同期時間間隔において前記マッチラインの状態によって前記第２チャネルユニットからの前記第２転送データのデータサンプルを決定するよう、前記第１テストプロセッサを構成し、
    前記第２同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第２同期時間間隔において前記マッチラインの状態によって前記第２チャネルユニットからの前記第２転送データのデータサンプルを決定するよう、前記第３テストプロセッサを構成すること、
    を特徴とする請求項１から１３のいずれか一項に記載の試験装置（１００；２００；３００；４００）。
16. ＤＵＴからの信号に対する対応する第３ピン接続（２３６；３３６）と、対応する第３テストプロセッサ（２３２）と、前記第３テストプロセッサに連結した対応する第３メモリ（２３４）とを含むと共に、前記第３テストプロセッサの提供したデータを保存するよう適応した第３チャネルユニット（２３０；３３０；４３０_１_ｉ）をさらに含み、
    前記第１チャネルユニット（１１０；２１０；３１０；４１０_１_１）が、前記第１ピン接続（２１６；３１６）から取得した前記第１転送データを前記第２チャネルユニット（２２０；３２０；４２０_１_２）に転送するよう適応し、
    前記第２チャネルユニットが、前記第２ピン接続（２２６；３２６）から取得した前記第２転送データを前記第１チャネルユニットに転送するよう適応し、
    前記第３チャネルユニットが、前記第３ピン接続（２３６；３３６）から取得した前記第３転送データを前記第１チャネルユニット及び前記第２チャネルユニットに転送するよう適応し、
    前記第３チャネルユニットが前記マッチライン（２５０；４５０）に連結し、
    前記第３テストプロセッサ（２３２）が、前記第１テストプロセッサ（２１２）及び前記第２テストプロセッサ（２２２）と時間的に同期し、
    第１同期時間間隔において前記マッチラインの状態に対して中立に動作するよう前記第３テストプロセッサを構成し、
    第２同期時間間隔において前記マッチラインに前記第２転送データのデータサンプルを適用するよう前記第２テストプロセッサを構成し、
    前記第２同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第２同期時間間隔において前記マッチラインの状態によって前記第２チャネルユニットからの前記第２転送データのデータサンプルを決定するよう、前記第１テストプロセッサを構成し、
    前記第２同期時間間隔において前記マッチラインの状態に対して中立に動作するよう前記第３テストプロセッサを構成し、
    第３同期時間間隔において前記マッチラインに前記第３転送データのデータサンプルを適用するよう前記第３テストプロセッサを構成し、
    前記第３同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第３同期時間間隔において前記マッチラインの状態によって前記第３チャネルユニットからの前記第３転送データのデータサンプルを決定するよう、前記第１テストプロセッサを構成し、
    前記第３同期時間間隔において前記マッチラインの状態に対して中立に動作するよう、そして前記第３同期時間間隔において前記マッチラインの状態によって前記第３チャネルユニットからの前記第３転送データのデータサンプルを決定するよう、前記第２テストプロセッサを構成すること、
    を特徴とする請求項１から１３のいずれか一項に記載の試験装置（１００；２００；３００；４００）。
17. 複数のハードウェアサイトのチャネルユニット（４２０_１_１、４２０_１_２、４２０_１_ｉ；４２０_２_１、４２０_２_２、４２０_２_ｉ；４２０_ｎ_１、４２０_ｎ_２、４２０_ｎ_ｉ）が前記マッチライン（４５０）に連結し、
    第１時間間隔セットの時間間隔（５３２；５３８）の間に前記マッチラインにアクセスするよう第１ハードウェアサイトのチャネルユニットを構成し、
    第２時間間隔セットの時間間隔（５３４；５４０）の間に前記マッチラインにアクセスするよう第２ハードウェアのチャネルユニットを構成し、
    前記第１セットの時間間隔の時間間隔が、前記第２セットの時間間隔の時間間隔と重なり合わないこと、
    を特徴とする請求項１０から１６のいずれか一項に記載の試験装置（１００；２００；３００；４００）。
18. 前記第２チャネルユニット（１２０；２２０；３２０；４２０_１_２）が第２ピン接続を含み、前記第２ピン接続から取得したデータを使用して第１テストアルゴリズムを実行するよう前記第１テストプロセッサ（１１２）を構成すること、
    を特徴とする請求項１から１７のいずれか一項に記載の試験装置（１００；２００；３００；４００）。
19. 前記第１テストプロセッサ（１１２）が、前記第２ピン接続と前記第１ピン接続の両方から取得したデータを使用して前記第１テストアルゴリズムを実行するよう適応していること、
    を特徴とする請求項１８に記載の試験装置（１００；２００；３００；４００）。
20. 異なるテストアルゴリズムを同時に実行するよう前記第１テストプロセッサ（１１２）と前記第２テストプロセッサ（１２２）を構成し、両方のアルゴリズムが前記第１チャネルユニットの前記第１接続ピンから取得したデータを使用すること、
    を特徴とする請求項１から１４のいずれか一項に記載の試験装置（１００；２００；３００；４００）。
21. 異なるテストアルゴリズムを同時に実行するよう前記第１テストプロセッサ（１１２；２１２）と前記第２テストプロセッサ（１２２；２２２）を構成し、両方のアルゴリズムが複数のチャネルユニットの複数の接続ピンから取得したデータを使用すること、
    を特徴とする請求項１から２０のいずれか一項に記載の試験装置（１００；２００；３００；４００）。
22. 前記第１テストプロセッサ（１１２）が、前記第１テストプロセッサに関連するテストプログラムにおいて定義された条件付き分岐命令及びメモリアクセス命令を使用して、前記第１ピン接続（１３２；２６０；３６０）から取得したデータを少なくとも部分的に処理するよう適応し、
    前記第２テストプロセッサ（１２２；２２２）が、対応するテストプログラムにおいて定義された条件付き分岐命令及びメモリアクセス命令を使用して、前記第１チャネルユニットからの前記転送データを少なくとも部分的に処理するよう適応していること、
    を特徴とする請求項１から２１のいずれか一項に記載の試験装置（１００；２００；３００；４００）。
23. 第１チャネルユニットの第１ピン接続からデータを取得するステップ（９１０）と、
    前記第１ピン接続から取得したデータの少なくとも一部を第２チャネルユニットへと転送データとして転送するステップ（９２０）と、
    前記第１ピン接続から取得したデータを、前記第１チャネルユニットのテストプロセッサにおいて少なくとも部分的に処理するステップ（９３０）と、
    前記第１チャネルユニットからの前記転送データを、前記第２チャネルユニットのテストプロセッサにおいて少なくとも部分的に処理するステップ（９４０）と、
    を含むことを特徴とする被試験デバイスを試験する方法。
24. コンピュータで実行される際に請求項２３の方法を実行するコンピュータプログラム。

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