CN104407882B - 一种板卡装置 - Google Patents

Abstract

本发明公开了一种板卡装置，所述板卡装置具体包括：FPGA芯片和处理器，所述FPGA芯片具体包括GPIO控制寄存器和GPIO管脚，所述处理器具体包括外设接口；其中：所述处理器通过所述外设接口与所述FPGA芯片内部的所述GPIO控制寄存器连接，且所述处理器通过所述外设接口控制所述GPIO控制寄存器；所述GPIO控制寄存器与所述GPIO管脚连接，且所述GPIO控制寄存器控制所述GPIO管脚输出高电平或者低电平，和/或，读写指定状态。本发明实施例中，利用FPGA芯片的闲置资源，使得处理器可以通过操作FPGA芯片的GPIO控制寄存器的方式，完成JTAG接口时序的模拟，从而避免执行在线下载程序后返回失败，并可以实现FPGA固件的在线下载功能。

Description

一种板卡装置

技术领域

本发明涉及通信技术领域，尤其是涉及一种板卡装置。

背景技术

FPGA(Field Programmable Gate Array，现场可编程门阵列)固件程序的烧写方法具体包括：生产过程中通过专用编程器，直接对配置芯片完成编程后进行安装。在单板JTAG(Joint Test Action Group，联合测试行为组织)扫描测试过程中，通过整板JTAG对FPGA固件程序进行烧写。在调试初期，由PC机配合专用的下载软件和JTAG线缆进行程序烧写。在单板运行过程中，通过处理器对FPGA芯片进行固件程序的在线下载。在处理器对FPGA芯片进行固件程序的在线下载方案中，如图1所示，处理器的GPIO(General Purpose InputOutput，通用输入输出)管脚与FPGA芯片的JTAG接口之间存在硬件连接。在线下载功能由处理器通过操作GPIO管脚模拟JTAG下载时序的方式完成。

FPGA芯片厂家通常会提供模拟JTAG在线下载时序的C程序包，用户根据处理器的GPIO操作方法，改写程序包中控制JTAG信号电平高低的接口程序，完成GPIO到JTAG信号的映射，并在操作系统环境中完成编译才能使用。进行固件程序在线下载时，将固件版本传入下载程序的文件接口，之后程序自动将固件版本转换为JTAG下载时序送至FPGA芯片，实现固件的更新和升级。

现有技术中，电路板卡中的FPGA芯片固件程序的在线下载，由处理器通过自身GPIO接口模拟JTAG时序完成，但对于一些处理器模块(如COM Express(串行通讯端口专用)模块)，其GPIO接口速率极低(GPIO接口由模块内部I2C接口转换而来)，因此不能满足在线下载JTAG时序的要求，导致执行在线下载程序后返回失败，这种情况下无法实现FPGA固件的在线下载功能。

发明内容

本发明实施例提供一种板卡装置，以利用FPGA芯片的闲置资源，避免执行在线下载程序后返回失败，并可以实现FPGA固件的在线下载功能。

本发明实施例提供一板卡装置，所述板卡装置具体包括：现场可编程门阵列FPGA芯片和处理器，所述FPGA芯片具体包括通用输入输出GPIO控制寄存器和GPIO管脚，所述处理器具体包括外设接口；其中：

所述处理器通过所述外设接口与所述FPGA芯片内部的所述GPIO控制寄存器连接，且所述处理器通过所述外设接口控制所述GPIO控制寄存器；

所述GPIO控制寄存器与所述GPIO管脚连接，且所述GPIO控制寄存器控制所述GPIO管脚输出高电平或者低电平，和/或，读写指定状态。

本发明实施例中，所述外设接口的接口速率满足所述FPGA芯片对下载程序的速率要求，且所述外设接口具体包括：短管脚计数总线LPC接口、并行数据总线接口、并行地址总线接口。

本发明实施例中，所述GPIO管脚具体包括第一GPIO子管脚，且所述第一GPIO子管脚用于连接FPGA程序加载控制信号；其中，所述FPGA程序加载控制信号的低脉冲能够触发所述FPGA芯片重新从配置芯片加载程序，并使在线下载更新后的固件程序生效。

本发明实施例中，当偏移地址为第一偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述FPGA程序加载控制信号进行FPGA程序加载。

所述FPGA芯片还具体包括JTAG接口；所述GPIO管脚还具体包括第二GPIO子管脚、第三GPIO子管脚、第四GPIO子管脚、第五GPIO子管脚；所述第二GPIO子管脚用于连接所述JTAG接口的测试时钟TCK信号，所述第三GPIO子管脚用于连接所述JTAG接口的测试模式选择TMS信号，所述第四GPIO子管脚用于连接所述JTAG接口的测试数据输入TDI信号，所述第五GPIO子管脚用于连接所述JTAG接口的测试数据输出TDO信号。

本发明实施例中，当偏移地址为第二偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述TCK信号输出电平；当偏移地址为第三偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述TMS信号输出电平；当偏移地址为第四偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述TDI信号输出电平；当偏移地址为第五偏移地址时，所述GPIO控制寄存器的类型为读类型，且所述处理器输出的比特0能够表示所述TDO信号输入电平。

所述板卡装置还具体包括：多路选择电路MUX和JTAG插座；其中，所述GPIO管脚与所述MUX连接，所述JTAG插座与所述MUX连接；

在调试模式下，所述MUX断开所述MUX与所述GPIO管脚之间的连接，保持所述MUX与所述JTAG插座之间的连接，以使用下载线缆进行程序的下载更新；在正常模式下，所述MUX断开所述MUX与所述JTAG插座之间的连接，保持所述MUX与所述GPIO管脚之间的连接，以使能在线下载功能。

所述MUX在接收到判决信号时，确定工作模式为调试模式；或者，所述MUX在未接收到所述判决信号时，确定工作模式为正常模式；或者，

所述MUX在接收到判决信号时，确定工作模式为正常模式；或者，所述MUX在未接收到所述判决信号时，确定工作模式为调试模式。

所述判决信号来自所述板卡装置的板内拨码或者跳线。

所述板卡装置还具体包括：匹配网络；其中，所述MUX与所述匹配网络连接，且所述FPGA芯片内部的JTAG接口与所述匹配网络连接；

在调试模式下，所述MUX将来自所述JTAG插座的JTAG信号通过所述匹配网络传输给所述JTAG接口；在正常模式下，所述MUX将来自所述GPIO管脚的JTAG信号通过所述匹配网络传输给所述JTAG接口。

与现有技术相比，本发明实施例至少具有以下优点：本发明实施例中，利用FPGA芯片的闲置资源，在FPGA芯片中嵌入一个GPIO控制寄存器，并通过FPGA芯片内部的GPIO管脚将GPIO控制寄存器连接到FPGA芯片内部的JTAG接口，使得处理器可以通过操作FPGA芯片的GPIO控制寄存器的方式，完成JTAG接口时序的模拟，从而避免执行在线下载程序后返回失败，并可以实现FPGA固件的在线下载功能。上述方式可以利用FPGA芯片的闲置资源，无需额外增加芯片，节约单板的PCB(Printed Circuit Board，印制电路板)资源和成本。在实现FPGA在线升级功能时，上述方式无需占用处理器的GPIO资源，硬件电路设计简单，FPGA芯片内部的GPIO控制寄存器易于集成。在线下载软件程序仅需要调整JTAG信号的接口程序，易于实现。当FPGA芯片的GPIO控制寄存器定义不产生变化时，可以实现更好的继承性。

附图说明

为了更加清楚地说明本发明实施例的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据本发明实施例的这些附图获得其他的附图。

图1是现有技术中处理器对FPGA芯片进行固件程序的在线下载示意图；

图2是本发明实施例一中提出的一种板卡装置的结构示意图；

图3和图4是本发明实施例一中提出的控制信号电平的时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

针对现有技术中存在的问题，本发明实施例一提供一种板卡装置，该板卡装置可以广泛应用于含有FPGA芯片的单板上，且板卡装置用于实现FPGA芯片的在线下载和在线升级。如图2所示，为本发明实施例一中提出的板卡装置的结构示意图，该板卡装置具体包括：FPGA芯片和处理器，且该FPGA芯片具体包括GPIO控制寄存器和GPIO管脚，该处理器具体包括外设接口。

本发明实施例中，处理器(模块)通过外设接口与FPGA芯片内部的GPIO控制寄存器连接，且处理器通过外设接口控制GPIO控制寄存器，并通过外设接口访问FPGA芯片内部的GPIO控制寄存器。进一步的，GPIO控制寄存器与GPIO管脚连接，且GPIO控制寄存器可以控制FPGA芯片的GPIO管脚输出高电平或者低电平(高/低电平)，和/或，读写指定状态，如读写0/1状态。

本发明实施例中，外设接口(即处理器与FPGA芯片之间的通信接口)的接口速率满足FPGA芯片对下载程序的速率要求，即外设接口的接口速率可以满足JTAG下载程序的要求。基于此，外设接口具体包括但不限于：LPC(Low Pin Count，短管脚计数总线)接口和并行数据/地址总线接口等。其中，该并行数据/地址总线接口具体为并行数据总线接口和并行地址总线接口。

本发明实施例中，GPIO管脚具体包括第一GPIO子管脚，且第一GPIO子管脚用于连接FPGA程序加载控制信号。其中，FPGA程序加载控制信号上的低脉冲能够触发FPGA芯片重新从配置芯片(该配置芯片位于板卡装置内)加载程序，并使在线下载更新后的固件程序生效。进一步的，当偏移地址为第一偏移地址(如0xe4)时，GPIO控制寄存器的类型为读或写(R/W)类型，处理器输出的比特0能够控制FPGA程序加载控制信号进行FPGA程序加载。

本发明实施例中，FPGA芯片还可以具体包括JTAG接口，且GPIO管脚还可以具体包括第二GPIO子管脚、第三GPIO子管脚、第四GPIO子管脚、第五GPIO子管脚。进一步的，第二GPIO子管脚用于连接JTAG接口的TCK(Test Clock，测试时钟)信号，第三GPIO子管脚用于连接JTAG接口的TMS(Test Mode Select，测试模式选择)信号，第四GPIO子管脚用于连接JTAG接口的TDI(Test Data Input，测试数据输入)信号，并且第五GPIO子管脚用于连接JTAG接口的TDO(Test Data Output，测试数据输出)信号。

本发明实施例中，当偏移地址为第二偏移地址(如0xe0)时，GPIO控制寄存器的类型为读或写(R/W)类型，并且处理器输出的比特0能够控制TCK信号输出电平；当偏移地址为第三偏移地址(如0xe1)时，GPIO控制寄存器的类型为读或写(R/W)类型，并且处理器输出的比特0能够控制TMS信号输出电平；当偏移地址为第四偏移地址(如0xe2)时，GPIO控制寄存器的类型为读或写(R/W)类型，并且处理器输出的比特0能够控制TDI信号输出电平；当偏移地址为第五偏移地址(如0xe3)时，GPIO控制寄存器的类型为读(R)类型，并且处理器输出的比特0能够表示TDO信号输入电平。

基于上述分析，本发明实施例中，通过5个GPIO管脚(即第二GPIO子管脚、第三GPIO子管脚、第四GPIO子管脚、第五GPIO子管脚、第一GPIO子管脚)分别用于连接JTAG接口的TCK信号、TMS信号、TDI信号、TDO信号，以及连接FPGA程序加载控制信号。进一步的，用作JTAG接口的TCK信号、TMS信号、TDI信号的GPIO设为输出，用作JTAG接口的TDO信号的GPIO设为输入，用作FPGA程序加载控制信号的GPIO设为输出。

如表1所示，为FPGA芯片的GPIO控制寄存器的定义。其中，偏移地址、寄存器名称、寄存器位宽和有效比特位均可以由用户自行定义。更进一步的，GPIO控制寄存器使用的FPGA芯片的GPIO管脚资源也可以由用户自行分配。

表1

偏移地址	寄存器名称	寄存器位宽	类型	初始值	含义
						0xe0	TCK_CTRL	8	R/W	0xff	BIT0控制TCK输出电平

0xe1	TMS_CTRL	8	R/W	0xff	BIT0控制TMS输出电平
						0xe2	TDI_CTRL	8	R/W	0xff	BIT0控制TDI输出电平
0xe3	TDO_STATUS	8	R	0xff	BIT0表示TDO输入电平
						0xe4	PRGM_CTRL	8	R/W	0xff	BIT0控制FPGA程序加载

基于上述GPIO控制寄存器的定义，处理器通过操作FPGA芯片的GPIO控制寄存器，以控制GPIO电平的时序图如图3所示，图3中以TCK信号为例，即图3为处理器控制TCK信号的电平时序图。在图3中，WE为处理器写使能信号(Write Enable)，ADDR为处理器地址输出(Address)，DOUT为处理器数据输出(Data Out)。在WE信号上跳沿，数据被存入TCK_CTRL寄存器，并立即反映至TCK信号电平输出。处理器通过读取FPGA芯片的GPIO控制寄存器，以获取GPIO电平状态的时序图如图4所示，图4中以TDO信号为例，即图4为处理器读取TDO信号的电平时序图。在图4中，TDO信号电平状态与FPGA芯片的GPIO控制寄存器TDO_STATUS的BIT0保持同步变化，图4中的OE为处理器读使能信号(Read Enable)，ADDR为处理器地址输出(Address)，DIN为处理器数据输入(Data In)。当处理器的OE信号变低后，根据相应ADDR地址信息，TDO_STATUS寄存器数值被反映在处理器DIN输入上面，该值进而被处理器程序所获得，配合完成JTAG时序。

本发明实施例中，板卡装置还可以具体包括：MUX(Multiplexer，多路选择电路)和JTAG插座；其中，GPIO管脚与MUX连接，JTAG插座与MUX连接。基于此，FPGA芯片的GPIO管脚需要连接至MUX，并与来自JTAG插座的JTAG信号进行二选一。进一步的，在调试模式下，MUX断开MUX与GPIO管脚之间的连接，保持MUX与JTAG插座之间的连接，以使用下载线缆进行程序的下载更新；在正常模式下，MUX断开MUX与JTAG插座之间的连接，保持MUX与GPIO管脚之间的连接，以使能在线下载功能。基于此，在调试模式下，JTAG信号连接至JTAG插座，使用下载线缆进行程序的下载更新，在正常模式下，JTAG信号连接至GPIO管脚，使能在线下载功能。

本发明实施例中，MUX在接收到判决信号时，则确定工作模式为调试模式；或者，MUX在未接收到判决信号时，则确定工作模式为正常模式。或者，MUX在接收到判决信号时，则确定工作模式为正常模式；或者，MUX在未接收到判决信号时，则确定工作模式为调试模式。进一步的，判决信号具体可以为选路信号SEL，且判决信号可以来自板卡装置的板内拨码或者跳线。

本发明实施例中，板卡装置还可以包括匹配网络；MUX与匹配网络连接，且FPGA芯片内部的JTAG接口与匹配网络连接。基于此，在调试模式下，MUX将来自JTAG插座的JTAG信号通过匹配网络传输给JTAG接口；在正常模式下，MUX将来自GPIO管脚的JTAG信号通过匹配网络传输给JTAG接口。进一步的，由于MUX与FPGA芯片专用的JTAG接口通过匹配网络进行连接，因此，MUX可以选出一组JTAG信号(来自JTAG插座的JTAG信号或来自GPIO管脚的JTAG信号)，并将JTAG信号传输给JTAG接口。

基于上述硬件连接关系，则FPGA芯片的在线下载升级流程具体包括：

步骤1、FPGA芯片在线升级前，应保证单板(即板卡装置)的硬件、固件和软件处于如下状态：FPGA芯片的相关硬件电路已经按照图2所示的硬件连接关系进行实现。已通过编程器为相应的FPGA配置芯片烧入带有GPIO控制模块(即GPIO控制寄存器)的固件版本，并完成在单板的安装或焊接；或者，已经通过JTAG接口下载电缆为已经安装在单板上的相应FPGA配置芯片烧入带有GPIO控制模块的固件版本。修改FPGA厂家在线下载程序中的JTAG信号接口程序，将操作处理器GPIO的模块程序替换为操作FPGA芯片的GPIO的程序，并完成程序在用户操作系统环境下的编译和加载等功能。

步骤2、在实施在线下载升级固件版本时，使用标准在线下载格式PROM(Programmable Read-Only Memory，可编程只读存储器)文件作为程序文件输入，运行FPGA在线下载程序。此处使用的升级文件需要具有GPIO控制模块，否则升级后的FPGA芯片将不支持使用本发明实施例进行在线升级。

步骤3、在程序返回成功之后，需要令FPGA芯片加载升级后的固件程序，主要包括以下方式：通过JTAG接口发送满足FPGA格式要求的刷新命令，令FPGA芯片加载升级后的固件程序；或者，通过操作FPGA芯片中用于控制FPGA程序刷新管脚的GPIO寄存器，令FPGA芯片加载刷新后的程序。

步骤4、对处理器进行复位操作，令处理器对FPGA芯片内部的功能寄存器重新进行初始化配置。经过上述步骤，可以完成在线下载升级流程。

基于上述技术方案，本发明实施例中，利用FPGA芯片的闲置资源，在FPGA芯片中嵌入一个GPIO控制寄存器，并通过FPGA芯片内部的GPIO管脚将GPIO控制寄存器连接到FPGA芯片内部的JTAG接口，使得处理器可以通过操作FPGA芯片的GPIO控制寄存器的方式，完成JTAG接口时序的模拟，从而避免执行在线下载程序后返回失败，并可以实现FPGA固件的在线下载功能。上述方式可以利用FPGA芯片的闲置资源，无需额外增加芯片，节约单板的PCB资源和成本。在实现FPGA在线升级功能时，上述方式无需占用处理器的GPIO资源，硬件电路设计简单，FPGA芯片内部的GPIO控制寄存器易于集成。在线下载软件程序仅需要调整JTAG信号的接口程序，易于实现。当FPGA芯片的GPIO控制寄存器定义不产生变化时，可以实现更好的继承性。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。本领域技术人员可以理解实施例中的装置中的模块可以按照实施例描述进行分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。以上公开的仅为本发明的几个具体实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (10)

1.一种板卡装置，其特征在于，所述板卡装置具体包括：现场可编程门阵列FPGA芯片和处理器，所述FPGA芯片具体包括通用输入输出GPIO控制寄存器和GPIO管脚，所述处理器具体包括外设接口；其中：

所述处理器通过所述外设接口与所述FPGA芯片内部的所述GPIO控制寄存器连接，且所述处理器通过所述外设接口控制所述GPIO控制寄存器；

所述GPIO控制寄存器与所述GPIO管脚连接，且所述GPIO控制寄存器控制所述GPIO管脚输出高电平或者低电平，和/或，读写指定状态；

FPGA芯片内部的GPIO控制寄存器通过GPIO管脚与FPGA芯片内部的JTAG接口连接；

所述处理器通过所述GPIO控制寄存器，完成JTAG接口时序的模拟；

所述外设接口的接口速率满足所述FPGA芯片对下载程序的速率要求。

2.如权利要求1所述的板卡装置，其特征在于，所述外设接口具体包括：短管脚计数总线LPC接口、并行数据总线接口、并行地址总线接口。

3.如权利要求1所述的板卡装置，其特征在于，所述GPIO管脚具体包括第一GPIO子管脚，且所述第一GPIO子管脚用于连接FPGA程序加载控制信号；其中，所述FPGA程序加载控制信号的低脉冲能够触发所述FPGA芯片重新从配置芯片加载程序，并使在线下载更新后的固件程序生效。

4.如权利要求3所述的板卡装置，其特征在于，当偏移地址为第一偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述FPGA程序加载控制信号进行FPGA程序加载。

5.如权利要求1所述的板卡装置，其特征在于，所述FPGA芯片还具体包括联合测试行为组织JTAG接口；所述GPIO管脚还具体包括第二GPIO子管脚、第三GPIO子管脚、第四GPIO子管脚、第五GPIO子管脚；

所述第二GPIO子管脚用于连接所述JTAG接口的测试时钟TCK信号，所述第三GPIO子管脚用于连接所述JTAG接口的测试模式选择TMS信号，所述第四GPIO子管脚用于连接所述JTAG接口的测试数据输入TDI信号，所述第五GPIO子管脚用于连接所述JTAG接口的测试数据输出TDO信号。

6.如权利要求5所述的板卡装置，其特征在于，

当偏移地址为第二偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述TCK信号输出电平；

当偏移地址为第三偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述TMS信号输出电平；

当偏移地址为第四偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述TDI信号输出电平；

当偏移地址为第五偏移地址时，所述GPIO控制寄存器的类型为读类型，且所述处理器输出的比特0能够表示所述TDO信号输入电平。

7.如权利要求1或5或6所述的板卡装置，其特征在于，

所述板卡装置还具体包括：多路选择电路MUX和JTAG插座；其中，所述GPIO管脚与所述MUX连接，所述JTAG插座与所述MUX连接；

在调试模式下，所述MUX断开所述MUX与所述GPIO管脚之间的连接，保持所述MUX与所述JTAG插座之间的连接，以使用下载线缆进行程序的下载更新；在正常模式下，所述MUX断开所述MUX与所述JTAG插座之间的连接，保持所述MUX与所述GPIO管脚之间的连接，以使能在线下载功能。

8.如权利要求7所述的板卡装置，其特征在于，

所述MUX在接收到判决信号时，确定工作模式为调试模式；或者，所述MUX在未接收到所述判决信号时，确定工作模式为正常模式；或者，

所述MUX在接收到判决信号时，确定工作模式为正常模式；或者，所述MUX在未接收到所述判决信号时，确定工作模式为调试模式。

9.如权利要求8所述的板卡装置，其特征在于，

所述判决信号来自所述板卡装置的板内拨码或者跳线。

10.如权利要求7所述的板卡装置，其特征在于，

所述板卡装置还具体包括：匹配网络；其中，所述MUX与所述匹配网络连接，且所述FPGA芯片内部的JTAG接口与所述匹配网络连接；

在调试模式下，所述MUX将来自所述JTAG插座的JTAG信号通过所述匹配网络传输给所述JTAG接口；在正常模式下，所述MUX将来自所述GPIO管脚的JTAG信号通过所述匹配网络传输给所述JTAG接口。