CN1464421A - 一种对现场可编程门阵列的在线加载方法 - Google Patents

一种对现场可编程门阵列的在线加载方法 Download PDF

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Abstract

一种对现场可编程门阵列的在线加载方法，是在该板CPU芯片没有通用I/O接口的单板上，对该单板上的可擦编程逻辑器件EPLD编程设置多个寄存器和计数器，使CPU能够通过其总线和该可擦编程逻辑器件EPLD按位访问现场可编程门阵列FPGA，实现单板上的现场可编程门阵列FPGA在线加载。本发明不仅解决了没有通用I/O接口的CPU的FPGA现场加载问题，实现了单板上FPGA的在线升级功能，填补了现有技术中的空缺；而且，该FPGA的加载过程控制灵活，处理步骤比较简单、工作可靠、便于实现，资源占有极小。

Description

一种对现场可编程门阵列的在线加载方法
所属领域
本发明涉及一种实现可编程逻辑器件的加载方法，确切地说，涉及一种在单板上的中央处理器(CPU，Central Processing Unit)不能提供通用I/O管脚的情况下，对现场可编程门阵列FPGA实现在线下载的配置方法，属于电数字数据处理技术领域。
背景技术
随着可编程逻辑芯片在数字电路设计中的广泛应用，在越来越多的设计中采用了可擦编程逻辑器件(EPLD，Erasable Programmable logic Device)、现场可编程门阵列(FPGA，Field Programmable Gate Array)等可编程器件。但是，使用下载电缆对FPGA进行程序配置下载，会严重影响FPGA的应用范围和场合。
众所周知，配置是将设计规定的编程数据加载到可编程器件中的运行过程，以定义器件内部功能及其互连的功能。对于不同的器件，一般有六种加载选择模式，主要是：主动串行、从动串行、主动并行、从动并行、CPU同步模式和CPU异步模式。这些模式一般是通过跳线控制FPGA的M0、M1、M2管脚来实现的，通常会由于FPGA的型号不同而只提供其中几种加载模式。这些管脚也可复用，其中M2、M0可用作输入，M1可用作输出。下面即为M0、M1、M2三个管脚与其相应模式选择的对照表：
    M2   M1   M0     含义
    0    0    0     主动串行模式
    1    1    1     从动串行模式
    1    0    0     主动并行模式
    0    1    0     从动并行模式
    0    1    1     CPU同步模式
    1    0    1     CPU异步模式
因此，在设计软件时，FPGA一般不会自动使用M0、M1、M2管脚，除非在设计时特别指定。下面对六种加载选择模式作简要介绍：
方式一：主动串行模式：该模式是由FPGA提供时钟，外部的PROM提供串行数据，FPGA通过单板上串行PROM加载，适用于开发单板调试及生产测试。
方式二：从动串行模式：该模式是由外部提供同步的串行数据和时钟，FPGA在CCLK的上升沿接收串行配置数据。一般通过计算机的加载电缆对FPGA进行加载，或者可由单板上的CPU的同步串口对FPGA进行加载。多个从动器件如果有相同的配置数据，则可将它们的数据输入DIN管脚并联，这样，多个器件可以同时加载配置。
方式三：主动并行模式：该模式是由FPGA提供变化的地址(从0000开始，或从FFFF开始)，外部的可擦编程只读存储器EPROM或电可擦编程只读存储器E2PROM提供数据进行加载的方式。这种方式加载速度较快，而且外部的E2PROM也可以擦除，适合大容量的FPGA的加载。
方式四：从动并行模式：该模式与从动串行模式相类似，只是数据以并行格式存在，而且一次一个字节地进入加载器件，所以其加载速率是从动串行模式的四倍。
方式五：CPU同步模式：该模式是指单板上的CPU提供数据和时钟，以同步并口的方式加载数据。
方式六：CPU异步模式：该模式允许FPGA从总线中接收字节宽度的数据，RDY/BUSY作为握手信号。在异步外设模式中，内部的振荡器产生时钟信号：CCLK，CCLK也可驱动从动器件。
在以上所有的配置模式中，数据流的格式是相同的。即加载的数据流都是用一连串的8个“1”和四位标志头(0010)开始，随后是24比特的长度值。长度和数据帧的个数取决于器件类型，每一帧有一个起始位表示开始，结束时有一个错误校验标志。在所有FPGA中，当配置结束时，需要额外的若干个时钟脉冲来启动FPGA工作。在实现软件中，可以选择需要或不需要奇偶校验CRC。如果选择奇偶校验CRC，软件就会计算并在每一帧结束的区域插入一个校验位。若在加载中，检测到有某些数据流不正确，则将INIT拉低，在主动模式中，CCLK和地址信号持续变化，这时设计者就需要监测INIT，将/PROG重新拉低，再来一次配置。
FPGA系列上电加载有四个主要的步骤：a、配置存储器清零，b、初始化，c、配置，d、内部配置启动。这种现有技术的优点是：实现简单、方便，适合实验室调试。其缺点是：对应用场合、环境和方式有较多要求和限制，不利于在线加载。另外，对于没有通用I/O接口的CPU，就无法实现CPU加载FPGA。
发明内容
本发明的目的是提供一种对现场可编程门阵列的在线加载方法，以解决现有技术中对于没有通用I/O接口的CPU，无法实现CPU加载FPGA的缺陷。
本发明的目的是这样实现的：一种对现场可编程门阵列的在线加载方法，其特征在于：
(1)在CPU芯片与现场可编程门阵列FPGA之间设置可擦编程逻辑器件EPLD；
(2)对该可擦编程逻辑器件EPLD设置多个寄存器和计数器；
(3)该CPU芯片通过总线和该可擦编程逻辑器件EPLD按位访问现场可编程门阵列FPGA，实现可编程门阵列FPGA在线加载。
所述的多个寄存器包括：表示FPGA初始化状态的初始化结果寄存器、表示FPGA当前所处的状态的编程状态寄存器、表示对FPGA进行编程后返回的状态结果的编程结果寄存器、表示FPGA时钟历史状态的编程时钟历史寄存器、表示FPGA时钟当前状态的编程时钟寄存器和用于对CPU写入EPLD的数据按照比特方式进行并/串转换的并行数据寄存器。
CPU芯片的具体操作步骤是：
(1)在EPLD的FPGA编程状态寄存器中设置PROG为“0”，并延时；
(2)在EPLD的FPGA编程状态寄存器中设置PROG为“1”，并延时以等待FPGA芯片的初始化结束，其标志为初始化结果寄存器INIT为“1”；
(3)CPU将待加载数据按字节方式写入EPLD的并行数据寄存器；
(4)在EPLD的编程时钟寄存器CCLK中设置“1”，然后再设置“0”，如此循环反复操作，直至写完一个字节；期间，EPLD的编程时钟历史寄存器被用作记录上次编程时钟寄存器的内容；
(5)反复执行步骤(3)、(4)，直至FPGA数据文件全部加载完毕；
(6)读EPLD的FPGA编程结果寄存器DONE的状态，检查FPGA的加载情况：当编程结果寄存器为“1”，表明加载成功；编程结果寄存器为“0”，则表明加载异常或出错，重新进行加载。
在上述加载步骤(2)中，等待FPGA芯片的初始化延时时间对于不同的FPGA芯片是不同的。
在上述加载步骤(3)中，在EPLD中对于已经进行了串并转换的数据FPGA_DIN和FPGA_CLK应进行同步处理。
本发明的特点是充分利用EPLD的简单方便的可编程优势，以及其只需要一次固化就可以使用的特性，再与单板上的CPU相配合，就可以使得没有通用I/O接口的CPU芯片的单板上的CPU(如MPC8240)能够通过该单板上的EPLD和总线对其上的FPGA执行按位加载，实现FPGA的在线加载。本发明不仅解决了没有通用I/O接口的CPU的FPGA现场加载问题，实现了单板上FPGA的在线升级功能，填补了现有技术中的空缺；而且，该FPGA的加载过程控制灵活，处理步骤比较简单、工作可靠、便于实现，资源占有极小。本发明的加载方式是以从动串行方式进行的。诚然，本发明也存在有局限之处，例如，要求实现加载FPGA的单板上必须有EPLD器件。
附图说明
图1是本发明的工作原理示意框图。
图2是本发明的CPU在在线加载过程中的操作步骤流程图。
具体实施方式
本发明是一种用可擦编程逻辑器件对现场可编程门阵列的在线加载方法，该方法是在没有通用I/O接口的CPU芯片所在的单板上，对该单板上的可擦编程逻辑器件EPLD编程设置多个寄存器和计数器，使CPU能够通过其总线和该可擦编程逻辑器件EPLD按位访问现场可编程门阵列FPGA，实现单板上的现场可编程门阵列FPGA在线加载。
参见图1，实际上，通常FPGA的加载是一个将加载数据串行地按照比特方式加载到FPGA中的过程。然而，对于没有通用I/O接口的CPU芯片，其访问则要通过总线形式进行。所以，本发明就是通过可编程逻辑器件EPLD实现CPU的总线按位访问FPGA的转换，图1展示了三者之间的具体连线方式。
本发明在可擦编程逻辑器件EPLD中，共设置了6个寄存器和1个计数器，其名称、类型、结构和初始值如下表所示：
寄存器名称 寄存器类型     数据格式 初始值
7    6  5    4   3    2  1   0
    编程状态寄存器Program StatusRegister W/R NA PROG 0x1
    编程结果寄存器Program ResultRegister Read only NA DONE 0x0
  初始化结果寄存器Initialization ResultRegister Read only NA INIT 0x0
    编程时钟寄存器Clk Register     Write                   NA  CCLK   0x0
    编程时钟历史寄存器Last_Clk Register       -                   NA  CCLK_OLD 0x0
其中各寄存器的具体说明如下：
1、FPGA编程状态寄存器(Program Status Register)为可读、可写寄存器，表示FPGA现在所处的状态(编程态/正常态)，当编程状态标识PROG＝1时表示编程态，而PROG＝0时表示正常态，NA表示保留的空闲数据位。
2、FPGA编程结果寄存器(Program Result Register)为只读寄存器，表示对FPGA进行编程后返回的状态结果(加载正常结束/加载异常)，编程结果标识DONE＝1时表示加载正常结束，DONE＝0时表示加载异常。
3、初始化结果寄存器为只读寄存器，表示FPGA初始化的状态，初始化标识INIT＝1时表示对其初始化，INIT＝0时表示初始化结束。
4、编程时钟寄存器(Clk Register)为可写寄存器，用以记录CPU给出的本次时钟CCLK信号的状态，当时钟信号CCLK在0、1变化时表示周期。
5、编程时钟历史寄存器(Last_Clk Register)为EPLD内部寄存器，不能读写，CCLK_OLD用以记录CPU给出的上次CCLK信号的状态。
6、并行数据寄存器(Parallel Data Register)为8位可读、写的数据寄存器，用以存放CPU发出的，欲加载的FPGA编程数据。
7、计数器(Counter Register)是为了在EPLD中实现按照比特方式将CPU写入EPLD的数据进行并/串转换而设置的计数器。
参见图2所示的本发明在加载过程中的CPU的具体操作步骤流程图：
(1)初始化EPLD：通过编程在该EPLD中设置多个寄存器和计数器；
(2)在EPLD的FPGA编程状态寄存器中设置PROG为“0”，并延时300ns以上；
(3)在EPLD的FPGA编程状态寄存器中设置PROG为“1”，并延时2us以上，以等待FPGA芯片的初始化结束，其标志为初始化结果寄存器INIT为“1”；
(4)CPU将待加载数据按字节方式写入EPLD的并行数据寄存器；
(5)在EPLD的编程时钟寄存器CCLK中设置“1”，然后再设置“0”，如此循环反复操作8次；期间，EPLD的编程历史时钟寄存器被用作记录上次编程时钟寄存器的内容；
(6)反复执行步骤(4)、(5)，直至FPGA数据文件全部加载完毕；
(7)读EPLD的FPGA编程结果寄存器DONE的状态，检查FPGA的加载情况：当编程结果寄存器为“1”，表明加载成功；编程结果寄存器为“0”，则表明加载异常或出错，重新进行加载。
在上述加载步骤(3)中，等待FPGA芯片的初始化延时时间对于不同的FPGA芯片略有不同，如果能够延长等待时间达1秒，则可满足绝大多数的FPGA芯片要求。另外，在上述加载步骤(4)中，由于CPU写入EPLD的欲加载的数据和模拟的FPGA_CLK信号不能同时有效，因此需要在EPLD中，对于已经进行了串并转换的数据FPGA_DIN和FPGA_CLK应进行同步处理。

Claims (5)

1、一种对现场可编程门阵列的在线加载方法，其特征在于：
(1)在CPU芯片与现场可编程门阵列FPGA之间设置可擦编程逻辑器件EPLD；
(2)对该可擦编程逻辑器件EPLD设置多个寄存器和计数器；
(3)该CPU芯片通过总线和该可擦编程逻辑器件EPLD按位访问现场可编程门阵列FPGA，实现可编程门阵列FPGA在线加载。
2、根据权利要求1所述的一种对现场可编程门阵列的在线加载方法，其特征在于：所述的多个寄存器包括：表示FPGA初始化状态的初始化结果寄存器、表示FPGA当前所处的状态的编程状态寄存器、表示对FPGA进行编程后返回的状态结果的编程结果寄存器、表示FPGA时钟历史状态的编程时钟历史寄存器、表示FPGA时钟当前状态的编程时钟寄存器和用于对CPU写入EPLD的数据按照比特方式进行并/串转换的并行数据寄存器。
3、根据权利要求1所述的一种对现场可编程门阵列的在线加载方法，其特征在于：CPU芯片的具体操作步骤是：
(1)在EPLD的FPGA编程状态寄存器中设置PROG为“0”，并延时；
(2)在EPLD的FPGA编程状态寄存器中设置PROG为“1”，并延时以等待FPGA芯片的初始化结束，其标志为初始化结果寄存器INIT为“1”；
(3)CPU将待加载数据按字节方式写入EPLD的并行数据寄存器；
(4)在EPLD的编程时钟寄存器CCLK中设置“1”，然后再设置“0”，如此循环反复操作，直至写完一个字节；期间，EPLD的编程时钟历史寄存器被用作记录上次编程时钟寄存器的内容；
(5)反复执行步骤(3)、(4)，直至FPGA数据文件全部加载完毕；
(6)读EPLD的FPGA编程结果寄存器DONE的状态，检查FPGA的加载情况：当编程结果寄存器为“1”，表明加载成功；编程结果寄存器为“0”，则表明加载异常或出错，重新进行加载。
4、根据权利要求3所述的一种用可擦编程逻辑器件对可编程门阵列的在线加载方法，其特征在于：在上述加载步骤(2)中，等待FPGA芯片的初始化延时时间对于不同的FPGA芯片是不同的。
5、根据权利要求3所述的一种用可擦可编程逻辑器件对可编程门阵列的在线加载方法，其特征在于：在上述加载步骤(3)中，在EPLD中对于已经进行了串并转换的数据FPGA_DIN和FPGA_CLK应进行同步处理。
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