CN109117205A - 一种基于mcu和fpga的双芯片加载方法 - Google Patents

一种基于mcu和fpga的双芯片加载方法 Download PDF

Info

Publication number
CN109117205A
CN109117205A CN201810813353.1A CN201810813353A CN109117205A CN 109117205 A CN109117205 A CN 109117205A CN 201810813353 A CN201810813353 A CN 201810813353A CN 109117205 A CN109117205 A CN 109117205A
Authority
CN
China
Prior art keywords
chip
fpga
mcu
dual
flash
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810813353.1A
Other languages
English (en)
Other versions
CN109117205B (zh
Inventor
杨煦
宋伟铭
周中亚
李润锋
刘敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BEIJING IMAGE VISION TECHNOLOGY BRANCH CHINA DAHENG (GROUP) Co Ltd
BEIJING DAHENG IMAGE VISION Co Ltd
Original Assignee
BEIJING IMAGE VISION TECHNOLOGY BRANCH CHINA DAHENG (GROUP) Co Ltd
BEIJING DAHENG IMAGE VISION Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BEIJING IMAGE VISION TECHNOLOGY BRANCH CHINA DAHENG (GROUP) Co Ltd, BEIJING DAHENG IMAGE VISION Co Ltd filed Critical BEIJING IMAGE VISION TECHNOLOGY BRANCH CHINA DAHENG (GROUP) Co Ltd
Priority to CN201810813353.1A priority Critical patent/CN109117205B/zh
Publication of CN109117205A publication Critical patent/CN109117205A/zh
Application granted granted Critical
Publication of CN109117205B publication Critical patent/CN109117205B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/445—Program loading or initiating
    • G06F9/44521—Dynamic linking or loading; Link editing at or after load time, e.g. Java class loading

Abstract

本发明公开了一种基于MCU和FPGA的双芯片加载方法，所述方法用于对具有第一芯片、第二芯片和单个固件程序存储装置的系统进行双芯片加载，所述第一芯片和所述第二芯片之间具有时钟和数据通信连接，所述第一芯片和第二芯片与所述固件程序存储装置通信连接。本发明的加载方法使得读出的数据可以分别进入MCU和FPGA，只要在配置FPGA的时候保证了其配置时序即可配置成功。这种加载方案减少了启动配置的时间降低了对于内存大小的依赖。

Description

一种基于MCU和FPGA的双芯片加载方法
技术领域
本发明涉及电子领域，具体涉及一种基于MCU和FPGA的双芯片加载方法。
背景技术
在工业应用中，为了保证设备的稳定可靠运行，往往需要双芯片控制。
嵌入式主芯片的加载程序通常从FLASH的0地址开始，将指定长度的数据加载到RAM，然后开始运行程序。对于双芯片的启动加载，通常有两种方式：方案1，每个主芯片都单独外挂一个FLASH，每个芯片都从自己的FLASH的0地址开始读取程序；方案2，选择一个芯片作为启动芯片，当该芯片程序运行起来后，再由该芯片读取另一芯片的程序到内存，然后配置加载另一芯片。
现有方案1的缺点在于两个FLASH芯片增加了成本，增加了升级方案的难度，增加了PCB板的大小，导致成本高、维护困难。现有方案2的缺点在于加载启动速度慢，依赖内存空间比较大，其中的主芯片必须具有足够的内存空间，以便临时缓存辅助芯片的加载程序。
发明内容
针对现有技术的不足，本发明提供了一种双芯片启动方案，采用单FLASH保存双芯片的程序。通常情况下，如果简单地采用单Flash双芯片的方式在进行芯片启动加载时会遇到较大的问题，因为当芯片为主动加载启动时，需要从FLASH的0地址开始读取程序启动，然而二者之间的程序是彼此不同的，因此必须配置一个芯片为主芯片，主芯片从FLASH的0地址启动，主芯片启动后，由主芯片缓存从芯片的程序，并负责从芯片的启动加载，从而实现双芯片启动。然而，这种启动方式无疑是加长了启动的时间，在对于即插即用设备时，启动时间显得尤为重要。
而本发明采用了一种特殊的连接构造以及加载方法，解决了这一问题。
具体而言，本发明提供了一种基于MCU和FPGA的双芯片加载方法，其特征在于，所述方法用于对具有第一芯片、第二芯片和单个固件程序存储装置的系统进行双芯片加载，所述第一芯片和所述第二芯片之间具有时钟和数据通信连接，所述第一芯片和第二芯片与所述固件程序存储装置通信连接，所述方法包括：
步骤S1、启动所述第一芯片；
步骤S2、由所述第一芯片发出复位命令对所述第二芯片进行复位；
步骤S3、由所述第一芯片向所述固件程序存储装置发出读取命令；
步骤S4、所述第一芯片暂停SPI操作；
步骤S5、所述第二芯片复位完成后，进行预定时间的延时；
步骤S6、由所述第一芯片向所述固件程序存储装置和所述第二芯片发出时钟信号，由所述第二芯片进行固件程序读取和加载操作；
步骤S7、判断固件程序读取是否完成，若完成则进行下一步，否则继续读取；
步骤S8、由所述第一芯片额外发出8个时钟；
步骤S9、查询第二芯片产生的DONE信号，查询到后，第二芯片加载成功。
在一种实现方式中，所述第一芯片为MCU，所述第二芯片为FPGA。
在另一种实现方式中，所述第一芯片为CYUSB3014，所述第二芯片为Spartan-6。
在另一种实现方式中，所述MCU通过SPI的四个管脚：CS、MOSI、MISO、CLK与FLASH相连，所述FPGA的CCLK和DIN分别与MCU端的CLK和MISO相连。
在另一种实现方式中，所述步骤5中的预定延时为5ms。
在另一种实现方式中，所述方法还包括在所述第二芯片启动时，其DIN管脚作为程序加载数据的输入管脚，在所述第一芯片和所述第二芯片启动后，所述第二芯片的DIN管脚改变其数据输送方向为输出。
在另一种实现方式中，所述第一芯片和所述第二芯片运行时，所述第一芯片的CS_FPGA、MOSI、CLK以及所述第二芯片的DIN四个管脚组成以所述第一芯片为主的SPI控制接口。
技术效果
本发明所提供的技术方案与背景技术中所描述的现有方案1(双FLASH)相比节省了成本，减少了PCB的大小，降低了在线烧写的复杂度。
本发明所提供的技术与背景技术中所描述的现有方案2(单FLASH方案)相比，节省了启动加载的时间，减少了启动加载时对于内存的需求。背景技术中所介绍的方案2，其加载过程分为两个步骤：读出和配置，配置过程是将读出的数据原封不动的配置到FPGA。本发明的技术方案与现有方案2相比区别在于，读出的数据同时进入了MCU和FPGA，只是在进行配置时，通过控制配置时钟来实现二者对配置数据的利用，这样保证了其配置时序即可配置成功。这种加载方案减少了启动配置的时间降低了对于内存大小的依赖。
附图说明
图1为本发明的加载方法所应用于的一种双芯片结构的连接方式示意图；
图2为MCU加载FPGA流程图；
图3为MER-500-14U3X相机硬件连接图；
图4为MER-500-14U3X相机启动加载FPGA流程图。
具体实施方式
以下结合附图及其实施例对本发明进行详细说明，但并不因此将本发明的保护范围限制在实施例描述的范围之中。
实施例1
图1示出了一种双芯片结构的连接方式示意图。如图1所示，本实施例中，MCU通过SPI的四个管脚：CS、MOSI、MISO、CLK与FLASH相连，可独立读写FLASH；将FPGA的CCLK和DIN分别与MCU端的CLK和MISO相连，这样连接FPGA可接收到MCU的时钟和FLASH输出的数据。
此外，本实施例中，将FPGA配置为从串配置模式，该模式下可被动串行加载程序，加载所需的配置文件是.bin格式的；MCU先启动，从FLASH的0地址读出固件程序后，MCU可运行该程序。具体而言，MCU作为主芯片，运行其自身固化到芯片中的引导程序，引导程序运行后，从FLASH的0地址读取其自身的固件程序，当程序正确校验通过后，先行启动运行。
MCU启动程序运行后，可按照图2中的流程配置FPGA，最终查询到DONE信号后，代表FPGA加载成功。
具体而言，如图2所示，首先，MCU将其PROGRAM_B端口设置为输出，然后，拉低PROGRAM_B端口的电平，进而拉低FPGA的PROGRAM_B端口电平(拉低PROGRAM_B的作用是使FPGA芯片处于复位状态，在拉高PROGRAM_B信号之前FPGA的DIN和CCLK不接收任何数据，在此期间MCU发送的读FLASH命令只有FLASH可以接收到。)，接下来，由MCU发出读取Flash的命令(FLASH芯片作为SPI从设备，需要SPI主设备(MCU)发出相应的命令，才能发送数据，命令中需要指定读取内容的地址和长度)，使Flash处于待读取状态，暂停MCU的SPI(串行外设接口)操作，然后，拉高PROGRAM_B端口的电平，进行预定延时，比如延时5ms，接下来，由MCU发出数据读取时钟，读取Flash数据，由于时钟线同时连接了FLASH和FPGA，因此时钟同时进入了两个芯片；由于FLASH已经收到了读取数据的命令，当FLASH再次收到时钟后，就会从MISO发出数据，数据同时进入MCU和FPGA，然而此时MCU已经不需要该数据了，因此无需缓存该数据，FPGA收完所有数据后，既完成了加载过程。接下来，判断配置数据是否读取完成，若未读取完成则继续读取，若读取完成，由MCU再次发出8个时钟信号，待时钟信号结束，由MCU判断是否接收到来自FPGA的DONE信号，若接收到，则加载完成，否则发出错误信号，若错误信号超过预定阈值，则返回设定PROGRAM_B电平的步骤重新加载。
实施例2
图3示出了一种实际使用的相机芯片与FPGA连接时的实际连接结构以及其中的电平信号的示意图。
本实施例中示出的是大恒图像自主研发的MER-500-14U3X相机，其采用了CYUSB3014与Spartan-6的双芯片架构，其启动加载过程采用了本发明所述方案，硬件连接图如图3所示，在这个实施例中，巧妙的将启动和运行过程的管脚进行了分时复用，启动时DIN管脚作为程序加载数据的输入，在运行过程中，CYUSB3014的CS_FPGA、MOSI、CLK、MISO(FPGA_DIN)四个管脚组成了CYUSB3014为主的SPI控制接口，其中FPGA_DIN改变方向为输出。出于节省连线的目的，在这个实施例中，取消了DONE信号的连接，改为通过读取FPGA指定寄存器，判断其内容是否为”0X4448”,来判断是否FPGA配置成功，配置的流程如图4所示。
本实施例的方法主要包括下述步骤：
步骤1、CYPRESS3014启动后运行固化在其自身ROM中的“引导程序”(BootLoader)；
步骤2、利用“引导程序”从FLASH的0地址开始读取“二级引导程序”并跳转到该二级引导程序；
步骤3、“二级引导程序”使用专属SPI从FLASH的指定地址读取并配置FPGA程序；
步骤4、配置FPGA成功后，MCU的“二级引导程序”使用专属SPI从FLASH的另一指定地址读取MCU的“运行程序”，并跳转到该运行程序；
步骤5、启动完成；
需要说明的是，引导程序指的是固化在CYPRESS3014芯片内部，使用专属SPI，必须从FLASH的0地址开始读取固件程序；
二级引导程序为FLASH的0地址存放的固件程序，该程序由MCU运行，用于使用专属SPI配置FPGA之后加载“运行程序”；
运行程序：由于程序运行后需要将GPIF配置为32bit模式已达到USB最高传输速度，而此时GPIF32根数据线与专属SPI有管脚复用，也就是配置为GPIF 32位的情况下，无法使用专属SPI，只能通过其他GPIO仿一个SPI的时序来操作FLASH，仿制的SPI和专属的SPI速度相差1000倍左右，远远无法达到启动加载时间指标的要求；
与本发明中MCU和FPGA双芯片加载过程相比，MCU在步骤2时，直接加载“运行程序”，步骤3中，运行程序的初始化过程配置FPGA，FPGA配置成功后，即启动完成，继续向后运行；如果采用本实施例中的启动过程，比直接用仿制SPI快很多，同时由于加载FPGA采用了本发明专利的方案，又进一步的降低了启动所需时间。
3014先行从FLASH的0地址开始启动运行，由于CYPRESS3014芯片的GPIF(用于连接3014和FPGA的数据总线)配置为32位时才可以达到USB最高的传输速度，但是GPIF配置为32位时与专属SPI有管脚复用，也就是配置为GPIF 32位的情况下，无法使用专属SPI，只能通过其他GPIO仿一个SPI的时序来操作FLASH，仿制的SPI和专属的SPI速度相差1000倍左右，远远无法达到启动加载时间指标的要求。因此，3014先行运行的只是一个“加载程序”，“加载程序”中，将数据总线GPIF配置为16位，使用专属SPI进行FPGA配置，FPGA启动后，再快速读取“运行程序”，校验成功后跳转到“运行程序”，至此完成了所有启动过程。采用这样的启动过程，比直接用仿制SPI快很多，同时由于加载FPGA采用了本发明专利的方案，又进一步的降低了启动所需时间
步骤3中配置FPGA的过程如图4所示，本实施例中，3014运行的使其二级引导程序，该程序将其PROGRAM_B端口设置为输出，然后，拉低PROGRAM_B端口的电平，进而拉低FPGA的PROGRAM_B端口电平(拉低PROGRAM_B的作用是使FPGA芯片处于复位状态，在拉高PROGRAM_B信号之前FPGA的DIN和CCLK不接收任何数据，在此期间3014发送的读FLASH命令只有FLASH可以接收到。接下来，由3014发出从指定位置(该位置对应于PFGA的运行程序)读取Flash的命令，使Flash处于待读取状态，暂停MCU的SPI(串行外设接口)操作，然后，拉高PROGRAM_B端口的电平，进行预定延时，比如延时5ms，接下来，由3014发出数据读取时钟，读取Flash数据，由于时钟线同时连接了FLASH和FPGA，因此时钟同时进入了两个芯片；由于FLASH已经收到了读取数据的命令，当FLASH再次收到时钟后，就会从MISO发出数据，数据同时进入3014和FPGA，然而此时3014已经不需要该数据了，因此无需缓存该数据，FPGA收完所有数据后，既完成了加载过程。接下来，判断配置数据是否读取完成，若未读取完成则继续读取，若读取完成，由3014再次发出8个时钟信号，待时钟信号结束，由3014判断是否接收到来自FPGA的DONE信号，若接收到，则加载完成，否则发出错误信号，若错误信号超过预定阈值，则返回设定PROGRAM_B电平的步骤重新加载。FPGA配置完成后，3014继续进行从Flash的数据读取，读取其自身的运行程序。
本发明相对于现有技术方案2节省了启动加载的时间，同时减少了MCU对于内存的需求，这是因为本发明方案在MCU发起读取FLASH命令之后，在MCU发出时钟信号给FLASH和FPGA的同时，FLASH的MISO管脚输出的数据同时进入了MCU和FPGA，数据读完则FPGA加载完成；如采用方案2的方式，FLASH的MISO只接入MCU，则需要MCU暂时缓存FPGA程序(大概2M)，数据读完后，再按照FPGA的加载配置流程进行配置，如果采用这样的方式，则需要MCU至少存在2M以上的RAM空间，另外，在数据读完后，整个FPGA加载配置过程相对于本发明都属于额外增加的时间。
虽然上面结合本发明的优选实施例对本发明的原理进行了详细的描述，本领域技术人员应该理解，上述实施例仅仅是对本发明的示意性实现方式的解释，并非对本发明包含范围的限定。实施例中的细节并不构成对本发明范围的限制，在不背离本发明的精神和范围的情况下，任何基于本发明技术方案的等效变换、简单替换等显而易见的改变，均落在本发明保护范围之内。

Claims (7)

1.一种基于MCU和FPGA的双芯片加载方法，其特征在于，所述方法用于对具有第一芯片、第二芯片和单个固件程序存储装置的系统进行双芯片加载，所述第一芯片和所述第二芯片之间具有时钟和数据通信连接，所述第一芯片和第二芯片与所述固件程序存储装置通信连接，所述方法包括：
步骤S1、利用所述第一芯片中固化的引导程序启动所述第一芯片，引导程序运行后，从FLASH的0地址读取其自身的固件程序，当程序正确校验通过后，先行启动运行；
步骤S2、由所述第一芯片发出复位命令对所述第二芯片进行复位；
步骤S3、由所述第一芯片向所述固件程序存储装置发出读取命令；
步骤S4、所述第一芯片暂停SPI操作；
步骤S5、所述第二芯片复位完成后，进行预定时间的延时；
步骤S6、由所述第一芯片向所述固件程序存储装置和所述第二芯片发出时钟信号，由所述第二芯片进行固件程序读取和加载操作；
步骤S7、判断固件程序读取是否完成，若完成则进行下一步，否则继续读取；
步骤S8、由所述第一芯片额外发出8个时钟；
步骤S9、查询第二芯片产生的DONE信号，查询到后，第二芯片加载成功。
2.根据权利要求1所述的双芯片加载方法，其特征在于，所述第一芯片为MCU，所述第二芯片为FPGA。
3.根据权利要求2所述的双芯片加载方法，其特征在于，所述第一芯片为CYUSB3014，所述第二芯片为Spartan-6。
4.根据权利要求2所述的双芯片加载方法，其特征在于，所述MCU通过SPI的四个管脚：CS、MOSI、MISO、CLK与FLASH相连，所述FPGA的CCLK和DIN分别与MCU端的CLK和MISO相连。
5.根据权利要求2所述的双芯片加载方法，其特征在于，所述步骤5中的预定延时为5ms。
6.根据权利要求2所述的双芯片加载方法，其特征在于，所述方法还包括在所述第二芯片启动时，其DIN管脚作为程序加载数据的输入管脚，在所述第一芯片和所述第二芯片启动后，所述第二芯片的DIN管脚改变其数据输送方向为输出。
7.根据权利要求2所述的双芯片加载方法，其特征在于，所述第一芯片和所述第二芯片运行时，所述第一芯片的CS_FPGA、MOSI、CLK以及所述第二芯片的DIN四个管脚组成以所述第一芯片为主的SPI控制接口。
CN201810813353.1A 2018-07-23 2018-07-23 一种基于mcu和fpga的双芯片加载方法 Active CN109117205B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810813353.1A CN109117205B (zh) 2018-07-23 2018-07-23 一种基于mcu和fpga的双芯片加载方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810813353.1A CN109117205B (zh) 2018-07-23 2018-07-23 一种基于mcu和fpga的双芯片加载方法

Publications (2)

Publication Number Publication Date
CN109117205A true CN109117205A (zh) 2019-01-01
CN109117205B CN109117205B (zh) 2021-03-30

Family

ID=64862984

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810813353.1A Active CN109117205B (zh) 2018-07-23 2018-07-23 一种基于mcu和fpga的双芯片加载方法

Country Status (1)

Country Link
CN (1) CN109117205B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110286935A (zh) * 2019-08-02 2019-09-27 爱士惟新能源技术(扬中)有限公司 一种双芯片程序更新装置及方法
CN110703891A (zh) * 2019-09-25 2020-01-17 青岛海信电器股份有限公司 显示装置、操作系统的控制方法及片上系统芯片
CN111367850A (zh) * 2020-02-11 2020-07-03 国电南瑞科技股份有限公司 一种fpga和mcu之间的快速通信方法
CN114489826A (zh) * 2020-11-09 2022-05-13 哲库科技(上海)有限公司 芯片运行方法、装置、存储介质及电子设备

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1464421A (zh) * 2002-06-28 2003-12-31 华为技术有限公司 一种对现场可编程门阵列的在线加载方法
US20050014559A1 (en) * 2003-07-16 2005-01-20 Igt Secured verification of configuration data for field programmable gate array devices
US20140096126A1 (en) * 2012-09-30 2014-04-03 Nest Labs, Inc. Updating control software on a network-connected hvac controller
US20140258798A1 (en) * 2013-03-07 2014-09-11 Freescale Semiconductor, Inc. Test control point insertion and x-bounding for logic built-in self-test (lbist) using observation circuitry
CN105320552A (zh) * 2015-12-02 2016-02-10 北京浩瀚深度信息技术股份有限公司 Fpga管脚加载复用装置和方法
CN106293832A (zh) * 2016-08-09 2017-01-04 上海盈方微电子有限公司 一种soc芯片引导启动方法及系统
CN106528244A (zh) * 2016-11-25 2017-03-22 迈普通信技术股份有限公司 Fpga配置文件自动加载系统及方法
US20170139699A1 (en) * 2015-01-05 2017-05-18 Hewlett Packard Enterprise Development Lp Storage device flashing operation
CN107832078A (zh) * 2017-09-15 2018-03-23 西南电子技术研究所（中国电子科技集团公司第十研究所） 基于dsp的fpga程序在线更新电路

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1464421A (zh) * 2002-06-28 2003-12-31 华为技术有限公司 一种对现场可编程门阵列的在线加载方法
US20050014559A1 (en) * 2003-07-16 2005-01-20 Igt Secured verification of configuration data for field programmable gate array devices
US20140096126A1 (en) * 2012-09-30 2014-04-03 Nest Labs, Inc. Updating control software on a network-connected hvac controller
US20140258798A1 (en) * 2013-03-07 2014-09-11 Freescale Semiconductor, Inc. Test control point insertion and x-bounding for logic built-in self-test (lbist) using observation circuitry
US20170139699A1 (en) * 2015-01-05 2017-05-18 Hewlett Packard Enterprise Development Lp Storage device flashing operation
CN105320552A (zh) * 2015-12-02 2016-02-10 北京浩瀚深度信息技术股份有限公司 Fpga管脚加载复用装置和方法
CN106293832A (zh) * 2016-08-09 2017-01-04 上海盈方微电子有限公司 一种soc芯片引导启动方法及系统
CN106528244A (zh) * 2016-11-25 2017-03-22 迈普通信技术股份有限公司 Fpga配置文件自动加载系统及方法
CN107832078A (zh) * 2017-09-15 2018-03-23 西南电子技术研究所（中国电子科技集团公司第十研究所） 基于dsp的fpga程序在线更新电路

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
NOBUAKI DOI ET AL: "Verification of the load sharing characteristics in autonomous decentralized UPS system using FPGA based hardware controller", 《2008 13TH INTERNATIONAL POWER ELECTRONICS AND MOTION CONTROL CONFERENCE》 *
RYOTARO SAKAI ET AL: "Acceleration of Full-PIC Simulation on a CPU-FPGA Tightly Coupled Environment", 《 2016 IEEE 10TH INTERNATIONAL SYMPOSIUM ON EMBEDDED MULTICORE/MANY-CORE SYSTEMS-ON-CHIP (MCSOC)》 *
孙成春等: "MCU控制Xilinx FPGA的下载方法", 《电子技术》 *
胡启道等: "基于MCU的FPGA在线配置", 《电子器件》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110286935A (zh) * 2019-08-02 2019-09-27 爱士惟新能源技术(扬中)有限公司 一种双芯片程序更新装置及方法
CN110286935B (zh) * 2019-08-02 2024-03-26 爱士惟新能源技术(扬中)有限公司 一种双芯片程序更新装置及方法
CN110703891A (zh) * 2019-09-25 2020-01-17 青岛海信电器股份有限公司 显示装置、操作系统的控制方法及片上系统芯片
CN111367850A (zh) * 2020-02-11 2020-07-03 国电南瑞科技股份有限公司 一种fpga和mcu之间的快速通信方法
CN114489826A (zh) * 2020-11-09 2022-05-13 哲库科技(上海)有限公司 芯片运行方法、装置、存储介质及电子设备

Also Published As

Publication number Publication date
CN109117205B (zh) 2021-03-30

Similar Documents

Publication Publication Date Title
CN109117205A (zh) 一种基于mcu和fpga的双芯片加载方法
CN105354070B (zh) 一种通过i2c升级设备固件的方法
CN103777972B (zh) 基于现场可编程门阵列的系统、配置方法以及升级方法
CN102999350B (zh) 一种数字信号处理平台中fpga程序升级在线下载方法
CN202956753U (zh) 一种嵌入式系统中闪存芯片的编程装置及系统
CN101604244B (zh) 一种实现fpga上电即用和远程升级的装置及方法
CN102087606A (zh) 一种fpga配置文件更新装置
CN106201590B (zh) 一种fpga配置文件加载方法和系统
CN107704285B (zh) 现场可编程门阵列多版本配置芯片、系统和方法
CN104731746A (zh) 设备控制器装置
CN205302955U (zh) 离线烧录器
CN101454746A (zh) 一种以多功能存储卡通讯的方法
CN103034515A (zh) 一种卫星导航接收机fpga快速加载方法
CN108920197B (zh) 一种提高fpga串行被动加载速率的加载电路及加载方法
CN201514768U (zh) Fpga控制设备的在线flash烧写器
CN106444498A (zh) Cpu板卡可插拔式替换的飞控计算机
CN111190855A (zh) 一种fpga多重远程配置系统及方法
CN109992555A (zh) 一种供多路服务器共用的管理板卡
CN108062234B (zh) 一种通过mailbox协议实现服务器主机访问BMC FLASH的系统及方法
CN106980587B (zh) 一种通用输入输出时序处理器及时序输入输出控制方法
CN208907999U (zh) 一种新型Raid扣卡
CN103793263A (zh) 一种基于PowerPC处理器的DMA事务级建模方法
CN101667133A (zh) 固件更新方法和使用该方法更新固件的芯片
CN211376201U (zh) 一种命令读写装置、存储器
CN110851164A (zh) 一种具有逻辑在线升级功能的光纤通道节点卡

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant