CN100371892C

CN100371892C - 一种现场可编程门阵列的加载方法

Info

Publication number: CN100371892C
Application number: CNB2005100329683A
Authority: CN
Inventors: 祝文刚
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2005-01-21
Filing date: 2005-01-21
Publication date: 2008-02-27
Anticipated expiration: 2025-01-21
Also published as: CN1808374A

Abstract

一种现场可编程门阵列的加载方法，包括以下步骤：首先在CPU和FPGA之间设置EPLD；然后执行S5-1：启动加载；S5-2：检测加载是否结束，即判断FPGA的DONE信号为结束时，停止加载，判断所述DONE信号为未结束时，执行下面的步骤；S5-3、S5-4：所述CPU一次性将一个字节的需加载数据写入到所述EPLD加载数据寄存器中；S5-5：由所述EPLD的内部逻辑完成将所述数据按位加载到所述FPGA中；S5-6：延迟一定时间；重复步骤S5-2至S5-6直至加载结束。从而减少对EPLD的操作次数，降低加载时间，提高加载速度，大大减少了系统启动时间，降低了系统的故障恢复时间，提高了产品性能和指标。

Description

一种现场可编程门阵列的加载方法

技术领域

本发明涉及向现场可编程门阵列(FPGA，field-programmable gate arrays)中加载文件的方法，特别涉及利用可擦除编程逻辑器件(EPLD，erasableprogrammable logic device)对FPGA进行文件加载的方法。

背景技术

现场可编程门阵列(FPGA)是一种可擦除的可编程只读存储器。通常在单板上电初始化时，将相关程序和数据加载到FPGA中，在FPGA初始化后，可以完成复杂的逻辑控制，来实现各种业务处理功能。由于FPGA是一种掉电不保存数据的逻辑芯片，所以要求每次上电启动都要重新加载，即将数据重新写入FPGA芯片中，使其能够正常工作。

现有的一种现场可编程门阵列的加载方法是将需要加载的文件存储在闪存(FLASH，Flash memory)12中，在上电启动后中央处理器(CPU)11通过其总线从FLASH12中读取数据，然后再通过CPU11的输出/输入(I/O)接口或其他专用接口加载到FPGA13中去，其连接关系如图1所示。所述FPGA加载信号如下表所示：

名称	含义
名称	含义	nCONFIG	逻辑芯片复位管脚
nSTATUS	逻辑芯片复位完成状态管脚	nCONFIG	逻辑芯片复位管脚
nSTATUS	逻辑芯片复位完成状态管脚	DONE	逻辑加载完成状态管脚
DCLK	加载时钟信号	DONE	逻辑加载完成状态管脚
DCLK	加载时钟信号	DATA	加载数据信号

其中，每个加载信号都需要单独连接到一个管脚上，并由软件实现对各个管脚的控制。这种加载方法对应用场合、环境和方式有较多的要求和限制，不利于实现；而且，通常需要CPU11由5-6根额外的I/O管脚提供加载使用，然而CPU11的I/O管脚是相对有限的，在很多系统中很难实现；特别是在没有I/O管脚的情况下，就无法实现CPU11加载FPGA13。

为了解决上述方法的缺点，通常使用一个实现简单的逻辑控制的可擦除可编程逻辑器件(EPLD，erasable programmable logic device)来克服对CPU管脚的需求，可参考中国专利申请第02123505.8号。如图2所示，将FPGA13加载管脚连接到一个EPLD14上，其中，EPLD14与FPGA13相连的管脚电平状态由EPLD14内部寄存器141位来控制，然后EPLD14的配合工作时钟142，通过软件控制CPU11的总线接口来控制EPLD14内部寄存器141的每一位来完成加载，对nCONFIG、DONE、STATE、DCLK、DATA每个信号对应一位寄存器，其中对nCONFIG、DONE、STATE信号的操作是一次性的，而对DCLK、DATA信号的操作是重复的。

请参阅如图3所示的利用后一种方法控制一个字节(BYTE)加载的操作流程，包括以下步骤：

首先进行步骤S3-1：对nCONFIG信号进行处理，启动对FPGA进行加载；然后进行步骤S3-2：判断DONE信号，检测所有加载数据是否加载完成，如果加载完成则结束(S3-12)；如果加载未完成，则进入步骤S3-3：CPU从FLASH中读取一个字节的数据a到其内存中；然后进行步骤S3-4：设定从数据a的低位或高位开始加载，将数据按位加载到所述EPLD的加载寄存器中，然后所述EPLD将加载寄存器的数据按位加载到FPGA中；然后检测8位的字节是否加载完成(S3-5)，如果加载完成则跳转到步骤S3-2；如果加载未完成则读取EPLD的加载寄存器的当前值(S3-6)；然后将加载时钟位与“0”写入EPLD(S3-7)的加载寄存器，使输出时钟位为“0”；为确保每次加载数据a的一位，再次读取EPLD加载寄存器的当前值(S3-8)，然后判断加载数据位(BIT)的电平，写到EPLD加载寄存器(S3-9)；然后再次读取EPLD加字寄存器当前值(S3-10)，改变加载时钟位为高(S3-11)，完成一个数据位的输出；再次检测一个字节数据的8位是否加载完成(S3-5)，直到8位加载完毕。

这种方法由于操作FLASH和EPLD使用同一CPU接口总线，因而在操作时序上必须兼容FLASH的存取时间和EPLD的片选有效时间。然而，由于读写FLASH的时间一般较长，因此，每次访问EPLD寄存器的片选有效时间也应该较长。并且，一般数据从EPLD加载到FPGA中是按照每一个BIT操作的，在使用本方法加载时，每加载一个BIT就要访问至少6次EPLD(上述步骤S6-S11)，加载一个BYTE就要访问48次EPLD，在加载文件很大时(随着内部资源规模的不断增大，加载文件也不断增大)，会导致加载时间过长，影响了整个系统的启动速度。

发明内容

本发明要解决的技术问题在于，提供一种提高加载速度、降低系统启动时间、降低系统故障恢复时间的现场可编程门阵列的加载方法。

本发明解决其技术问题所采用的技术方案是：提供一种现场可编程门阵列的加载方法，包括以下步骤：

S1：在CPU和现场可编程门阵列FPGA之间设置可擦除可编程逻辑器件EPLD；

S2：启动加载；

S3：检测加载是否结束，即判断FPGA的DONE信号为结束时，停止加载，判断所述DONE信号为未结束时，执行下面的步骤；

S4：所述CPU一次性的将一个字节的需加载数据写入到所述EPLD的加载数据寄存器中；

S5：由所述EPLD的内部逻辑完成将所述数据一次性的加载到所述FPGA中；

S6：延迟一定时间，使所述CPU操作数据的时间大于所述EPLD处理加载数据的时间；

重复上述步骤S3至S6直至加载结束。

上述的现场可编程门阵列的加载方法在所述步骤S5中，还包括设置逻辑工作时钟作为加载使用的时钟的步骤。

上述现场可编程门阵列的加载方法所述设置逻辑工作时钟的步骤是将外部工作时钟2分频作为加载使用的时钟。

上述现场可编程门阵列的加载方法在所述步骤S5中，在所述CPU将数据写入所述EPLD加载数据寄存器的同时设置一标志位，所述标志位控制在所述时钟的下降沿输出所述数据到所述FPGA中。

上述现场可编程门阵列的加载方法的步骤S5中，在所述EPLD中设置8位计数器，当所述计数器计数到8个时钟信号时，取消所述标志位，完成对FPGA的一个字节的加载，并且输出一个时钟信号到所述FPGA，停止对所述FPGA进行数据加载，然后执行所述步骤S6。

上述现场可编程门阵列的加载方法所述步骤S6中，所述的延迟一定时间通过CPU操作加延时实现，通过计算比较CPU接口操作时间和EPLD处理8位数据输出到所述FPGA中的时间，来使得所述CPU操作数据的时间大于所述EPLD处理加载数据的时间。

上述现场可编程门阵列的加载方法所述的步骤S4中，所述需加载数据由所述CPU从FLASH中读取，并存储到其内存中。

实施本发明的现场可编程门阵列的加载方法，通过延迟一定时间，使CPU操作数据的时间略大于EPLD处理加载数据时间，从而CPU可以连续的将数据写到EPLD的加载数据寄存器中；并且由EPLD的内部逻辑将其加载数据寄存器中的一个字节的数据一次性的加载到FPGA中，从而可以减少对EPLD的操作次数，大幅度的降低了加载时间，提高了加载速度，从而大大减少了系统启动时间，从另一角度来看降低了系统的故障恢复时间，提高了产品性能和指标。

附图说明

图1是现有一种现场可编程门阵列的加载方法的连接示意图；

图2是现有另一种现场可编程门阵列的加载方法的连接示意图；

图3是图2的可编程门阵列的加载方法的加载流程图；

图4是本发明现场可编程门阵列的加载方法的连接示意图；

图5是本发明现场可编程门阵列的加载方法的加载流程图；

图6是本发明现场可编程门阵列的加载方法的EPLD的逻辑内部示意图。

具体实施方式

请参阅图4至图6，是本发明的现场可编程门阵列的加载方法的一个优选实施方式，首先如图4在CPU11和现场可编程门阵列FPGA13之间设置可擦除可编程逻辑器件EPLD14。所述CPU11通过总线与EPLD14和FLASH12连接，实现将存储在FLASH12中的需要加载文件通过EPLD14快速加载到FPGA13中。所述EPLD14设置有控制寄存器31、8位加载数据寄存器32以及时钟输出逻辑33，并且在所述EPLD14加有外部工作时钟142。所述控制寄存器31与FPGA13的控制信号管脚(nCONFIG、DONE、STATE)连接，所述加载数据寄存器32与FPGA13的数据输入管脚连接，而所述时钟输出逻辑33与FPGA13的时钟输入管脚连接。

如图5所示，在需要进行加载时，首先启动加载(S5-1)，可以通过对nCONFIG管脚发出使能信号，使FPGA13处于可被加载状态。然后，检测加载是否结束(S5-2)，即判断FPGA13的DONE信号为结束时，停止加载(S5-7)；判断所述DONE信号为未结束时，所述CPU11从FLASH12中读取需加载的数据，并存储到其内存中(S5-3)。然后，所述CPU11一次性将一个字节的需加载数据写入到所述EPLD14的加载数据寄存器32中(S5-4)。然后，由所述EPLD14的内部逻辑完成将所述数据一次性加载到所述FPGA13中(S5-5)：即设置外部逻辑工作时钟142作为加载使用的时钟，在本实施例中，如图6所示，为了保证EPLD14输出更可靠，将外部工作时钟142通过分频器36进行2分频作为加载使用的时钟，当然，不进行分频同样也可以实现；并且，在所述CPU11将数据写入所述EPLD14加载数据寄存器32的同时设置一标志位34，所述标志位34控制在所述时钟的下降沿输出所述数据到所述FPGA13中；还可以在所述EPLD14中设置8位计数器35，当所述计数器35计数到8个时钟信号时，取消所述标志位34，完成对FPGA13的一个字节的加载，并且输出一个时钟信号到所述FPGA13，停止对所述FPGA13进行数据加载，从而在CPU11写入数据到EPLD14时防止数据写入FPGA13中。然后，延迟一定时间(S5-6)，通过CPU11操作加延时实现，通过计算比较CPU11接口操作时间和EPLD14处理8位数据输出到所述FPGA13中的时间，来使得所述CPU11操作数据的时间大于所述EPLD14处理加载数据的时间，从而CPU11只需要不断地将需加载数据写到EPLD14的加载数据寄存器中即可，并且可由EPLD14的内部逻辑完成对FPGA13的数据加载，而无需不断的访问EPLD14的状态，从而可以减少对EPLD14的操作次数，大幅度的降低了加载时间，提高了加载速度，从而大大减少了系统启动时间，从另一角度来看降低了系统的故障恢复时间，提高了产品性能和指标。重复上述步骤S5-2至步骤S5-6，直至完成所有需加载的数据的加载。

Claims

1.一种现场可编程门阵列的加载方法，其特征在于，包括以下步骤：

S2：启动加载；

重复上述步骤S3至S6直至加载结束。

2.根据权利要求1所述的现场可编程门阵列的加载方法，其特征在于，在所述步骤S5中，还包括设置逻辑工作时钟作为加载使用的时钟的步骤。

3.根据权利要求2所述的现场可编程门阵列的加载方法，其特征在于，所述设置逻辑工作时钟的步骤是将外部工作时钟2分频作为加载使用的时钟。

4.根据权利要求2或3所述的现场可编程门阵列的加载方法，其特征在于，所述步骤S5中，在所述CPU将数据写入所述EPLD加载数据寄存器的同时设置一标志位，所述标志位控制在所述时钟的下降沿输出所述数据到所述FPGA中。

5.根据权利要求4所述的现场可编程门阵列的加载方法，其特征在于，在所述步骤S5中，在所述EPLD中设置8位计数器，当所述计数器计数到8个时钟信号时，取消所述标志位，完成对FPGA的一个字节的加载，并且输出一个时钟信号到所述FPGA，停止对所述FPGA进行数据加载，然后执行所述步骤S6。

6.根据权利要求5所述的现场可编程门阵列的加载方法，其特征在于，所述步骤S6中，所述的延迟一定时间通过CPU操作加延时实现，通过计算比较CPU接口操作时间和EPLD处理8位数据输出到所述FPGA中的时间，来使得所述CPU操作数据的时间大于所述EPLD处理加载数据的时间。

7.根据权利要求1所述的现场可编程门阵列的加载方法，其特征在于，所述步骤S4中，所述需加载数据由所述CPU从FLASH中读取，并存储到其内存中。