CN108595298A - 一种芯片测试系统及方法 - Google Patents

Abstract

本申请公开了一种芯片测试系统及方法。该芯片测试系统包括微处理器和可编程逻辑器件，可编程逻辑器件与上位机相连接，在接收到上位机传输的测试指令后，可编程逻辑器件确定测试指令的类型；若测试指令为第一测试指令，可编程逻辑器件获取第一测试指令对应的第一测试序列，并根据第一测试序列产生第一测试激励，将第一测试激励传输至芯片；若测试指令为第二测试指令，可编程逻辑器件向微处理器发送第二测试序列请求，并根据微处理器传输的第二测试序列产生相应的第二测试激励，将第二测试激励传输至芯片。该系统结构较为简单，成本较低。并且，采用本申请实施例公开的方案对芯片进行测试，能够减少ATE的使用时间，进一步能够减少测试成本。

Description

一种芯片测试系统及方法

技术领域

本申请涉及软件测试技术领域，尤其涉及一种芯片测试系统及方法。

背景技术

芯片，是一种内置有集成电路的硅片，常被用作计算机等电子设备的一部分。为了保障芯片的质量，在芯片上市之前，通常需要对芯片进行测试，以便通过测试结果筛选出功能正常的芯片。

现有技术中，在对芯片进行测试时，通常由测试人员利用专用的ATE(automatictest equipment，自动化测试设备)对芯片进行测试。在测试过程中，测试人员需要根据芯片的设计人员编写的芯片说明操控ATE，使ATE产生该芯片对应的各种测试激励，并通过测试激励对芯片进行测试，以通过测试结果判断芯片的各个功能是否正常。

但是，发明人在本申请的研究过程中发现，测试人员在通过ATE测试芯片的功能时，有时会出现不恰当的操作(例如使ATE产生错误的测试激励)，导致测试过程出现问题，并且，芯片在测试初期可能会测试出各种各样的功能问题，因此测试过程通常较长，导致ATE的使用时间较长，而ATE成本较高，长时间使用ATE会导致耗费较高的测试成本。

发明内容

为了解决通过现有技术对芯片进行测试时，需要长时间使用ATE，导致测试成本较高的问题，本申请通过以下实施例公开一种芯片测试系统及方法。

第一方面，本申请实施例公开一种芯片测试系统，包括：

微处理器和可编程逻辑器件；

其中，所述可编程逻辑器件与上位机相连接，在接收到所述上位机传输的测试指令后，所述可编程逻辑器件确定所述测试指令的类型；

若所述测试指令为第一测试指令，所述可编程逻辑器件获取所述第一测试指令对应的第一测试序列，并根据所述第一测试序列产生相应的第一测试激励，将所述第一测试激励传输至芯片；

若所述测试指令为第二测试指令，所述可编程逻辑器件向所述微处理器发送第二测试序列请求，并根据所述微处理器传输的第二测试序列产生相应的第二测试激励，将所述第二测试激励传输至所述芯片。

可选的，还包括：

用于存储所述第二测试序列的外置存储器；

所述微处理器在接收到所述可编程逻辑器件发送的所述第二测试序列请求后，确定所述第二测试序列请求对应的第二测试序列的存储位置；

若所述第二测试序列存储在所述微处理器中，所述微处理器将所述第二测试序列传输至所述可编程逻辑器件；

若所述第二测试序列存储在所述外置存储器中，所述微处理器提取所述外置存储器中存储的所述第二测试序列，并将所述第二测试序列传输至所述可编程逻辑器件。

可选的，所述可编程逻辑器件包括：

上位机接口、指令译码器、控制器和输出接口；

所述上位机接口与所述上位机相连接，用于接收所述上位机传输的指令，并将所述指令传输至所述指令译码器；

所述指令译码器用于在接收到所述指令后，将所述指令转换为相应的控制信号，并将所述控制信号传输至所述控制器，所述指令至少包括测试指令；

若所述控制信号为所述第一测试指令对应的第一控制信号，所述控制器在接收到所述第一控制信号后，产生所述第一控制信号对应的第一测试激励，并通过所述输出接口将所述第一测试激励传输至所述芯片；

若所述控制信号为所述第二测试指令对应的第二控制信号，所述控制器在接收到所述第二控制信号后，向所述微处理器发送第二测试序列请求，并在接收到所述第二测试序列后，产生所述第二测试激励，并通过所述输出接口将所述第二测试激励传输至所述芯片。

可选的，所述可编程逻辑器件还包括：

发送缓存器和时序发生器；

其中，当所述上位机接口接收到的指令为数据写入指令时，所述指令译码器将所述数据写入指令转换为写入控制信号；

所述控制器还用于在接收到所述写入控制信号后，在所述发送缓存器中写入所述写入控制信号中包含的第一数据；

所述发送缓存器被写入所述第一数据后，将所述第一数据传输至时序发生器；

所述时序发生器将所述第一数据传输至所述芯片，以便所述芯片写入所述第一数据。

可选的，所述可编程逻辑器件还包括：

接收缓存器；

其中，所述接收缓存器用于接收所述芯片通过所述时序发生器反馈的第二数据，并存储所述第二数据；

当所述上位机接口接收到的指令为数据读取指令时，所述指令译码器将所述第二数据读取指令转换为读取控制信号；

所述控制器还用于在接收到所述读取控制信号后，提取所述接收缓存器中存储的所述第二数据，并将所述第二数据传输至所述上位机。

可选的，当所述上位机接口接收到的指令为芯片复位指令时，所述指令译码器将所述芯片复位指令转换为复位控制信号；

所述控制器还用于在接收到所述复位控制信号后，通过所述时序发生器控制所述芯片执行复位操作。

可选的，所述可编程逻辑器件为现场可编程门阵列。

第二方面，本申请实施例一种芯片测试方法，应用于第一方面所述的芯片测试系统，包括：

所述芯片测试系统中的可编程逻辑器件在接收到所述上位机传输的测试指令后，确定所述测试指令的类型；

若所述测试指令为第一测试指令，所述可编程逻辑器件获取所述第一测试指令对应的第一测试序列，并根据所述第一测试序列产生相应的第一测试激励，将所述第一测试激励传输至芯片；

若所述测试指令为第二测试指令，所述可编程逻辑器件向所述芯片测试系统中的微处理器发送第二测试序列请求；

所述微处理器接收到所述第二测试序列请求之后，向所述可编程逻辑器件传输第二测试序列；

所述可编程逻辑器件根据所述微处理器传输的第二测试序列产生相应的第二测试激励，将所述第二测试激励传输至所述芯片。

可选的，若所述可编程逻辑器件包括发送缓存器和时序发生器，所述芯片测试方法还包括：

所述可编程逻辑器件在接收到数据写入指令后，将所述数据写入指令转换为写入控制信号；

所述可编程逻辑器件在所述发送缓存器中写入所述写入控制信号中包含的第一数据，再通过所述发送缓存器和时序发生器将所述第一数据传输至所述芯片，以便所述芯片写入所述第一数据。

可选的，若所述可编程逻辑器件包括接收缓存器，所述芯片测试方法还包括：

所述可编程逻辑器件在接收到数据读取指令后，将所述数据读取指令转换为读取控制信号；

所述可编程逻辑器件在获取所述读取控制信号后，提取所述接收缓存器中存储的第二数据，并将所述第二数据传输至所述上位机。

本申请实施例公开一种芯片测试系统及方法。该芯片测试系统包括微处理器和可编程逻辑器件，其中，所述可编程逻辑器件与上位机相连接，在接收到所述上位机传输的测试指令后，所述可编程逻辑器件确定所述测试指令的类型；若所述测试指令为第一测试指令，所述可编程逻辑器件获取第一测试指令对应的第一测试序列，并根据所述第一测试序列产生相应的第一测试激励，将所述第一测试激励传输至芯片；若所述测试指令为第二测试指令，所述可编程逻辑器件向所述微处理器发送第二测试序列请求，并根据所述微处理器传输的第二测试序列产生相应的第二测试激励，将所述第二测试激励传输至所述芯片。

也就是说，通过本申请实施例公开的芯片测试系统及方法，能够对芯片进行测试。并且，该芯片测试系统由微处理器和可编程逻辑器件构成，相对于ATE来说，结构较为简单，成本较低。并且，采用本申请实施例公开的芯片测试系统对芯片进行测试，能够减少ATE的使用时间，进一步能够减少测试成本。

另外，在现有技术中，芯片的设计人员与测试人员往往处于不同的区域，其中，设计人员在完成芯片的设计后，将芯片交由测试人员通过ATE对芯片进行测试。这种情况下，若测试人员出现不恰当的操作，或者芯片功能存在问题，会导致测试过程出现问题。而测试人员往往不清楚芯片的设计原理，无法找出问题出现的原因。并且由于设计人员距离测设人员较远，无法还原测试环境，通常需要设计人员反复调试，才能定位问题出现的原因并解决，从而使测试过程耗费大量时间。

而通过本申请实施例公开的芯片测试系统及方法，设计人员能够对芯片进行测试，便于设计人员及时定位测试过程中出现的各种问题的原因，减少测试过程耗费的时间，提高测试效率。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种芯片测试系统的结构示意图；

图2为本申请实施例提供的又一种芯片测试系统的结构示意图；

图3为本申请实施例提供的一种芯片测试系统中可编程逻辑器件的结构示意图；

图4为本申请实施例提供的又一种芯片测试系统中可编程逻辑器件的结构示意图；

图5为本申请实施例提供的一种芯片测试系统中第一测试指令的示意图；

图6为本申请实施例提供的一种芯片测试系统中第二测试指令的示意图；

图7为本申请实施例提供的一种芯片测试方法的工作流程示意图。

具体实施方式

为了解决通过现有技术对芯片进行测试时，需要长时间使用ATE，导致测试成本较高的问题，本申请通过以下实施例公开一种芯片测试系统及方法。

本申请第一实施例公开一种芯片测试系统，参见图1所示的结构示意图，所述芯片测试系统包括微处理器100和可编程逻辑器件200。

其中，所述可编程逻辑器件200与上位机相连接，在接收到所述上位机传输的测试指令后，所述可编程逻辑器件200确定所述测试指令的类型。

所述可编程逻辑器件200与上位机相连接，彼此之间能够进行数据的交互。上位机在根据接收到操作，产生测试指令后，会将该测试指令传输至所述可编程逻辑器件200。

所述可编程逻辑器件200在接收到测试指令后，能够对所述测试指令进行分析，从而根据所述测试指令中包含的字段确定所述测试指令的类型。

另外，在对芯片进行测试时，针对不同功能的测试需求，需要向芯片传输不同的测试激励。通过芯片接收到测试激励后的反应状态，可以判断芯片的各项功能是否正常，进一步确定芯片的质量是否可靠。

若所述测试指令为第一测试指令，所述可编程逻辑器件200获取所述第一测试指令对应的第一测试序列，并根据所述第一测试序列产生相应的第一测试激励，将所述第一测试激励传输至芯片。

在所述第一测试指令中，可以包含第一测试序列，从而使接收到第一测试指令的可编程逻辑器件200获取第一测试序列，再根据第一测试序列生成相应的第一测试激励，通过第一测试激励能够测试芯片的部分功能。

另外，通过观察芯片在接收到第一测试激励后的反应状态，可以判断芯片的这部分功能是否存在问题。

若所述测试指令为第二测试指令，所述可编程逻辑器件200向所述微处理器100发送第二测试序列请求，并根据所述微处理器100传输的第二测试序列产生相应的第二测试激励，将所述第二测试激励传输至所述芯片。

所述可编程逻辑器件200在确定上位机传输的测试指令为第二测试指令后，会向微处理器100发送第二测试序列请求。所述微处理器100接收到所述第二测试序列请求后，向所述可编程逻辑器件200反馈所述第二测试序列请求对应的第二测试序列，从而使所述可编程逻辑器件200能够获取第二测试序列。

在获取第二测试序列之后，所述可编程逻辑器件200生成第二测试激励，并将所述第二测试激励传输至所述芯片，从而能够测试所述芯片的部分功能。另外，通过观察芯片在接收到第二测试激励后的反应状态，可以判断芯片的这部分功能是否存在问题。

另外，微处理器100可通过GPIO(General Purpose Input Output，通用输入/输出)接口等与可编程逻辑器件200实现数据的交互，本申请实施例对此不做限定。

本申请实施例公开一种芯片测试系统，该芯片测试系统包括微处理器和可编程逻辑器件。其中，所述可编程逻辑器件与上位机相连接，在接收到所述上位机传输的测试指令后，所述可编程逻辑器件确定所述测试指令的类型；若所述测试指令为第一测试指令，所述可编程逻辑器件获取第一测试指令对应的第一测试序列，并根据所述第一测试序列产生相应的第一测试激励，将所述第一测试激励传输至芯片；若所述测试指令为第二测试指令，所述可编程逻辑器件向所述微处理器发送第二测试序列请求，并根据所述微处理器传输的第二测试序列产生相应的第二测试激励，将所述第二测试激励传输至所述芯片。

也就是说，通过本申请实施例公开的芯片测试系统，能够对芯片进行测试。并且，该芯片测试系统由微处理器和可编程逻辑器件构成，相对于ATE来说，结构较为简单，成本较低。并且，采用本申请实施例公开的芯片测试系统对芯片进行测试，能够减少ATE的使用时间，进一步能够减少测试成本。

另外，在现有技术中，芯片的设计人员与测试人员往往处于不同的区域，其中，设计人员在完成芯片的设计后，将芯片交由测试人员通过ATE对芯片进行测试。这种情况下，若测试人员出现不恰当的操作，或者芯片功能存在问题，会导致测试过程出现问题。而测试人员往往不清楚芯片的设计原理，无法找出问题出现的原因。并且由于设计人员距离测设人员较远，无法还原测试环境，通常需要设计人员反复调试，才能定位问题出现的原因并解决，从而使测试过程耗费大量时间。

而通过本申请实施例公开的芯片测试系统，设计人员能够对芯片进行测试，便于设计人员及时定位测试过程中出现的各种问题的原因，减少测试过程耗费的时间，提高测试效率。

在本申请实施例中，可编程逻辑器件通过第一测试序列或第二测试序列对芯片进行测试。

其中，在所述第一测试指令中，可包括第一测试序列。可编程逻辑器件在接收到第一测试指令之后，获取其中包含的第一测试序列，然后根据所述第一测试序列生成第一测试激励，通过第一测试激励能够满足大部分芯片的通用功能进行测试的需求。

另外，第二测试序列通常预先由仿真系统生成。芯片的种类日益增多，且芯片的功能多种多样，因此芯片需要测试的功能往往会发生变化。针对不同的测试需求，设计人员可以通过操作仿真系统，灵活修改第二测试序列，从而获取多种多样的第二测试激励，实现不同的测试需求。

进一步的，参见图2所示的结构示意图，本申请实施例公开的芯片测试系统还包括：用于存储所述第二测试序列的外置存储器300。

其中，所述微处理器100在接收到所述可编程逻辑器件200发送的所述第二测试序列请求后，确定所述第二测试序列请求对应的第二测试序列的存储位置；

若所述第二测试序列存储在所述微处理器100中，所述微处理器100将所述第二测试序列传输至所述可编程逻辑器件200；

若所述第二测试序列存储在所述外置存储器中，所述微处理器100提取所述外置存储器中存储的所述第二测试序列，并将所述第二测试序列传输至所述可编程逻辑器件200。

在微处理器中内置有存储器，可以将第二测试序列存储至微处理器内置的存储器中。另外，还可以在第二测试序列的数据量较大时将第二测试序列存储至外置存储器中。该外置存储器与微处理器相连接，微处理器能够获取所述外置存储器中存储的第二测试序列。

这种情况下，能够在微处理器内置的存储器容量不够的情况下，将第二测试序列存储至外置存储器中，从而满足较大测试数据量的需求。

参见图3所示的结构示意图，在本申请实施例公开的芯片测试系统中，所述可编程逻辑器件包括：上位机接口210、指令译码器220、控制器230和输出接口240。

其中，所述上位机接口210与所述上位机相连接，用于接收所述上位机传输的指令，并将所述指令传输至所述指令译码器220。

也就是说，所述上位机接口210可作为可编程逻辑器件与上位机之间进行数据交互的接口。所述上位机接口210可以为IIC(Inter-Integrated Circuit，集成电路总线)接口，或者，也可以为其他类型的接口，本申请实施例对此不作限定。

所述指令译码器220用于在接收到所述指令后，将所述指令转换为相应的控制信号，并将所述控制信号传输至所述控制器230，所述指令至少包括测试指令。

所述指令译码器220接收到的所述指令后，将所述指令转换为控制器230能够识别的控制信号，从而能够使控制器230执行所述控制信号指示的操作。

另外，不同类型的指令，包含的字段，以及各字段中加载的具体字符往往不相同，指令译码器220据此即可区分各个指令的类型，并对其进行相应的转换。

其中，若上位机接口210接收到的是第一测试指令，所述指令译码器220能够将所述第一测试指令转换为相应的第一控制信号。若上位机接口210接收到的是第二测试指令，所述指令译码器220能够将所述第二测试指令转换为相应的第二控制信号。

若所述控制信号为所述第一测试指令对应的第一控制信号，所述控制器230在接收到所述第一控制信号后，产生所述第一控制信号对应的第一测试激励，并通过所述输出接口240将所述第一测试激励传输至所述芯片。

在所述第一测试指令中，通常包括第一测试序列。

所述指令译码器220在获取所述第一测试指令后，将第一测试指令转换为相应的第一控制信号，并且，第一控制信号中加载有所述第一测试序列。所述控制器230在接收到第一控制信号后，产生相应的第一测试激励，再将第一测试激励传输至芯片。

或者，所述指令译码器220在获取所述第一测试指令后，将第一测试指令转换为相应的第一控制信号，并将第一测试序列存储在可编程逻辑器件内置的指令寄存器中。所述控制器230接收到第一控制信号后，根据指令寄存器中存储的第一测试序列生成相应的第一测试激励，再将第一测试激励传输至芯片。

在第一测试激励传输至芯片之后，通过观察芯片在接收到第一测试激励后的状态，即可确定所述芯片对应所述第一测试激励的功能是否正确。

若所述控制信号为所述第二测试指令对应的第二控制信号，所述控制器230在接收到所述第二控制信号后，向所述微处理器发送第二测试序列请求，并在接收到所述第二测试序列后，产生所述第二测试激励，并通过所述输出接口240将所述第二测试激励传输至所述芯片。

所述控制器230接收到微处理器传输的第二测试序列后，可将第二测试序列缓存在可编程逻辑器件内置的指令寄存器中，再根据缓存的第二测试序列生成相应的第二测试激励。

这种情况下，通过观察芯片在接收到第二测试激励后的状态，即可确定所述芯片对应所述第二测试激励的功能是否正确。

通过上位机接口210、指令译码器220、控制器230、寄存器240和输出接口240，能够接收上位机传输的测试指令，据此生成相应的测试激励，并将所述测试激励传输至芯片，以进行对芯片的测试。

进一步的，参见图4，在本申请实施例中，所述可编程逻辑器件还包括：发送缓存器250和时序发生器260。

其中，当所述上位机接口接收到的指令为数据写入指令时，所述指令译码器220将所述数据写入指令转换为写入控制信号。

上位机接口能够接收上位机传输的多种指令。当需要在芯片中写入数据时，上位机接口会接收到上位机传输的数据写入指令，该数据写入指令中包含需要写入芯片的数据。

所述控制器230还用于在接收到所述写入控制信号后，在所述发送缓存器250中写入所述写入控制信号中包含的第一数据。

其中，数据写入指令中包含需要写入芯片的数据。相应的，指令译码器对数据写入指令进行转换之后，得到的写入控制信号中包含该数据。

所述发送缓存器250被写入所述第一数据后，将所述第一数据传输至时序发生器260。

所述时序发生器260将所述第一数据传输至所述芯片，以便所述芯片写入所述第一数据。

本申请实施例中，通过发送缓存器250和时序发生器260，能够向芯片中写入数据。

其中，时序发生器260可以是一个IEEE1149.1标准的JTAG时序发生器，这种情况下，时序发生器可通过JTAG(Joint Test Action Group；联合测试工作组)接口与芯片相连接，或者，时序发生器也可以为其他类型，相应的，通过其他类型的接口实现与芯片的连接，本申请实施例对此不作限定。

另外，所述第一数据可以为多种类型的数据，例如，可以为用于配置芯片内置的测试寄存器的数据等。通过在芯片中写入第一数据，能够控制芯片进入测试模式的类型。

进一步的，本申请实施例公开的芯片测试系统中，所述可编程逻辑器件还包括：接收缓存器270。

其中，所述接收缓存器270用于接收所述芯片通过所述时序发生器反馈的第二数据，并存储所述第二数据。

具体的，接收缓存器270可直接与芯片进行数据交互，获取芯片传输的所述第二数据，另外，所述接收缓存器270还可以与时序发生器260相连接。这种情况下，芯片将所述第二数据传输至时序发生器260，再由时序发生器260传输至接收缓存器270中。

当所述上位机接口接收到的指令为数据读取指令时，所述指令译码器将所述数据读取指令转换为读取控制信号；

所述控制器230还用于在接收到所述读取控制信号后，提取所述接收缓存器270中存储的所述第二数据，并将所述第二数据传输至所述上位机。

具体的，所述控制器230在获取所述接收缓存器270中的第二数据后，可将所述第二数据传输至指令译码器220，再由指令译码器220将所述第二数据传输至上位机接口210，上位机接口210会将该第二数据传输至上位机，从而使上位机获取接收缓存器中的第二数据。

通过上述步骤，能够将接收缓存器中的第二数据传输至上位机。其中，第二数据可以为多种类型的数据。

例如，所述第二数据可以为芯片的测试数据。芯片在测试过程中会产生测试数据，并将所述测试数据传输至接收缓存器，所述接收缓存器通过控制器将该测试数据传输至上位机，从而使上位机能够获取到芯片的测试数据，通过该测试数据了解芯片的测试结果。

或者，所述第二数据还可以为之前写入芯片的数据，也就是说，通过接收缓存器，将第二数据传输至上位机，能够使上位机回读之前写入芯片的数据，以判断之前写入芯片的数据是否正确。

另外，接收缓存器中还可以存储其他类型的数据，本申请实施例对此不做限定。

进一步的，上位机还可以向上位机接口传输芯片复位指令。其中，当所述上位机接口接收到的指令为芯片复位指令时，所述指令译码器将所述芯片复位指令转换为复位控制信号。

这种情况下，所述控制器还用于在接收到所述复位控制信号后，通过所述时序发生器控制所述芯片执行复位操作。

当需要芯片复位时，上位机会向上位机接口传输芯片复位指令，通过控制器和时序发生器，能够将芯片复位指令对应的复位控制信号传输至芯片，实现芯片的复位。

另外，在本申请实施例公开的芯片测试系统中，所述可编程逻辑器件为现场可编程门阵列(Field-Programmable Gate Array，FPGA)。或者，所述可编程逻辑器件也可以为其他类型的器件，本申请实施例对此不做限定。

在本申请实施例中，涉及到多种类型的指令，例如：第一测试指令、第二测试指令、数据读取指令、数据写入指令和芯片复位指令等。其中，不同类型的指令中包含的字段和/或字段中加载的具体数值不同，指令译码器可据此区分不同类型的指令。

例如，第一测试指令可如图5所示，其中，第一测试指令的字段包括：OP、CS、GPIO，GPIO字段用于加载第一测试序列，并可以预先设定OP和CS字段加载的具体数值为1时，第一测试指令有效。具体的，GPIO字段可以为30bits，从而能够加载30bits的第一测试序列。

另外，第二测试指令可如图6所示，字段包括：OP、CS、ST、IR、RST、MD、Ir_data、Length和Addr等。其中，OP字段通常为1bit，且OP字段被设置为1，表示需要通过微处理器获取第二测试序列。并且，在第二测试指令中，CS字段可以设置为0。ST字段为1bit，用来指示当前指令是否执行完成，上位机传输第二测试指令至可编程逻辑器件时，ST字段可设置为1，若第二测试指令执行完成，可编程逻辑器件可将ST字段自动置1，并通过上位机接口将其传输至上位机。上位机据此可以确定之前发送的第二测试指令完成执行，再配置并向可编程逻辑器件发送下一条指令。

另外，微处理器接收到第二测试序列请求，向控制器反馈的第二测试序列的格式也可如图6所示。其中，在第二测试序列中，IR字段为1bit，用来指示该指令是否是对IR寄存器(即指令寄存器)进行操作。如果IR设置为1，表示当前指令是对IR寄存器的操作，之后的Ir_data字段是有效的。Ir_data为8bits，是要写入IR寄存器的数据，即为第二测试序列。

另外，数据写入指令也可如图6所示，即数据写入指令中包括OP、CS、ST、IR、RST、MD、Ir_data、Length和Addr这几个字段。其中，IR字段为1bit，当IR字段置1时，表示该指令为针对发送缓存器的操作，即该指令为数据写入指令。并且，在数据写入指令中，MD字段通常设置为0，用于表示需要将发送缓存器中的数据写入芯片。Length字段为8bits，表示要写入发送缓存器的数据长度。Addr字段为8bits，表示数据写入芯片的首地址。

数据读取指令也可如图6所示，其中，MD字段通常设置为1，表示需要将从芯片中读取的数据写入接收缓存器中。而Addr字段为8bits，表示从芯片中读取数据的首地址。

另外，芯片复位指令也可如图6所示，其中，在芯片复位指令中，RST字段为1bit，通常设置为1，用于表示需要对芯片进行复位操作。

上述描述中，对各种指令的格式进行描述。但是，上述描述仅为各种指令一种可行的实施方式，具体操作过程中，还可以采用其他形式的格式，本申请实施例对此不做限定。

进一步的，在本申请实施例中，控制器还可以进一步分为：输出控制器、发送控制器、接收控制器和时序控制器等。

其中，输出控制器用于接收第一控制信号和MCU反馈的第二测试序列。若输出控制器接收的是第一控制信号，输出控制器能够将第一测试激励拆分多个1bit信号，并一次将这些1bit信号传输到可编程逻辑器件的输出接口，以传输至芯片。若输出控制器接收的是MCU反馈的第二测试序列，可将第二测试序列直接传输到可编程逻辑器件的输出接口，以传输至芯片。

发送控制器主要实现对发送缓存器的操作。指令译码器接收到数据写入指令后，将所述数据写入指令转换为写入控制信号。发送控制器接收到写入控制信号后，会执行写入操作，在所述发送缓存器中写入所述写入控制信号中包含的第一数据。

接收控制器主要实现对接收缓存器的操作。指令译码器接收到数据读取指令后，会将数据读取指令转换成相应的读取控制信号。接收控制器接收到读取控制信号之后，会执行读取操作，读取所述接收缓存器中存储的所述第二数据，并将所述第二数据传输至所述上位机。

时序控制器主要实现的是对时序发生器的操作。指令译码器接收到与时序发生器相关的指令后，将该指令传输成相应的控制信号，并将该控制信号传输至时序控制器。时序控制器接收到这些控制信号后，控制时序发生器执行相应的操作(如复位、写入和读取等操作)。例如，当需要芯片执行复位操作时，上位机向上位机接口传输芯片复位指令，指令译码器将所述芯片复位指令转换为复位控制信号，并将复位控制信号传输至芯片控制器。芯片控制器接收到所述复位控制信号后，向所述时序发生器发出复位请求。所述时序发生器在接收到复位请求后，向芯片传输相应的芯片复位序列，以使所述芯片执行相应的复位操作。

相应的，本申请另一实施例公开一种芯片测试方法，该方法应用于上述各个实施例公开的芯片测试系统。

参见图7所示的工作流程示意图，本申请实施例公开的芯片测试方法包括以下步骤：

步骤S11、所述芯片测试系统中的可编程逻辑器件在接收到所述上位机传输的测试指令后，确定所述测试指令的类型。

具体的，可判断所述测试指令是否为第一测试指令，若是(即所述测试指令为第一测试指令)，执行步骤S12的操作，若否(即所述测试指令为第二测试指令)，执行步骤S13的操作。

步骤S12、若所述测试指令为第一测试指令，所述可编程逻辑器件获取所述第一测试指令对应的第一测试序列，并根据所述第一测试序列产生相应的第一测试激励，将所述第一测试激励传输至芯片。

步骤S13、若所述测试指令为第二测试指令，所述可编程逻辑器件向所述芯片测试系统中的微处理器发送第二测试序列请求。

步骤S14、所述微处理器接收到所述第二测试序列请求之后，向所述可编程逻辑器件传输第二测试序列。

步骤S15、所述可编程逻辑器件根据所述微处理器传输的第二测试序列产生相应的第二测试激励，将所述第二测试激励传输至所述芯片。

通过本申请实施例公开的方法，能够对芯片进行测试。并且，应用该方法的芯片测试系统由微处理器和可编程逻辑器件构成，相对于ATE来说，该芯片测试系统的结构较为简单，成本较低。并且，采用本申请实施例公开的方法对芯片进行测试，能够减少ATE的使用时间，进一步能够减少测试成本。

进一步的，在本申请实施例中，若所述可编程逻辑器件包括发送缓存器和时序发生器，所述芯片测试方法还包括以下步骤：

所述可编程逻辑器件在接收到数据写入指令后，将所述数据写入指令转换为写入控制信号；

所述可编程逻辑器件在所述发送缓存器中写入所述写入控制信号中包含的第一数据，再通过所述发送缓存器和时序发生器将所述第一数据传输至所述芯片，以便所述芯片写入所述第一数据。

具体的，当需要在芯片中写入数据时，可编程逻辑器件的上位机接口会接收到上位机传输的数据写入指令，该数据写入指令中包含需要写入芯片的数据。然后，可编程逻辑器件的指令译码器对数据写入指令进行转换，能够得到写入控制信号，相应的，该写入控制信号中包含需要写入芯片的数据。然后，指令译码器将所述写入控制信号传输至控制器，控制器在接收到所述写入控制信号后，在发送缓存器中写入所述写入控制信号中包含的第一数据。所述发送缓存器被写入所述第一数据后，将所述第一数据传输至时序发生器，所述时序发生器再将所述第一数据传输至所述芯片，以便所述芯片写入所述第一数据。

通过上述步骤，能够在芯片中写入数据。

进一步的，若所述可编程逻辑器件包括接收缓存器，所述芯片测试方法还包括：

所述可编程逻辑器件在接收到数据读取指令后，将所述数据读取指令转换为读取控制信号；

所述可编程逻辑器件在获取所述读取控制信号后，提取所述接收缓存器中存储的第二数据，并将所述第二数据传输至所述上位机。

所述可编程逻辑器件中接收缓存器用于接收所述芯片通过所述时序发生器反馈的第二数据，并存储所述第二数据。当所述上位机接口接收到的指令为数据读取指令时，所述指令译码器将所述数据读取指令转换为读取控制信号。控制器在接收到所述读取控制信号后，提取所述接收缓存器中存储的所述第二数据，并将所述第二数据传输至所述上位机。

通过上述方法，能够将接收缓存器中的第二数据传输至上位机。

具体实现中，本申请还提供一种计算机存储介质，其中，该计算机存储介质可存储有程序，该程序执行时可包括本申请提供的建立本地网络连接的方法的各实施例中的部分或全部步骤。所述存储介质可为磁碟、光盘、只读存储记忆体(read-only memory，简称ROM)或随机存储记忆体(random access memory，简称RAM)等。

此外，本申请实施例还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得所述计算机执行上述实施例所述的建立本地网络连接的方法的部分或全部步骤。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线或无线方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘)等。

本说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于上述实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例中的说明即可。

以上所述的本发明实施方式并不构成对本发明保护范围的限定。

Claims (10)

1.一种芯片测试系统，其特征在于，包括：

微处理器和可编程逻辑器件；

其中，所述可编程逻辑器件与上位机相连接，在接收到所述上位机传输的测试指令后，所述可编程逻辑器件确定所述测试指令的类型；

若所述测试指令为第一测试指令，所述可编程逻辑器件获取所述第一测试指令对应的第一测试序列，并根据所述第一测试序列产生相应的第一测试激励，将所述第一测试激励传输至芯片；

若所述测试指令为第二测试指令，所述可编程逻辑器件向所述微处理器发送第二测试序列请求，并根据所述微处理器传输的第二测试序列产生相应的第二测试激励，将所述第二测试激励传输至所述芯片。

2.根据权利要求1所述的芯片测试系统，其特征在于，还包括：

用于存储所述第二测试序列的外置存储器；

所述微处理器在接收到所述可编程逻辑器件发送的所述第二测试序列请求后，确定所述第二测试序列请求对应的第二测试序列的存储位置；

若所述第二测试序列存储在所述微处理器中，所述微处理器将所述第二测试序列传输至所述可编程逻辑器件；

若所述第二测试序列存储在所述外置存储器中，所述微处理器提取所述外置存储器中存储的所述第二测试序列，并将所述第二测试序列传输至所述可编程逻辑器件。

3.根据权利要求1所述的芯片测试系统，其特征在于，所述可编程逻辑器件包括：

上位机接口、指令译码器、控制器和输出接口；

所述上位机接口与所述上位机相连接，用于接收所述上位机传输的指令，并将所述指令传输至所述指令译码器；

所述指令译码器用于在接收到所述指令后，将所述指令转换为相应的控制信号，并将所述控制信号传输至所述控制器，所述指令至少包括测试指令；

若所述控制信号为所述第一测试指令对应的第一控制信号，所述控制器在接收到所述第一控制信号后，产生所述第一控制信号对应的第一测试激励，并通过所述输出接口将所述第一测试激励传输至所述芯片；

若所述控制信号为所述第二测试指令对应的第二控制信号，所述控制器在接收到所述第二控制信号后，向所述微处理器发送第二测试序列请求，并在接收到所述第二测试序列后，产生所述第二测试激励，并通过所述输出接口将所述第二测试激励传输至所述芯片。

4.根据权利要求3所述的芯片测试系统，其特征在于，所述可编程逻辑器件还包括：

发送缓存器和时序发生器；

其中，当所述上位机接口接收到的指令为数据写入指令时，所述指令译码器将所述数据写入指令转换为写入控制信号；

所述控制器还用于在接收到所述写入控制信号后，在所述发送缓存器中写入所述写入控制信号中包含的第一数据；

所述发送缓存器被写入所述第一数据后，将所述第一数据传输至时序发生器；

所述时序发生器将所述第一数据传输至所述芯片，以便所述芯片写入所述第一数据。

5.根据权利要求4所述的芯片测试系统，其特征在于，所述可编程逻辑器件还包括：

接收缓存器；

其中，所述接收缓存器用于接收所述芯片通过所述时序发生器反馈的第二数据，并存储所述第二数据；

当所述上位机接口接收到的指令为数据读取指令时，所述指令译码器将所述第二数据读取指令转换为读取控制信号；

所述控制器还用于在接收到所述读取控制信号后，提取所述接收缓存器中存储的所述第二数据，并将所述第二数据传输至所述上位机。

6.根据权利要求3所述的芯片测试系统，其特征在于，

当所述上位机接口接收到的指令为芯片复位指令时，所述指令译码器将所述芯片复位指令转换为复位控制信号；

所述控制器还用于在接收到所述复位控制信号后，通过所述时序发生器控制所述芯片执行复位操作。

7.根据权利要求1至6任一项所述的芯片测试系统，其特征在于，

所述可编程逻辑器件为现场可编程门阵列。

8.一种芯片测试方法，其特征在于，应用于权利要求1至7任一项所述的芯片测试系统，包括：

所述芯片测试系统中的可编程逻辑器件在接收到所述上位机传输的测试指令后，确定所述测试指令的类型；

若所述测试指令为第一测试指令，所述可编程逻辑器件获取所述第一测试指令对应的第一测试序列，并根据所述第一测试序列产生相应的第一测试激励，将所述第一测试激励传输至芯片；

若所述测试指令为第二测试指令，所述可编程逻辑器件向所述芯片测试系统中的微处理器发送第二测试序列请求；

所述微处理器接收到所述第二测试序列请求之后，向所述可编程逻辑器件传输第二测试序列；

所述可编程逻辑器件根据所述微处理器传输的第二测试序列产生相应的第二测试激励，将所述第二测试激励传输至所述芯片。

9.根据权利要求8所述的芯片测试方法，其特征在于，若所述可编程逻辑器件包括发送缓存器和时序发生器，所述芯片测试方法还包括：

所述可编程逻辑器件在接收到数据写入指令后，将所述数据写入指令转换为写入控制信号；

所述可编程逻辑器件在所述发送缓存器中写入所述写入控制信号中包含的第一数据，再通过所述发送缓存器和时序发生器将所述第一数据传输至所述芯片，以便所述芯片写入所述第一数据。

10.根据权利要求8所述的芯片测试方法，其特征在于，若所述可编程逻辑器件包括接收缓存器，所述芯片测试方法还包括：

所述可编程逻辑器件在接收到数据读取指令后，将所述数据读取指令转换为读取控制信号；

所述可编程逻辑器件在获取所述读取控制信号后，提取所述接收缓存器中存储的第二数据，并将所述第二数据传输至所述上位机。