CN110554298A - 芯片和芯片测试方法 - Google Patents

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Abstract

本发明的实施例提供了一种芯片和芯片测试方法，涉及芯片测试技术领域。芯片包括寄存器接口、寄存器和测试激励产生模块，寄存器通过寄存器接口与测试机台通信连接，寄存器还与测试激励产生模块通信连接；寄存器用于通过寄存器接口接收测试机台发送的操作指令，并根据操作指令向测试激励产生模块发送触发指令；测试激励产生模块用于根据触发指令产生测试信号，以使得芯片进行相应的测试；还用于得到芯片进行相应的测试产生的控制指令，将控制指令发送至寄存器；寄存器用于根据控制指令得到测试结果，并通过寄存器接口将测试结果发送至测试机台。能够简化测试机台的测试环境，提高筛片效率，且对芯片的测试引脚起到保护作用，提高芯片的良率。

Description

芯片和芯片测试方法
技术领域
本发明涉及芯片测试技术领域，具体而言，涉及一种芯片和芯片测试方法。
背景技术
由于制造厂商的不同及制造工艺的差别，芯片在流向市场之前，需要进行筛片操作，将生产的有瑕疵的芯片筛选出来，从而只将正常的芯片流向市场。
但是，现有的芯片测试一般需要在测试机台(Automatic Test Equipment，ATE)上搭建较复杂的调试、测试环境来实现芯片的测试功能，使得芯片的筛片效率不高。且现有的芯片测试方式需要将芯片的引脚直接引到测试机台的测试面板上，来完成对应的测试项目。将芯片的引脚直接开放给测试机台，容易造成芯片引脚的损伤，从而影响芯片的良率。
发明内容
本发明的目的包括，例如，提供了一种芯片和芯片测试方法，其能够简化测试机台的测试环境，提高筛片效率，且对芯片的测试引脚起到保护作用，提高芯片的良率。
本发明的实施例可以这样实现：
第一方面，本发明实施例提供一种芯片，所述芯片包括寄存器接口、寄存器和测试激励产生模块，所述寄存器通过所述寄存器接口与测试机台通信连接，所述寄存器还与测试激励产生模块通信连接；所述寄存器用于通过所述寄存器接口接收所述测试机台发送的操作指令，并根据所述操作指令向所述测试激励产生模块发送触发指令；所述测试激励产生模块用于根据所述触发指令产生测试信号，以使得所述芯片进行相应的测试；所述测试激励产生模块还用于得到所述芯片进行相应的测试产生的控制指令，将所述控制指令发送至所述寄存器；所述寄存器用于根据所述控制指令得到测试结果，并通过所述寄存器接口将所述测试结果发送至所述测试机台。
第二方面，本发明实施例提供一种芯片测试方法，应用于芯片，所述芯片包括寄存器接口，所述芯片通过所述寄存器接口与测试机台通信连接，所述方法包括：获取所述测试机台发送的操作指令；根据所述操作指令触发所述芯片内部的测试激励产生模块产生测试信号；根据所述测试信号进行相应的测试，并得到测试结果；将所述测试结果发送至所述测试机台。
本发明实施例提供的芯片和芯片测试方法具有以下有益效果：芯片通过寄存器接口与测试机台通信连接，使得测试机台可与寄存器进行通信，避免了测试机台直接控制芯片的测试引脚，从而对芯片的测试引脚起到保护作用，且基于寄存器接口实现通信的方式，使得测试机台的操作更简单，降低了测试机台的测试难度与复杂度。同时，芯片通过测试激励产生模块来产生相应的测试信号，使得芯片进行相应的测试，并通过寄存器将最终的测试结果返回给测试机台，不需要测试机台搭建复杂的调试和测试环境来实现相应的测试功能，也不需要测试机台进行复杂的测试结果比对，简化了测试机台的测试环境和对测试结果的判断。由于是芯片内部的硬件电路(即测试激励产生模块)来实现测试过程，故缩短了测试时间，从而提高了测试效率并节省了测试成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的一种芯片的结构示意图；
图2为本发明实施例提供的全零测试的时序图；
图3为本发明实施例提供的全零测试的状态机图；
图4为本发明实施例提供的字线和位线完整性测试的时序图；
图5为本发明实施例提供的字线和位线完整性测试的状态机图；
图6为本发明实施例提供的预编程测试的时序图；
图7为本发明实施例提供的预编程测试的状态机图；
图8为本发明实施例提供的另一种芯片的结构示意图；
图9为本发明实施例提供的一种芯片测试方法的流程图；
图10为本发明实施例提供的另一种芯片测试方法的流程图。
图标：100-芯片；110-寄存器接口；120-寄存器；130-测试激励产生模块；140-上电读取模块；150-存储器模块；200-测试机台。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
请参考图1，本实施例提供了一种芯片100的结构示意图，该芯片100包括寄存器接口110、寄存器120和测试激励产生模块130，寄存器120通过寄存器接口110与测试机台200通信连接，寄存器120还与测试激励产生模块130通信连接。
在本实施例中，寄存器120用于通过寄存器接口110接收测试机台200发送的操作指令，并根据操作指令向测试激励产生模块130发送触发指令；测试激励产生模块130用于根据触发指令产生测试信号，以使得芯片进行相应的测试；测试激励产生模块130还用于得到芯片进行相应的测试产生的控制指令，将控制指令发送至寄存器120；寄存器120用于根据控制指令得到测试结果，并通过寄存器接口110将测试结果发送至测试机台200。
可以理解，在进行筛片操作时，工作人员可以对测试机台200进行操作，以便实现测试项目的选择，测试机台200响应工作人员的操作会向芯片100发送操作指令，使得芯片100的寄存器120根据操作指令向测试激励产生模块130发送触发指令。测试激励产生模块130会根据触发指令产生相应的测试信号，以使芯片100进行工作人员选择的测试项目的测试。测试激励产生模块130在测试结束后会得到控制指令，将控制指令发送至寄存器120，以便寄存器120根据控制指令得到测试结果，寄存器120通过寄存器接口110将测试结果发送至测试机台200进行显示，以使得工作人员知道该芯片100是良片还是废片。
可见，在进行筛片时，测试机台200只需向芯片100发送一个操作指令，芯片100通过自身的测试激励产生模块130就能进行相应的测试项目的测试，并将测试结果反馈至测试机台200。不需要测试机台200搭建复杂的调试和测试环境，也不需要测试机台200进行复杂的测试结果比对，简化了测试机台200的测试环境和测试结果的判断。与现有的通过软件编程来搭建测试环境和测试向量来实现测试功能的方式相比，通过测试激励产生模块130产生测试信号，以使得芯片100进行测试的方式，不仅能缩短测试时间，还能提高测试效率和节约测试成本。同时，通过寄存器接口110与测试机台200通信连接，使得测试机台200可与寄存器120进行通信，避免了测试机台200直接控制芯片100的测试引脚，从而对芯片100的测试引脚起到保护作用，且基于寄存器接口110实现通信的方式，使得测试机台200的操作更简单，降低了测试机台200的测试难度与复杂度。
在本实施例中，工作人员可以通过对按钮的按压操作，实现测试项目的选择；工作人员还可以通过对键盘的操作，实现测试项目的选择。
在本实施例中，测试机台200通过操作总线与寄存器接口110通信连接，实现操作指令和测试结果的传输。操作总线包括片选引脚ATE_cfg_cs、写使能引脚ATE_cfg_wren、写数据引脚ATE_cfg_wdata、地址引脚ATE_cfg_addr、指示引脚ATE_cfg_rdy以及读数据引脚ATE_cfg_rdata，操作总线的片选引脚ATE_cfg_cs、写使能引脚ATE_cfg_wren、写数据引脚ATE_cfg_wdata、地址引脚ATE_cfg_addr、指示引脚ATE_cfg_rdy以及读数据引脚ATE_cfg_rdata与寄存器接口110一一对应连接。
其中，片选引脚ATE_cfg_cs用于传输片选信号，且片选信号为高电平时有效；写使能引脚ATE_cfg_wren用于传输写使能信号，当片选信号有效时，写使能信号为高电平时，表示写操作，写使能信号为低电平时，表示读操作；写数据引脚ATE_cfg_wdata用于传输向芯片100的寄存器120写入的数据；地址引脚ATE_cfg_addr用于传输要操作的寄存器120的地址；指示引脚ATE_cfg_rdy用于传输表征读数据有效的指示信号；读数据引脚ATE_cfg_rdata用于传输从芯片100的寄存器120读出的数据。其中，上述的高电平可以为3.3V，低电平可以为0V。
在本实施例中，芯片100刚生产出来时的每比特的存储值都是零，但由于制造厂商的不同及制造工艺的差别，使得并不是生产出的每一片芯片100的存储值都是零，故芯片100在流向市场前需要做三种测试和一种编程。其中，三种测试分别为：全零测试(BlankCheck Test)、字线和位线完整性测试(Word Line and Bit Line Integrity Test)和预编程测试(Pre-program Test)。全零测试的目的是检测芯片100的存储空间是否全部为零，如果检测出存储空间全部为零，那么该芯片100会被划分为良片；如果检测出存储空间中有为1的比特，那么该芯片100会被划分为废片。字线和位线完整性测试的目的是为了检测芯片100的存储空间的字线和位线的完整性及对应的外围电路是否有严重缺陷；预编程测试的目的是在真正编程之前筛选出编程电路中有严重缺陷的芯片100。一种编程是指在测试机台200对芯片100的存储空间根据实际需求进行编程。
在本实施例中，为了实现上述介绍的三种测试和一种编程，寄存器120包括控制寄存器、状态寄存器、操作地址寄存器、操作读数据寄存器、操作写数据寄存器和操作随机数控制寄存器。控制寄存器、状态寄存器、操作地址寄存器、操作读数据寄存器、操作写数据寄存器和操作随机数控制寄存器均通过寄存器接口110和操作总线与测试机台200通信连接，控制寄存器、状态寄存器、操作地址寄存器、操作读数据寄存器、操作写数据寄存器和操作随机数控制寄存器还与测试激励产生模块130通信连接。
如表1所示，为控制寄存器的详细字段说明。
表1
可以理解，控制寄存器的位宽为8位，控制寄存器的0比特位可以进行读操作和写操作。当0比特位赋值为1时，表示测试机台200发送的操作指令有效；当0比特位赋值为0时，表示为空状态。控制寄存器的1-3比特位也可以进行读操作和写操作，当1-3比特位赋值为3’h0时，即1比特位、2比特位、3比特位均赋值为0时，表示芯片100退出休眠；当1-3比特位赋值为3’h1时，即1比特位赋值为1，2比特位和3比特位均赋值为0时，表示芯片100复位；当1-3比特位赋值为3’h2时，即1比特位赋值为0，2比特位赋值为1，3比特位赋值为0时，表示芯片100的读命令；当1-3比特位赋值为3’h3时，即1比特位赋值为1，2比特位赋值为1，3比特位赋值为0时，表示芯片100的编程普通区域命令；当1-3比特位赋值为3’h4时，即1比特位赋值为0，2比特位赋值为0，3比特位赋值为1时，表示芯片100的编程密钥区域命令；当1-3比特位赋值为3’h5时，即1比特位赋值为1，2比特位赋值为0，3比特位赋值为1时，表示芯片100的全零测试指令；当1-3比特位赋值为3’h6时，即1比特位赋值为0，2比特位赋值为1，3比特位赋值为1时，表示芯片100的字线和位线完整性测试指令；当1-3比特位赋值为3’h7时，即1比特位赋值为1，2比特位赋值为1，3比特位赋值为1时，表示芯片100的预编程测试指令。控制寄存器的4-7比特位为保留位，后续可以根据实际需求进行功能的设置。
如表2所示，为状态寄存器的详细字段说明。
表2
可以理解，状态寄存器的位宽为8位。当状态寄存器的0比特位赋值为1时，表示芯片100响应测试机台200的操作已完成；当0比特位赋值为0时，表示芯片100响应测试机台200的操作处于进行中，当测试机台200向状态寄存器的0比特位赋值为1时，还表示清零。当状态寄存器的1比特位赋值为1时，表示芯片100响应测试机台200的操作成功；当状态寄存器的1比特位赋值为0时，表示芯片100响应测试机台200的操作失败。当状态寄存器的2比特位赋值为1时，表示芯片100已退出休眠状态；当状态寄存器的2比特位赋值为0时，表示芯片100已休眠。状态寄存器的3-7比特位为保留位，后续可以根据实际需求进行功能的设置。
如表3所示，为操作地址寄存器的详细字段说明。
表3
比特位 位宽 复位值 权限 寄存器说明
[7:0] 8 8’h0 R/W ATE访问芯片的倍特地址
可以理解，操作地址寄存器的位宽为8位，操作地址寄存器的0-7比特位均可以进行读操作和写操作。测试机台200通过操作总线对操作地址寄存器进行赋值，可实现访问芯片100的倍特地址的设置。
如表4所示，为操作读数据寄存器的详细字段说明。
表4
可以理解，操作读数据寄存器的位宽为8位，操作读数据寄存器的0-7比特位均可以进行读操作和写操作。测试机台200通过访问操作读数据寄存器，可实现读取芯片100的数据。
如表5所示，为操作写数据寄存器的详细字段说明。
表5
比特位 位宽 复位值 权限 寄存器说明
[7:0] 8 8’h0 R/W ATE访问芯片的写数据
可以理解，操作写数据寄存器的位宽为8位，操作写数据寄存器的0-7比特位可以进行读操作和写操作。测试机台200通过操作总线对操作地址寄存器进行赋值，可实现向芯片100写数据的操作。
如表6所示，为操作随机数控制寄存器的详细字段说明。
表6
可以理解，操作随机数控制寄存器的位宽为8位。当操作随机数控制寄存器的0比特位赋值为1时，表示触发测试机台200调用RNG(Random Numeral Generator，随机数生成器)模块产生随机数；当操作随机数控制寄存器的0比特位赋值为0时，表示为空状态。操作随机数控制寄存器的1比特位赋值为1时，表示随机数已产生；操作随机数控制寄存器的1比特位赋值为0时，表示随机数还未产生。操作随机数控制寄存器的2比特位赋值为1时，表示产生的随机数质量合格；操作随机数控制寄存器的2比特位赋值为0时，表示产生的随机数质量不合格。操作随机数控制寄存器的3-7比特位为保留位，后续可以根据实际需求进行功能的设置。
在本实施例中，控制寄存器用于根据操作指令向测试激励产生模块130发送触发指令；状态寄存器用于根据控制指令得到测试结果，并通过寄存器接口将测试结果发送至测试机台200。
可以理解，当进行全零测试时，控制寄存器用于在操作指令为全零测试指令时，向测试激励产生模块130发送第一触发指令；测试激励产生模块130用于根据第一触发指令生成全零测试的时序，并向芯片100的测试引脚发送全零测试的时序，以使得芯片100进行全零测试；测试激励产生模块130还用于得到芯片100进行全零测试产生的控制指令，将控制指令发送至状态寄存器；状态寄存器用于根据控制指令得到测试结果，并通过寄存器接口110将测试结果发送至测试机台200。
可以理解，测试机台200通过操作总线和寄存器接口110向控制寄存器的0比特位赋值为1，1比特位赋值为1，2比特位赋值为0，3比特位赋值为1。由于控制寄存器的0比特位赋值为1表示测试机台200发送的操作指令有效，1比特位赋值为1，2比特位赋值为0，3比特位赋值为1，表示测试机台200发送的操作指令为全零测试指令，故控制寄存器则会向测试激励产生模块130发送第一触发指令，即第一触发指令表示控制寄存器的0比特位为1，1比特位为1，2比特位为0，3比特位为1。测试激励产生模块130根据第一触发指令会触发全零测试状态机开始翻转，进而生成全零测试的时序，并将全零测试的时序发送到芯片100的测试引脚，测试激励产生模块130通过测试引脚完整的将整个芯片100的地址空间完整扫描一遍。在扫描过程中，若某地址的输出数据不为0，测试激励产生模块130则会停止扫描，并向状态寄存器发送表征测试结果为失败的控制指令，状态寄存器的0比特位根据该控制指令会被赋值为1，状态寄存器的1比特位根据该控制指令会被赋值为0。测试机台200通过操作总线和寄存器接口110会将状态寄存器的0比特位和1比特位中的赋值读取出来，并根据状态寄存器的0比特位赋值为1，1比特位赋值为0，获得表征失败的测试结果，以便工作人员知道该芯片100为废片。在扫描过程中，若所有地址的输出数据均为0，测试激励产生模块130则会并向状态寄存器发送表征测试结果为成功的控制指令，状态寄存器的0比特位根据该控制指令会被赋值为1，状态寄存器的1比特位根据该控制指令会被赋值为1。测试机台200通过操作总线和寄存器接口110会将状态寄存器的0比特位和1比特位中的赋值读取出来，并根据状态寄存器的0比特位赋值为1，1比特位赋值为1，获得表征成功的测试结果，以便工作人员知道该芯片100为良片。其中，全零测试的时序为测试激励产生模块130产生的测试信号，可以为芯片100的测试引脚在不同测试时间周期时获得不同的高低电平。
在本实施例中，芯片100的测试引脚包括复位引脚RSTB、片选使能引脚CEB、测试使能引脚CLE、数据锁存引脚DLE、命令执行引脚WEB、模式切换引脚WAKEUP、阵列选择引脚SELTDEC、电荷泵使能引脚CPUMPEN、读使能引脚READEN、地址引脚A[N:0]、数据引脚D[7:0]、编程使能引脚PGMEN和编程电压引脚VPP，芯片100的测试引脚与测试激励产生模块130电连接。
其中，复位引脚RSTB接收低电平时，使得芯片100进行复位。片选使能引脚CEB接收低电平时，表示芯片100被使能，相关命令才能生效。测试使能引脚CLE接收高电平时，表示测试模式命令进入使能信号。数据锁存引脚DLE接收高电平时，在编程阶段，数据锁存引脚DLE产生的高脉冲信号将DIN数据锁存到内部缓存中。命令执行引脚WEB接收低电平时，表示允许芯片100在测试命令下执行命令序列，在编程模式下执行编程命令。模式切换引脚WAKEUP用于睡眠模式和工作模式的切换，高电平时表示当前为工作模式。阵列选择引脚SELTDEC接收高电平时，用于在测试模式下对阵列的选择。电荷泵使能引脚CPUMPEN接收高电平时，用于在内部电荷泵编程模式下对电荷泵的使能。读使能引脚READEN接收读使能信号，在读模式下为高电平，在编程模式下为低电平。地址引脚A[N:0]用于表示芯片100的地址信号。数据引脚D[7:0]用于表示芯片100的输出数据。编程使能引脚PGMEN接收编程使能信号，在读模式下为低电平，在编程模式下为高电平。编程电压引脚VPP用于接收编程电压。
如图2和图3所示，分别为芯片100的全零测试的时序图和全零测试的状态机图。测试激励产生模块130在接收到第一触发指令后，测试激励产生模块130会触发全零测试的状态机从bc_idle状态跳转到bc_trws_A状态，在下一个时钟周期从bc_trws_A状态跳转到bc_tcles_CLDL状态，在下一个时钟周期从bc_tcles_CLDL状态跳转到bc_twwl_WEB状态，在下一个时钟周期从bc_twwl_WEB状态跳转到bc_tcleh_WEB状态，在下一个时钟周期从bc_tcleh_WEB状态跳转到bc_tcdcd_CLDL状态，在下一个时钟周期从bc_tcdcd_CLDL状态跳转到bc_tcprd_CMN状态，在下一个时钟周期从bc_tcprd_CMN状态跳转到bc_tacc_VARD状态，在下一个时钟周期从bc_tacc_VARD状态跳转到bc_trdcp_RDEN状态，在下一个时钟周期从bc_trdcp_RDEN状态跳转到bc_deast_CPN状态，在下一个时钟周期再回到bc_idle状态，以此向芯片100的测试引脚产生全零测试的时序。
如图2所示，因地址引脚A[N:0]的信号比测试使能引脚CLE和数据锁存引脚DLE的信号相对命令执行引脚WEB的信号下降沿要长5ns(tRWS＝25ns，tCLES＝tDLES＝20ns)，故bc_trws_A状态表示先向地址引脚A[N:0]赋值Blank Check Test Word(0x28)。bc_tcles_CLDL状态表示置测试使能引脚CLE和数据锁存引脚DLE为高，且维持两个时钟(40ns)，因最小值tCLES＝tDLES＝20ns。bc_twwl_WEB状态表示置低命令执行引脚WEB，且维持2个时钟，因tWWL最小为20ns。bc_tcleh_WEB状态表示置高命令执行引脚WEB，且维持2个时钟，因最小值tCLEH＝tDLEH＝20ns。bc_tcdcd_CLDL状态表示置低测试使能引脚CLE和数据锁存引脚DLE，且维持4个时钟，因最小值tCDCD＝20ns，最小值tCPES为100ns。bc_tcprd_CMN状态表示置高电荷泵使能引脚CPUMPEN，且维持52个时钟，因tCPRD最小值为1000ns。bc_tacc_VARD状态表示全零测试需要读的地址，维持时间在1500ns-1600ns之间，由测试激励产生模块130从地址0依次产生，直到覆盖芯片100的最后一个物理地址，默认为50Mhz工作频率下需要的时钟数77个。bc_trdcp_RDEN状态表示置低读使能引脚READEN，维持6个时钟，因tRDCP最小为100ns。bc_deast_CPN状态表示置低电荷泵使能引脚CPUMPEN，维持2个时钟。
在本实施例中，当进行字线和位线完整性测试时，控制寄存器用于在操作指令为字线和位线完整性测试指令时，向测试激励产生模块130发送第二触发指令；测试激励产生模块130用于根据第二触发指令生成字线和位线完整性测试的时序，并向芯片100的测试引脚发送字线和位线完整性测试的时序，以使得芯片100进行字线和位线完整性测试；测试激励产生模块130还用于得到芯片100进行字线和位线完整性测试产生的控制指令，将控制指令发送至状态寄存器；状态寄存器用于根据控制指令得到测试结果，并通过寄存器接口110将测试结果发送至测试机台200。
可以理解，测试机台200通过操作总线和寄存器接口110向控制寄存器的0比特位赋值为1，1比特位赋值为0，2比特位赋值为1，3比特位赋值为1。由于控制寄存器的0比特位赋值为1表示测试机台200发送的操作指令有效，1比特位赋值为0，2比特位赋值为1，3比特位赋值为1表示测试机台200发送的操作指令为字线和位线完整性测试指令，故控制寄存器则会向测试激励产生模块130发送第二触发指令，即第二触发指令表示控制寄存器的0比特位为1，1比特位为0，2比特位为1，3比特位为1。测试激励产生模块130根据第二触发指令会触发字线和位线完整性测试状态机开始翻转，生成字线和位线完整性测试的时序，并将字线和位线完整性测试的时序发送到芯片100的测试引脚，进而实现对芯片100的字线和位线的检测。在芯片100的字线和位线存在缺陷时，测试激励产生模块130会向状态寄存器发送表征测试结果为失败的控制指令，状态寄存器的0比特位根据该控制指令会被赋值为1，状态寄存器的1比特位根据该控制指令会被赋值为0。测试机台200通过操作总线和寄存器接口110会将状态寄存器的0比特位和1比特位中的赋值读取出来，并根据状态寄存器的0比特位赋值为1，1比特位赋值为0，获得表征失败的测试结果，以便工作人员知道该芯片100为废片。在芯片100的字线和位线无缺陷时，测试激励产生模块130会向状态寄存器发送表征测试结果为成功的控制指令，状态寄存器的0比特位根据该控制指令会被赋值为1，状态寄存器的1比特位根据该控制指令会被赋值为1。测试机台200通过操作总线和寄存器接口110会将状态寄存器的0比特位和1比特位中的赋值读取出来，并根据状态寄存器的0比特位赋值为1，1比特位赋值为1，获得表征成功的测试结果，以便工作人员知道该芯片100为良片。其中，字线和位线完整性测试的时序为测试激励产生模块130产生的测试信号，可以为芯片100的测试引脚在不同测试时间周期获得不同的高低电平。
如图4和图5所示，分别为芯片100的字线和位线完整性测试的时序图及字线和位线完整性测试的状态机图。测试激励产生模块130在接收到第二触发指令后，测试激励产生模块130会触发字线和位线完整性测试的状态机从td_idle状态跳转到td_trws_A状态，在下一个时钟周期从td_trws_A状态跳转到td_tcles_CLDL状态，在下一个时钟周期从td_tcles_CLDL状态跳转到td_twwl0_WEB状态，在下一个时钟周期从td_twwl0_WEB状态跳转到td_ttwh0_WEB状态，在下一个时钟周期从td_ttwh0_WEB状态跳转到td_tdwd_DLEA状态，在下一个时钟周期从td_tdwd_DLEA状态跳转到td_twwl1_WEB状态，在下一个时钟周期从td_twwl1_WEB状态跳转到td_tcleh_WEB状态，在下一个时钟周期从td_tcleh_WEB状态跳转到td_trdes_CLE状态，在下一个时钟周期从td_trdes_CLE状态跳转到td_tacct_VARD0状态，在下一个时钟周期从td_tacct_VARD0状态跳转到td_tacct_VARD1状态，在下一个时钟周期从td_tacct_VARD1状态跳转到td_deast_RDEN状态，在下一个时钟周期再回到td_idle状态，以此向芯片100的测试引脚产生字线和位线完整性测试的时序。
如图4所示，因地址引脚A[N:0]的信号比测试使能引脚CLE和数据锁存引脚DLE的信号相对命令执行引脚WEB的信号下降沿要长5ns(tRWS＝25ns，tCLES＝tDLES＝20ns)，故td_trws_A状态表示先向地址引脚A[N:0]赋值Blank Check Test Word(0x68)。td_tcles_CLDL状态表示置高测试使能引脚CLE和数据锁存引脚DLE，维持两个时钟，因最小值tCLES＝tDLES＝20ns。td_twwl0_WEB状态表示置低命令执行引脚WEB，且维持2个时钟，因tWWL最小为20ns。td_ttwh0_WEB状态表示置高命令执行引脚WEB，且维持2个时钟，因最小值tDLEH＝20ns，tTWH＝30ns。td_tdwd_DLEA状态表示置低数据锁存引脚DLE，地址引脚A[N:0]赋值0x21，维持2个时钟，因最小值tDWD＝20ns，tTWS＝25ns。td_twwl1_WEB状态表示置低命令执行引脚WEB，且维持2个时钟，因tWWL最小为20ns。td_tcleh_WEB状态表示置高命令执行引脚WEB，且维持2个时钟，因最小值tCLEH＝20ns。td_trdes_CLE状态表示置低测试使能引脚CLE，维持5个时钟，因最小值tRDES＝100ns。td_tacct_VARD0状态表示地址总线赋给需要读的地址，维持时间大于100ns，因为tACCT＝70ns。td_tacct_VARD1状态表示地址总线赋给需要读的地址，维持时间大于100ns，因为tACCT＝70ns，tREADNET＝70ns。td_deast_RDEN状态表示置低读使能引脚READEN，维持5个时钟。
在本实施例中，当进行预编程测试时，控制寄存器用于在操作指令为预编程测试指令时，向测试激励产生模块130发送第三触发指令；测试激励产生模块130用于根据第三触发指令生成预编程测试的时序，并向芯片100的测试引脚发送预编程测试的实现，以使得芯片100进行预编程测试；测试激励产生模块130还用于得到芯片100进行预编程测试产生的控制指令，将控制指令发送至状态寄存器；状态寄存器用于根据控制指令得到测试结果，并通过寄存器接口110将测试结果发送至测试机台200。
可以理解，测试机台200通过操作总线和寄存器接口110向控制寄存器的0比特位赋值为1，1比特位赋值为1，2比特位赋值为1，3比特位赋值为1。由于控制寄存器的0比特位赋值为1表示测试机台200发送的操作指令有效，1比特位赋值为1，2比特位赋值为1，3比特位赋值为1表示测试机台200发送的操作指令为预编程测试指令，故控制寄存器会向测试激励产生模块130发送第三触发指令，即第三触发指令表示控制寄存器的0比特位为1，1比特位为1，2比特位为1，3比特位为1。测试激励产生模块130根据第三触发指令会触发预编程测试状态机开始翻转，生成预编程测试的时序，并将预编程测试的时序发送到芯片100的测试引脚，进而实现对芯片100的预编程测试。在芯片100的编程电路存在缺陷时，测试激励产生模块130会向状态寄存器发送表征测试结果为失败的控制指令，状态寄存器的0比特位根据该控制指令会被赋值为1，状态寄存器的1比特位根据该控制指令会被赋值为0。测试机台200通过操作总线和寄存器接口110会将状态寄存器的0比特位和1比特位中的赋值读取出来，并根据状态寄存器的0比特位赋值为1，1比特位赋值为0，获得表征失败的测试结果，以便工作人员知道该芯片100为废片。在芯片100的编程电路无缺陷时，测试激励产生模块130会向状态寄存器发送表征测试结果为成功的控制指令，状态寄存器的0比特位根据该控制指令会被赋值为1，状态寄存器的1比特位根据该控制指令会被赋值为1。测试机台200通过操作总线和寄存器接口110会将状态寄存器的0比特位和1比特位中的赋值读取出来，并根据状态寄存器的0比特位赋值为1，1比特位赋值为1，获得表征成功的测试结果，以便工作人员知道该芯片100为良片。其中，预编程测试的时序为测试激励产生模块130产生的测试信号，可以为芯片100的测试引脚在不同测试时间周期获得不同的高低电平。
如图6和图7所示，分别为芯片100的预编程测试的时序图及预编程测试的状态机图。测试激励产生模块130在接收到第三触发指令后，测试激励产生模块130会触发预编程测试的状态机从pp_idle状态跳转到pp_ttws_A状态，在下一个时钟周期从pp_trws_A状态跳转到pp_tcles_CLE状态，在下一个时钟周期从pp_tcles_CLE状态跳转到pp_twwl0_WEB状态，在下一个时钟周期从pp_twwl0_WEB状态跳转到pp_ttwh0_WEB状态，在下一个时钟周期从pp_ttwh0_WEB状态跳转到pp_tds_DIN状态，在下一个时钟周期从pp_tds_DIN状态跳转到pp_twwl1_WEB状态，在下一个时钟周期从pp_tdh_WEDL状态跳转到pp_tpes_PGMEN状态，在下一个时钟周期从pp_tpes_PGMEN状态跳转到pp_tpw_WEB状态，在下一个时钟周期从pp_tpw_WEB状态跳转到pp_tcph_WEB状态，在下一个时钟周期从pp_tcph_WEB状态跳转到pp_tpeh_CPEN状态，在下一个时钟周期从pp_tpeh_CPEN状态跳转到pp_tpas_PGEN状态，在下一个时钟周期再回到pp_idle状态，以此向芯片100的测试引脚产生预编程测试的时序。
如图6所示，因地址引脚A[N:0]的信号比测试使能引脚CLE和数据锁存引脚DLE的信号相对命令执行引脚WEB的信号下降沿要长5ns(tRWS＝25ns，tCLES＝20ns)，故pp_trws_A状态表示先向地址引脚A[N:0]赋值Pre-Program Test Word(0x04)，持续一个时钟，最高50Mhz。pp_tcles_CLE状态表示置高测试使能引脚CLE，维持两个时钟，因最小值tCLES＝20ns。pp_twwl0_WEB状态表示置低命令执行引脚WEB，且维持2个时钟，因tWWL最小为20ns。pp_ttwh0_WEB状态表示置高命令执行引脚WEB，且维持2个时钟，因最小值tTWH＝30ns。pp_tds_DIN状态表示配置引脚DIN，且地址引脚A[N:0]赋值0x001，维持2个时钟，因最小值tDS＝20ns。pp_twwl1_WEB状态表示置低命令执行引脚WEB，且维持2个时钟，因tWWL最小为20ns。pp_tdh_WEDL状态表示置高命令执行引脚WEB，且维持2个时钟，因最小值tDH＝20ns。pp_tpes_PGMEN状态表示置高编程使能引脚PGMEN，维持50个时钟，因最小值tPES＝1000ns。pp_tpw_WEB状态表示置低命令执行引脚WEB，维持250个时钟周期，因平均值tPW＝5000ns。pp_tcph_WEB状态表示置高命令执行引脚WEB，维持100个时钟周期，因最小值tCPH＝2000ns。pp_tpeh_CPEN状态表示置低电荷泵使能引脚CPUMPEN，维持50个时钟，因最小值tPEH＝1000ns。pp_tpas_PGEN状态表示置低编程使能引脚PGMEN，并判断当前操作地址是否是最后一个地址，若不是则跳到pp_tds_DIN状态，继续完成对下一个地址的预编程测试，若当前已是最后一个地址，则输出预编程测试结果并将状态机跳到pp_idle状态。维持5个时钟，因最小值tPAS＝100ns。
在本实施例中，当芯片100完成全零测试、字线和位线完整性测试及预编程测试，且被判定为良片后，会根据实际需求对芯片100进行编程。具体的编程工作原理为：操作地址寄存器用于通过寄存器接口110获取测试机台200发送的逻辑地址信息，并根据逻辑地址信息和预先存储的物理地址拓扑信息进行匹配，获得逻辑地址信息对应的多个物理地址信息，并将多个物理地址信息发送至测试激励产生模块130；其中，物理地址拓扑信息包含每个逻辑地址信息与多个物理地址信息的对应关系；操作写数据寄存器用于通过寄存器接口110获取测试机台200发送的多个比特的编程信息，并将多个比特的编程信息发送至测试激励产生模块130；测试激励产生模块130用于根据将多个比特的编程信息依次写入多个物理地址信息对应的多个物理地址，并从多个物理地址获取写入的编程信息，将写入的编程信息与操作写数据寄存器发送的多个比特的编程信息进行比较，若相同，则判断编程成功。
可以理解，在测试机台200编程阶段，测试机台200通过操作总线和寄存器接口110向操作地址寄存器逻辑地址信息，由于操作地址寄存器的位宽为8比特，所以该逻辑地址信息表示8比特的逻辑地址，由于芯片100内部实现了将多个比特的物理地址映射为一比特的逻辑地址的算法，因此一次编程操作可以实现超过8比特物理地址的编程。在本实施例中，采用将3个比特的物理地址映射为一比特的逻辑地址的算法，即物理地址拓扑信息包含每个逻辑地址信息与3个物理地址信息的对应关系，因此一次编程操作可以实现24比特物理地址的编程。
测试激励产生模块130从操作地址寄存器中获得24比特物理地址后，将从操作写数据寄存器获得的编程信息依次写入至24比特物理地址中。且由于操作写数据寄存器的位宽为8位，所以编程信息为8比特，故编程信息中的1比特的信息会同时写入至与1比特的逻辑地址对应的3比特的物理地址中。可以理解为，若编程信息为0x05，操作写数据寄存器的7-0比特位的值为00000101，若逻辑地址a存储操作写数据寄存器的0比特位的值，且与逻辑地址a具有对应关系的物理地址分别为物理地址a1、物理地址a2和物理地址a3，那么物理地址a1、物理地址a2和物理地址a3均应对应写入操作写数据寄存器的0比特位的值1；若逻辑地址b存储操作写寄存器的1比特位的值，且与逻辑地址b具有对应关系的物理地址分别为物理地址b1、物理地址b2和物理地址b3，那么物理地址b1、物理地址b2和物理地址b3均应对应写入操作写数据寄存器的1比特位的值0；以此类推，可以将操作写数据寄存器的每个比特位的值对应写入到24比特的物理地址中。其中，编程信息可以为校验值、安全密钥信息等。
在本实施例中，若操作写数据寄存器中比特位的值为零，则表示与值为零的比特位对应的物理地址不需要进行编程，测试激励产生模块130会默认不对值为零的比特位进行编程，并继续下一个比特位的编程操作，待24比特物理地址编程完毕后，测试激励产生模块130会自动发起读操作，将编程后的24比特物理地址的数据读取出来并与操作写数据寄存器中的编程信息进行比对，以此来判断编程是否成功。若编程后的24比特物理地址的数据与操作写数据寄存器中的编程信息相同，则表示编程成功，测试激励产生模块130会向状态寄存器发送表征编程成功的控制指令，状态寄存器的0比特位根据该控制指令会被赋值为1，状态寄存器的1比特位根据该控制指令会被赋值为1；若编程后的24比特物理地址的数据与操作写数据寄存器中的编程信息存在差异，则表示编程失败，测试激励产生模块130会向状态寄存器发送表征编程失败的控制指令，状态寄存器的0比特位根据该控制指令会被赋值为1，状态寄存器的1比特位根据该控制指令会被赋值为0。
可以理解，若操作写数据寄存器的7-0比特位的值为00000101，逻辑地址a存储操作写数据寄存器的0比特位的值，逻辑地址b存储操作写数据寄存器的1比特位的值，逻辑地址c存储操作写数据寄存器的2比特位的值，逻辑地址d存储操作写数据寄存器的3比特位的值。在与逻辑地址a具有对应关系的3比特物理地址存储完操作写数据寄存器的0比特位的值后，由于操作写数据寄存器的1比特位的值为零，测试激励产生模块130不会对值为零的1比特位进行编程，直接对操作写数据寄存器的3比特位进行编程，将操作写数据寄存器的3比特位的值存储至与逻辑地址c具有对应关系的3比特物理地址，采用上述方式直至将24比特物理地址均进行编程。
可见，与现有的每次进行1比特的编程，然后每编程完8比特将编程后的值读出来进行比对，来判断编程是否成功的方式相比，本实施例提供的一次编程操作可以实现24比特物理地址的编程，并将最终24比特的编程是否成功的结果返回给测试机台200的方式，极大的提高了编程效率，节省了测试机台200的编程时间和成本，简化了编程是否成功的结果判断，便于操作和判断。
如图8所示，为本发明实施例提供的另一种芯片100的结构示意图，基于图1提供的芯片100的结构，芯片100还包括上电读取模块140和存储器模块150，测试激励产生模块130与上电读取模块140和存储器模块150均通信连接，上电读取模块140还与测试机台200通信连接。
在本实施例中，上电读取模块140用于在芯片100编程完成后，通过测试激励产生模块130从存储器模块150获得检测结果信息，并将检测结果信息发送至测试机台200。
可以理解，在测试机台200编程完成后，检测结果信息会被编程为1，在芯片100复位解除后，上电读取模块140通过测试激励产生模块130将检测结果信息从存储器模块150中读取出来，然后将检测结果信息输出到与测试机台200具有通信连接的引脚上。进而使得测试机台200可以通过直接读取该引脚的电平高低，来判断该芯片100是否已经完成了芯片100的相关的测试及编程。当测试机台200读取到该引脚的电平为高时，判断该芯片100已经完成了芯片100的相关的测试及编程；当测试机台200读取到该引脚的电平为低时，判断该芯片100未完成芯片100的相关的测试及编程。
在本实施例中，芯片100的测试引脚设置在存储器模块150上，存储器模块150根据全零测试的时序进行全零测试，根据字线和位线完整性测试的时序进行字线和位线完整性测试，根据预编程测试的时序进行预编程测试。其中，存储器模块150可以是，但不限于OTP(One Time Programmable，一次性可编程)存储器和PROM(Programmable Read-OnlyMemory，可编程只读存储器)存储器；测试激励产生模块130为逻辑电路模块，主要由与非门组成。
请参照图9，为本发明实施例提供的一种芯片测试方法的流程示意图。需要说明的是，本发明实施例的芯片测试方法并不以图9以及以下的具体顺序为限制，应当理解，在其他实施例中，本发明实施例的芯片测试方法其中部分步骤的顺序可以根据实际需要相互交换，或者其中的部分步骤也可以省略或删除。该芯片测试方法可以应用于图1所示的芯片100中，下面将对图9所示的具体流程进行详细阐述。
步骤S101，获取测试机台发送的操作指令。
可以理解，上述寄存器120可以执行步骤S101中的内容。
步骤S102，根据操作指令触发芯片内部的测试激励产生模块产生测试信号。
可以理解，上述测试激励产生模块130可以执行步骤S102中的内容。
步骤S103，根据测试信号进行相应的测试，并得到测试结果。
可以理解，上述测试激励产生模块130和存储器模块150可以执行步骤S103中的内容。
步骤S104，将测试结果发送至测试机台。
可以理解，上述寄存器120可以执行步骤S104中的内容。
如图10所示，为本发明实施例提供的另一种芯片测试方法的流程示意图，在图9所示的芯片测试方法的基础上，还包括：
步骤S105，若测试结果为测试成功，则获取测试机台发送的逻辑地址信息和多个比特的编程信息。
步骤S106，根据逻辑地址信息和预先存储的物理地址拓扑信息进行匹配，获得逻辑地址信息对应的多个物理地址信息；其中，物理地址拓扑信息包含每个逻辑地址信息与多个物理地址信息的对应关系。
可以理解，上述寄存器120可以执行步骤S105和步骤S106中的内容。
步骤S107，将多个比特的编程信息依次写入多个物理地址信息对应的多个物理地址。
步骤S108，从多个物理地址获取写入的编程信息。
步骤S109，将写入的编程信息与测试机台发送的多个比特的编程信息进行比较，若相同，则判断编程成功。
可以理解，上述测试激励产生模块130可以执行步骤S107、步骤S108和步骤S109中的内容。
综上所述，本发明实施例提供了一种芯片和芯片测试方法，芯片通过寄存器接口与测试机台通信连接，使得测试机台可与寄存器进行通信，避免了测试机台直接控制芯片的测试引脚，从而对芯片的测试引脚起到保护作用，且基于寄存器接口实现通信的方式，使得测试机台的操作更简单，降低了测试机台的测试难度与复杂度。同时，芯片通过测试激励产生模块来产生相应的测试信号，使得芯片进行相应的测试，并通过寄存器将最终的测试结果返回给测试机台，不需要测试机台搭建复杂的调试和测试环境来实现相应的测试功能，也不需要测试机台进行复杂的测试结果比对，简化了测试机台的测试环境和对测试结果的判断。由于是芯片内部的硬件电路(即测试激励产生模块)来实现测试过程，故缩短了测试时间，从而提高了测试效率并节省了测试成本。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种芯片，其特征在于，所述芯片包括寄存器接口、寄存器和测试激励产生模块，所述寄存器通过所述寄存器接口与测试机台通信连接，所述寄存器还与测试激励产生模块通信连接；
所述寄存器用于通过所述寄存器接口接收所述测试机台发送的操作指令，并根据所述操作指令向所述测试激励产生模块发送触发指令；
所述测试激励产生模块用于根据所述触发指令产生测试信号，以使得所述芯片进行相应的测试；所述测试激励产生模块还用于得到所述芯片进行相应的测试产生的控制指令，将所述控制指令发送至所述寄存器；
所述寄存器用于根据所述控制指令得到测试结果，并通过所述寄存器接口将所述测试结果发送至所述测试机台。
2.根据权利要求1所述的芯片，其特征在于，所述寄存器包括控制寄存器和状态寄存器，所述控制寄存器和所述状态寄存器均通过所述寄存器接口与所述测试机台通信连接，所述控制寄存器和所述状态寄存器还与所述测试激励产生模块通信连接；
所述控制寄存器用于根据所述操作指令向所述测试激励产生模块发送所述触发指令；
所述状态寄存器用于根据所述控制指令得到测试结果，并通过所述寄存器接口将所述测试结果发送至所述测试机台。
3.根据权利要求2所述的芯片，其特征在于，所述控制寄存器用于在所述操作指令为全零测试指令时，向所述测试激励产生模块发送第一触发指令；
所述测试激励产生模块用于根据所述第一触发指令生成全零测试的时序，并向所述芯片的测试引脚发送所述全零测试的时序，以使得所述芯片进行全零测试；所述测试激励产生模块还用于得到所述芯片进行全零测试产生的控制指令，将所述控制指令发送至所述状态寄存器；
所述状态寄存器用于根据所述控制指令得到测试结果，并通过所述寄存器接口将所述测试结果发送至所述测试机台。
4.根据权利要求2所述的芯片，其特征在于，所述控制寄存器用于在所述操作指令为字线和位线完整性测试指令时，向所述测试激励产生模块发送第二触发指令；
所述测试激励产生模块用于根据所述第二触发指令生成字线和位线完整性测试的时序，并向所述芯片的测试引脚发送字线和位线完整性测试的时序，以使得所述芯片进行字线和位线完整性测试；所述测试激励产生模块还用于得到所述芯片进行字线和位线完整性测试产生的控制指令，将所述控制指令发送至所述状态寄存器；
所述状态寄存器用于根据所述控制指令得到测试结果，并通过所述寄存器接口将所述测试结果发送至所述测试机台。
5.根据权利要求2所述的芯片，其特征在于，所述控制寄存器用于在所述操作指令为预编程测试指令时，向所述测试激励产生模块发送第三触发指令；
所述测试激励产生模块用于根据所述第三触发指令生成预编程测试的时序，并向所述芯片的测试引脚发送所述预编程测试的实现，以使得所述芯片进行预编程测试；所述测试激励产生模块还用于得到所述芯片进行预编程测试产生的控制指令，将所述控制指令发送至所述状态寄存器；
所述状态寄存器用于根据所述控制指令得到测试结果，并通过所述寄存器接口将所述测试结果发送至所述测试机台。
6.根据权利要求1所述的芯片，其特征在于，所述寄存器包括操作地址寄存器、操作写数据寄存器，所述操作地址寄存器、操作写数据寄存器均通过所述寄存器接口与所述测试机台通信连接，所述操作地址寄存器、操作写数据寄存器均还与所述测试激励产生模块通信连接；
所述操作地址寄存器用于通过所述寄存器接口获取所述测试机台发送的逻辑地址信息，并根据所述逻辑地址信息和预先存储的物理地址拓扑信息进行匹配，获得所述逻辑地址信息对应的多个物理地址信息，并将所述多个物理地址信息发送至所述测试激励产生模块；其中，所述物理地址拓扑信息包含每个逻辑地址信息与多个物理地址信息的对应关系；
所述操作写数据寄存器用于通过所述寄存器接口获取所述测试机台发送的多个比特的编程信息，并将所述多个比特的编程信息发送至所述测试激励产生模块；
所述测试激励产生模块用于根据将所述多个比特的编程信息依次写入所述多个物理地址信息对应的多个物理地址，并从所述多个物理地址获取写入的编程信息，将所述写入的编程信息与所述操作写数据寄存器发送的多个比特的编程信息进行比较，若相同，则判断编程成功。
7.根据权利要求1所述的芯片，其特征在于，所述芯片还包括上电读取模块和存储器模块，所述测试激励产生模块与所述上电读取模块和存储器模块均通信连接，所述上电读取模块还与所述测试机台通信连接；
所述上电读取模块用于在所述芯片编程完成后，通过所述测试激励产生模块从所述存储器模块获得检测结果信息，并将所述检测结果信息发送至所述测试机台。
8.一种芯片测试方法，其特征在于，应用于芯片，所述芯片包括寄存器接口，所述芯片通过所述寄存器接口与测试机台通信连接，所述方法包括：
获取所述测试机台发送的操作指令；
根据所述操作指令触发所述芯片内部的测试激励产生模块产生测试信号；
根据所述测试信号进行相应的测试，并得到测试结果；
将所述测试结果发送至所述测试机台。
9.根据权利要求8所述的芯片测试方法，其特征在于，所述操作指令包括全零测试指令，所述根据所述操作指令触发所述芯片内部的测试激励产生模块产生测试信号的步骤包括：
根据所述全零测试指令，触发所述芯片内部的测试激励产生模块生成全零测试的时序，并向所述芯片的测试引脚发送所述全零测试的时序；
所述根据所述测试信号进行相应的测试，并得到测试结果的步骤包括：
根据所述全零测试的时序进行全零测试，并得到所述测试结果。
10.根据权利要求8所述的芯片测试方法，其特征在于，所述操作指令包括字线和位线完整性测试指令，所述根据所述操作指令触发所述芯片内部的测试激励产生模块产生测试信号的步骤包括：
根据所述字线和位线完整性测试指令，触发所述芯片内部的测试激励产生模块生成字线和位线完整性的时序，并向所述芯片的测试引脚发送所述字线和位线完整性的时序；
所述根据所述测试信号进行相应的测试，并得到测试结果的步骤包括：
根据所述字线和位线完整性的时序进行字线和位线完整性测试，并得到所述测试结果。
11.根据权利要求8所述的芯片测试方法，其特征在于，所述操作指令包括预编程测试指令，所述根据所述操作指令触发所述芯片内部的测试激励产生模块产生测试信号的步骤包括：
根据所述预编程测试指令，触发所述芯片内部的测试激励产生模块生成预编程测试的时序，并向所述芯片的测试引脚发送预编程测试的时序；
所述根据所述测试信号进行相应的测试，并得到测试结果的步骤包括：
根据所述预编程测试的时序进行预编程测试，并得到所述测试结果。
12.根据权利要求8所述的芯片测试方法，其特征在于，所述将所述测试结果发送至所述测试机台的步骤之后，所述方法还包括：
若所述测试结果为测试成功，则获取所述测试机台发送的逻辑地址信息和多个比特的编程信息；
根据所述逻辑地址信息和预先存储的物理地址拓扑信息进行匹配，获得所述逻辑地址信息对应的多个物理地址信息；其中，所述物理地址拓扑信息包含每个逻辑地址信息与多个物理地址信息的对应关系；
将所述多个比特的编程信息依次写入所述多个物理地址信息对应的多个物理地址。
13.根据权利要求12所述的芯片测试方法，其特征在于，所述将所述多个比特的编程信息依次写入所述多个物理地址信息对应的多个物理地址的步骤之后，所述方法还包括：
从所述多个物理地址获取写入的编程信息；
将所述写入的编程信息与所述测试机台发送的多个比特的编程信息进行比较，若相同，则判断编程成功。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111781488A (zh) * 2020-06-24 2020-10-16 芯佰微电子（北京）有限公司 芯片与芯片测试系统
CN112269120A (zh) * 2020-11-05 2021-01-26 深圳市广和通无线股份有限公司 接口信号回环测试方法、装置、计算机设备和存储介质
CN113009315A (zh) * 2021-02-20 2021-06-22 上海燧原科技有限公司 接口转换电路、芯片、芯片测试系统及方法
CN113138330A (zh) * 2020-12-29 2021-07-20 苏州裕太微电子有限公司 一种防止芯片误入测试模式的方法及系统
CN113641541A (zh) * 2021-07-27 2021-11-12 西安芯海微电子科技有限公司 芯片测试方法、装置、芯片及存储介质
CN114152868A (zh) * 2021-12-07 2022-03-08 上海安路信息科技股份有限公司 虚拟探针接口电路、方法、fpga和系统芯片
CN114664365A (zh) * 2022-02-09 2022-06-24 浙江地芯引力科技有限公司 存储器数据读取电路、芯片及硬件测试方法
CN117031256A (zh) * 2023-10-07 2023-11-10 紫光同芯微电子有限公司 一种芯片测试系统和测试方法
CN117289114A (zh) * 2023-10-10 2023-12-26 苏州异格技术有限公司 一种逻辑功能测试电路及测试方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6547130B1 (en) * 1999-06-03 2003-04-15 Ming-Shiang Shen Integrated circuit card with fingerprint verification capability
CN1965372A (zh) * 2004-06-11 2007-05-16 三星电子株式会社 在测试模式设置操作下交接测试系统和嵌入式存储器的方法和装置
CN201434900Y (zh) * 2009-07-08 2010-03-31 天津渤海易安泰电子半导体测试有限公司 新型集成电路芯片测试机
US7757133B1 (en) * 2007-07-05 2010-07-13 Oracle America, Inc. Built-in self-test hardware and method for generating memory tests with arbitrary address sequences
CN102197382A (zh) * 2008-10-23 2011-09-21 美信集成产品公司 多层内容保护微控制器
CN102591589A (zh) * 2010-11-15 2012-07-18 三星电子株式会社 数据存储设备、用户设备以及数据写方法
CN102944831A (zh) * 2012-11-22 2013-02-27 复旦大学 自动化测试中扩展输入输出通道的方法
CN103093812A (zh) * 2011-11-04 2013-05-08 爱思开海力士有限公司 半导体存储装置及其连续编程控制电路和编程方法
CN106556793A (zh) * 2016-11-09 2017-04-05 上海东软载波微电子有限公司 芯片测试系统及测试方法
CN107271884A (zh) * 2017-06-28 2017-10-20 中国电子科技集团公司第五十八研究所 一种高可靠性和高集成度的eFlash串口测试电路
US20180189063A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Processors, methods, and systems with a configurable spatial accelerator
CN108595298A (zh) * 2018-04-28 2018-09-28 青岛海信电器股份有限公司 一种芯片测试系统及方法
CN109213441A (zh) * 2017-06-30 2019-01-15 三星电子株式会社 能够管理工作而无需处理器干预的存储装置

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6547130B1 (en) * 1999-06-03 2003-04-15 Ming-Shiang Shen Integrated circuit card with fingerprint verification capability
CN1965372A (zh) * 2004-06-11 2007-05-16 三星电子株式会社 在测试模式设置操作下交接测试系统和嵌入式存储器的方法和装置
US7757133B1 (en) * 2007-07-05 2010-07-13 Oracle America, Inc. Built-in self-test hardware and method for generating memory tests with arbitrary address sequences
CN102197382A (zh) * 2008-10-23 2011-09-21 美信集成产品公司 多层内容保护微控制器
CN201434900Y (zh) * 2009-07-08 2010-03-31 天津渤海易安泰电子半导体测试有限公司 新型集成电路芯片测试机
CN102591589A (zh) * 2010-11-15 2012-07-18 三星电子株式会社 数据存储设备、用户设备以及数据写方法
CN103093812A (zh) * 2011-11-04 2013-05-08 爱思开海力士有限公司 半导体存储装置及其连续编程控制电路和编程方法
CN102944831A (zh) * 2012-11-22 2013-02-27 复旦大学 自动化测试中扩展输入输出通道的方法
CN106556793A (zh) * 2016-11-09 2017-04-05 上海东软载波微电子有限公司 芯片测试系统及测试方法
US20180189063A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Processors, methods, and systems with a configurable spatial accelerator
CN107271884A (zh) * 2017-06-28 2017-10-20 中国电子科技集团公司第五十八研究所 一种高可靠性和高集成度的eFlash串口测试电路
CN109213441A (zh) * 2017-06-30 2019-01-15 三星电子株式会社 能够管理工作而无需处理器干预的存储装置
CN108595298A (zh) * 2018-04-28 2018-09-28 青岛海信电器股份有限公司 一种芯片测试系统及方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111781488A (zh) * 2020-06-24 2020-10-16 芯佰微电子（北京）有限公司 芯片与芯片测试系统
CN112269120A (zh) * 2020-11-05 2021-01-26 深圳市广和通无线股份有限公司 接口信号回环测试方法、装置、计算机设备和存储介质
CN113138330A (zh) * 2020-12-29 2021-07-20 苏州裕太微电子有限公司 一种防止芯片误入测试模式的方法及系统
CN113009315A (zh) * 2021-02-20 2021-06-22 上海燧原科技有限公司 接口转换电路、芯片、芯片测试系统及方法
CN113641541A (zh) * 2021-07-27 2021-11-12 西安芯海微电子科技有限公司 芯片测试方法、装置、芯片及存储介质
CN114152868A (zh) * 2021-12-07 2022-03-08 上海安路信息科技股份有限公司 虚拟探针接口电路、方法、fpga和系统芯片
CN114664365A (zh) * 2022-02-09 2022-06-24 浙江地芯引力科技有限公司 存储器数据读取电路、芯片及硬件测试方法
CN114664365B (zh) * 2022-02-09 2023-09-08 浙江地芯引力科技有限公司 存储器数据读取电路、芯片及硬件测试方法
CN117031256A (zh) * 2023-10-07 2023-11-10 紫光同芯微电子有限公司 一种芯片测试系统和测试方法
CN117031256B (zh) * 2023-10-07 2024-03-01 紫光同芯微电子有限公司 一种芯片测试系统和测试方法
CN117289114A (zh) * 2023-10-10 2023-12-26 苏州异格技术有限公司 一种逻辑功能测试电路及测试方法

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