CN117031256A - 一种芯片测试系统和测试方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 461
- 238000000034 method Methods 0.000 title claims description 18
- 239000013598 vector Substances 0.000 claims abstract description 123
- 238000006243 chemical reaction Methods 0.000 claims abstract description 46
- 238000013461 design Methods 0.000 claims description 14
- 238000004088 simulation Methods 0.000 claims description 10
- 238000004806 packaging method and process Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Abstract
本申请提供一种芯片测试系统和测试方法，该系统包括：测试机台，测试向量转换接口模块与测试引脚连接，用于获取测试向量；根据译码数据确定测试模式、测试命令、测试地址和测试数据，并输入嵌入式测试模块；将测试模式输入数模信号选择器模块；嵌入式测试模块包括多个寄存器，数模信号选择器与测试向量转换接口模块连接，用于输出数模控制信号到模拟模块；模拟模块与数模信号选择器连接，用于获取数模控制信号进行芯片测试。通过测试向量转换接口模块实现对测试向量的译码，选择不同的测试模式，无需提供多个测试引脚对应不同的测试模式，节约成本。且将多个寄存器集成在嵌入式测试模块中，可以方便不同模式下的芯片测试调用，提高芯片测试效率。
Description
技术领域
本申请涉及芯片测试技术领域，特别涉及一种芯片测试系统和测试方法。
背景技术
芯片测试已经成为集成电路设计和制造过程中非常重要的因素，是与集成电路设计有着密切联系的专门技术，与设计和制造成为了一个有机整体。
芯片在进行产品设计的时候，会对芯片的封装进行成本和性能的评估，确定最终使用的封装方式。在芯片封装方式确定后，对每个封装引脚进行功能分配。在成本受限的情况下，芯片上的每个封装引脚都分配了确定的功能，很难有足够的引脚用于芯片测试。
因此，如何在芯片封装引脚有限的情况下，使用尽可能少的封装引脚进行芯片测试，是本领域需要解决的技术问题。
发明内容
有鉴于此，本申请的目的在于提供一种芯片测试系统和测试方法，可以在芯片封装引脚有限的情况下，使用尽可能少的封装引脚进行芯片测试。
为实现上述目的，本申请有如下技术方案：
第一方面，本申请实施例提供了一种芯片测试系统，包括：
测试机台，所述测试机台与芯片的测试引脚连接，用于输出测试向量到所述芯片；
所述芯片包括测试向量转换接口模块，所述测试向量转换接口模块与所述测试引脚连接，用于获取所述测试向量，根据所述测试向量进行译码得到译码数据；根据所述译码数据确定测试模式、测试命令、测试地址和测试数据，并将所述测试命令、所述测试地址和所述测试数据输入嵌入式测试模块；将所述测试模式输入数模信号选择器模块；
所述芯片包括所述嵌入式测试模块，所述嵌入式测试模块包括多个寄存器，用于根据所述测试命令、所述测试地址和所述测试数据对所述寄存器进行读写操作，并生成数模控制信号输出到与所述嵌入式测试模块连接的所述数模信号选择器；
所述芯片包括所述数模信号选择器，所述数模信号选择器与所述测试向量转换接口模块连接，用于根据所述测试模式，选择与所述测试模式对应的路径，输出所述数模控制信号到模拟模块；
所述芯片包括所述模拟模块，所述模拟模块与所述数模信号选择器连接，用于获取所述数模控制信号进行所述芯片的测试。
在一种可能的实现方式中，还包括：权限比对模块；
所述芯片包括所述权限比对模块，所述测试向量转换接口模块通过所述权限比对模块与所述测试引脚连接；
所述权限比对模块，用于获取所述测试向量与预设值进行比对。
在一种可能的实现方式中，还包括：非易失性存储器；
所述芯片包括所述非易失性存储器，所述非易失性存储器与所述嵌入式测试模块连接；
所述嵌入式测试模块，用于获取所述模拟模块的校准值，并发送到所述非易失性存储器；
所述非易失性存储器，用于存储所述模拟模块的校准值。
在一种可能的实现方式中，所述测试模式包括：
可测性设计模式、模拟测试模式和集成电路静态电流模式。
在一种可能的实现方式中，所述非易失性存储器包括：
闪存。
在一种可能的实现方式中，所述测试向量转换接口模块，用于将串行的所述测试向量译码得到并行的所述译码数据。
在一种可能的实现方式中，还包括：时钟系统和电源系统；
所述芯片包括所述时钟系统和所述电源系统；
所述时钟系统与所述测试向量转换接口模块连接，所述电源系统与所述测试向量转换接口模块连接。
第二方面，本申请实施例提供了一种芯片测试方法，应用于上述的芯片测试系统，所述方法包括：
获取测试向量，根据所述测试向量进行译码得到译码数据；
根据所述译码数据确定测试模式、测试命令、测试地址和测试数据；
根据所述测试命令、所述测试地址和所述测试数据对所述寄存器进行读写操作，并生成数模控制信号；
根据所述测试模式，选择与所述测试模式对应的路径，输出所述数模控制信号到模拟模块进行所述芯片的测试。
在一种可能的实现方式中，应用于上述的芯片测试系统，在所述获取测试向量之后，所述根据所述测试向量进行译码得到译码数据之前，所述方法还包括：
将所述测试向量与预设值进行比对，当所述测试向量与所述预设值一致时，则进行所述测试向量进行译码得到译码数据。
在一种可能的实现方式中，当所述测试向量与所述预设值不一致时，则屏蔽所述测试向量。
与现有技术相比，本申请实施例具有以下有益效果：
本申请实施例提供了一种芯片测试系统和测试方法，该系统包括：测试机台，测试机台与芯片的测试引脚连接，用于输出测试向量到芯片；芯片包括测试向量转换接口模块，测试向量转换接口模块与测试引脚连接，用于获取测试向量，根据测试向量进行译码得到译码数据；根据译码数据确定测试模式、测试命令、测试地址和测试数据，并将测试命令、测试地址和测试数据输入嵌入式测试模块；将测试模式输入数模信号选择器模块；芯片包括嵌入式测试模块，嵌入式测试模块包括多个寄存器，用于根据测试命令、测试地址和测试数据对寄存器进行读写操作，并生成数模控制信号输出到与嵌入式测试模块连接的数模信号选择器；芯片包括数模信号选择器，数模信号选择器与测试向量转换接口模块连接，用于根据测试模式，选择与测试模式对应的路径，输出数模控制信号到模拟模块；芯片包括模拟模块，模拟模块与数模信号选择器连接，用于获取数模控制信号进行所述芯片的测试。本申请通过测试向量转换接口模块实现对测试向量的译码，从而选择不同的测试模式，无需提供多个测试引脚对应不同的测试模式，节约成本。且将多个寄存器集成在嵌入式测试模块中，可以方便不同模式下的芯片测试调用，提高芯片测试效率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
结合附图并参考以下具体实施方式，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。贯穿附图中，相同或相似的附图标记表示相同或相似的元素。应当理解附图是示意性的，原件和元素不一定按照比例绘制。
图1示出了本申请实施例提供的一种芯片测试系统的示意图；
图2示出了本申请实施例提供的一种芯片测试方法的流程图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
正如背景技术中的描述，芯片测试已经成为集成电路设计和制造过程中非常重要的因素，是与集成电路设计有着密切联系的专门技术，与设计和制造成为了一个有机整体。
芯片在进行产品设计的时候，会对芯片的封装进行成本和性能的评估，确定最终使用的封装方式。在芯片封装方式确定后，对每个封装引脚进行功能分配。在成本受限的情况下，芯片上的每个封装引脚都分配了确定的功能，很难有足够的引脚用于芯片测试。
经申请人研究发现，传统的方法是通过AHB(Advanced High performance Bus，高级高性能总线)或APB(Advanced Peripheral Bus，高级外围总线)的方式访问芯片模拟模块的相关寄存器，实现芯片模拟模块配置、测试和校准，效率较低，且设置总线访问的方式成本较高。或者通过不封装引脚等方式，不向用户开放测试模式；且测试模拟模块所需信号散落在芯片多个数字模块中，不利于可测性设计时做旁路（关注的模块会很多）。
因此，如何在芯片封装引脚有限的情况下，使用尽可能少的封装引脚进行芯片测试，是本领域需要解决的技术问题。
为了解决以上技术问题，本申请实施例提供了一种芯片测试系统和测试方法，该系统包括：测试机台，测试机台与芯片的测试引脚连接，用于输出测试向量到芯片；芯片包括测试向量转换接口模块，测试向量转换接口模块与测试引脚连接，用于获取测试向量，根据测试向量进行译码得到译码数据；根据译码数据确定测试模式、测试命令、测试地址和测试数据，并将测试命令、测试地址和测试数据输入嵌入式测试模块；将测试模式输入数模信号选择器模块；芯片包括嵌入式测试模块，嵌入式测试模块包括多个寄存器，用于根据测试命令、测试地址和测试数据对寄存器进行读写操作，并生成数模控制信号输出到与嵌入式测试模块连接的数模信号选择器；芯片包括数模信号选择器，数模信号选择器与测试向量转换接口模块连接，用于根据测试模式，选择与测试模式对应的路径，输出数模控制信号到模拟模块；芯片包括模拟模块，模拟模块与数模信号选择器连接，用于获取数模控制信号进行所述芯片的测试。本申请通过测试向量转换接口模块实现对测试向量的译码，从而选择不同的测试模式，无需提供多个测试引脚对应不同的测试模式，节约成本。且将多个寄存器集成在嵌入式测试模块中，可以方便不同模式下的芯片测试调用，提高芯片测试效率。
参见图1所示，为本申请实施例提供的一种芯片测试系统的示意图，包括：
测试机台，测试机台与芯片的测试引脚连接，用于输出测试向量到芯片。
即在本申请实施例中，当芯片上电时，测试机台可以通过芯片分配的测试引脚，将测试向量输出到芯片。具体的，测试向量为输入到芯片测试引脚的序列，即测试机台输出的信号。
芯片包括测试向量转换接口模块，测试向量转换接口模块与测试引脚连接，用于获取测试向量，根据测试向量进行译码得到译码数据；根据译码数据确定测试模式、测试命令、测试地址和测试数据，并将测试命令、测试地址和测试数据输入嵌入式测试模块；将测试模式输入数模信号选择器模块。
即在本申请实施例中，测试向量转换接口模块可以对测试向量进行译码得到译码数据，以便可以确定当前的测试模式。
具体的，译码数据中每3个32位的数据认为是一组：第一个32位数据，定义为命令，译码后作为访问‘嵌入式测试模块’的读/写标志；第二个32位数据，定义为地址，译码后作为访问‘嵌入式测试模块’中寄存器的地址；第三个32位数据，定义为数据，当这一组指令为‘写操作’时，译码后作为写入‘嵌入式测试模块’中寄存器的数据，当这一组指令为‘读操作’时，此32位为从‘嵌入式测试模块’中对应地址的寄存器读出的数据，从测试引脚输出并被测试机台回读。
芯片包括嵌入式测试模块，嵌入式测试模块包括多个寄存器，用于根据测试命令、测试地址和测试数据对寄存器进行读写操作，并生成数模控制信号输出到与嵌入式测试模块连接的数模信号选择器。
即在本申请实施例中，嵌入式测试模块，可以由多个32位寄存器组成，每一个寄存器的每位或每几位均代表从数字输出到模拟模块的控制信号，寄存器的数量与芯片模拟模块的数量成正比。
具体的，嵌入式测试模块，可以按照‘测试向量转接口’提供的测试命令、测试地址和测试数据对上述32位寄存器进行读写操作，寄存器数据按其每位或每几位代表的意义，赋值给对应的数模控制信号，输出到‘数模信号选择器’，最终通过数模接口输出并控制模拟模块。
本申请实施例提供的芯片包括数模信号选择器，数模信号选择器与测试向量转换接口模块连接，用于根据测试模式，选择与测试模式对应的路径，输出数模控制信号到模拟模块。
芯片包括模拟模块，模拟模块与数模信号选择器连接，用于获取数模控制信号进行芯片的测试。
即在本申请实施例中，数模信号选择器，由多个多路选择器组成，‘测试向量转接口模块’产生的测试模式标志信号也被输入到此模块，作为这些多路选择器的选择端，在不同的测试模式为模拟模块提供对应的控制信号。多路选择器的数量与芯片模拟模块的数量成正比，选择器的输入路数量与芯片支持的测试模式成正比。
不同的测试模式对应着不同的测试方法，从而实现对模拟模块的配置、测试和校准。对于模拟测试模式来说，此时数模信号选择器为嵌入式测试模块和模拟模块之间的通路。
本申请实施例通过测试向量转换接口模块实现对测试向量的译码，根据译码数据选择不同的测试模式，实现了不同测试模式的切换，无需提供多个测试引脚对应不同的测试模式，节约成本。且将多个寄存器集成在嵌入式测试模块中，可以方便不同模式下的芯片测试调用，提高芯片测试效率。
在一种可能的实现方式中，本申请实施例提供的芯片测试系统还可以包括：权限比对模块。
芯片包括权限比对模块，测试向量转换接口模块通过权限比对模块与测试引脚连接；权限比对模块，用于获取测试向量与预设值进行比对。
具体的，本申请实施例可以设置权限比对模块，将测试机台输入到芯片测试引脚的测试向量，与预设值进行比对，预设值可以在硬件电路中预设，也可写入非易失性存储器中在比对时进行读取。
对于本申请实施例提供的权限比对模块来说，只有当首次输入的测试向量与预设值匹配时，即测试向量与预设值一致时，后续测试向量对于芯片才是有效的，且每次上电只能进行一次匹配尝试，若匹配失败则此次上电无法进入任何测试模式。只能下电后重新上电，再次尝试权限匹配并通过后方能成功进入一种测试模式。即测试向量与预设值一致时，则此次上电期间所有从外部引脚输入的测试向量被屏蔽，且不允许进入任何一种测试模式。
对于权限比对模块来说，当测试机台输入到芯片引脚的测试向量，与预设值匹配时，此模块变为信号通路，供后续测试向量传输到测试向量转换接口进行测试模式选择和测试命令生成。
在一种可能的实现方式中，本申请实施例提供的芯片测试系统还可以包括：非易失性存储器；
芯片包括非易失性存储器，非易失性存储器与嵌入式测试模块连接；嵌入式测试模块，用于获取模拟模块的校准值，并发送到非易失性存储器；非易失性存储器，用于存储模拟模块的校准值。
即在本申请实施例中，在完成对模拟模块的测试校准后，嵌入式测试模块可以将模拟模块的校准值写入到非易失性存储器的对应区域中。以便后续的及时调用。可选的，本申请实施例提供的非易失性存储器具体可以包括：闪存（flash memory）。
在一种可能的实现方式中，本申请实施例提供的测试模式可以包括：
可测性设计模式、TEST模拟测试模式和集成电路静态电流模式（IntegratedCircuit Quiescent Current，IDDQ）。
当进入可测性设计模式，可以支持扫描测试SCAN和Mbist（memory build-in-selftest，存储器内建自测试）；当进入TEST模拟测试模式时，支持对模拟地址（IP，InternetProtocol Address）的测试，当进入集成电路静态电流模式时，支持对静态电流的测试。
在一种可能的实现方式中，本申请实施例提供的测试向量转换接口模块，用于将串行的测试向量译码得到并行的译码数据。
即在测试向量转换接口模块可以实现串并转换，方便后续可以同时传输测试模式、测试命令、测试地址和测试数据，提高了测试效率。
在一种可能的实现方式中，本申请实施例提供的芯片测试系统还可以包括：时钟系统和电源系统；
芯片包括时钟系统和电源系统；时钟系统与测试向量转换接口模块连接，电源系统与测试向量转换接口模块连接。
具体的，本申请实施例的测试向量转换接口模块在选择进入了某一种模式后，相应的测试模式标志信号将置起，并输出到系统中，控制芯片内的时钟和电源系统。
举例来说，在可测性设计模式下，时钟和电源均被可测性设计组件接管，可通过联合测试工作组（JTAG，Joint Test Action Group）对其进行配置。在集成电路静态电流模式下，可以将时钟等关闭。
本申请实施例可以在封装引脚有限的情况下，使用尽可能少的引脚在晶圆测试（Chip-Probing，CP）和功能测试（Functional Test，FT）下均能实现多种测试模式的芯片测试。
本申请实施例提供的微控制器芯片测试系统，其具有支持测试模式多、使用封装输入输出引脚少、测试向量易编写、减少测试方案复杂度、可通过提供权限序列向用户开放等优点。适用于通用微控制器芯片、车载微控制器芯片和智能卡芯片等多种类型的芯片。
本申请实施例提供了一种芯片测试系统，该系统包括：测试机台，测试机台与芯片的测试引脚连接，用于输出测试向量到芯片；芯片包括测试向量转换接口模块，测试向量转换接口模块与测试引脚连接，用于获取测试向量，根据测试向量进行译码得到译码数据；根据译码数据确定测试模式、测试命令、测试地址和测试数据，并将测试命令、测试地址和测试数据输入嵌入式测试模块；将测试模式输入数模信号选择器模块；芯片包括嵌入式测试模块，嵌入式测试模块包括多个寄存器，用于根据测试命令、测试地址和测试数据对寄存器进行读写操作，并生成数模控制信号输出到与嵌入式测试模块连接的数模信号选择器；芯片包括数模信号选择器，数模信号选择器与测试向量转换接口模块连接，用于根据测试模式，选择与测试模式对应的路径，输出数模控制信号到模拟模块；芯片包括模拟模块，模拟模块与数模信号选择器连接，用于获取数模控制信号进行所述芯片的测试。本申请通过测试向量转换接口模块实现对测试向量的译码，从而选择不同的测试模式，无需提供多个测试引脚对应不同的测试模式，节约成本。且将多个寄存器集成在嵌入式测试模块中，可以方便不同模式下的芯片测试调用，提高芯片测试效率。
参见图2所示，为本申请实施例提供的一种芯片测试方法的流程图，应用于上述的芯片测试系统，所述方法包括：
S101：获取测试向量，根据所述测试向量进行译码得到译码数据。
S102：根据所述译码数据确定测试模式、测试命令、测试地址和测试数据。
S103：根据所述测试命令、所述测试地址和所述测试数据对所述寄存器进行读写操作，并生成数模控制信号。
S104：根据所述测试模式，选择与所述测试模式对应的路径，输出所述数模控制信号到模拟模块进行所述芯片的测试。
在一种可能的实现方式中，应用于上述的芯片测试系统，在所述获取测试向量之后，所述根据所述测试向量进行译码得到译码数据之前，所述方法还包括：
将所述测试向量与预设值进行比对，当所述测试向量与所述预设值一致时，则进行所述测试向量进行译码得到译码数据。
在一种可能的实现方式中，当所述测试向量与所述预设值不一致时，则屏蔽所述测试向量。
本申请实施例提供了一种芯片测试方法，应用该方法的系统包括：测试机台，测试机台与芯片的测试引脚连接，用于输出测试向量到芯片；芯片包括测试向量转换接口模块，测试向量转换接口模块与测试引脚连接，用于获取测试向量，根据测试向量进行译码得到译码数据；根据译码数据确定测试模式、测试命令、测试地址和测试数据，并将测试命令、测试地址和测试数据输入嵌入式测试模块；将测试模式输入数模信号选择器模块；芯片包括嵌入式测试模块，嵌入式测试模块包括多个寄存器，用于根据测试命令、测试地址和测试数据对寄存器进行读写操作，并生成数模控制信号输出到与嵌入式测试模块连接的数模信号选择器；芯片包括数模信号选择器，数模信号选择器与测试向量转换接口模块连接，用于根据测试模式，选择与测试模式对应的路径，输出数模控制信号到模拟模块；芯片包括模拟模块，模拟模块与数模信号选择器连接，用于获取数模控制信号进行所述芯片的测试。本申请通过测试向量转换接口模块实现对测试向量的译码，从而选择不同的测试模式，无需提供多个测试引脚对应不同的测试模式，节约成本。且将多个寄存器集成在嵌入式测试模块中，可以方便不同模式下的芯片测试调用，提高芯片测试效率。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于系统实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。
Claims (10)
1.一种芯片测试系统，其特征在于，包括：
测试机台，所述测试机台与芯片的测试引脚连接，用于输出测试向量到所述芯片；
所述芯片包括测试向量转换接口模块，所述测试向量转换接口模块与所述测试引脚连接，用于获取所述测试向量，根据所述测试向量进行译码得到译码数据；根据所述译码数据确定测试模式、测试命令、测试地址和测试数据，并将所述测试命令、所述测试地址和所述测试数据输入嵌入式测试模块；将所述测试模式输入数模信号选择器模块；
所述芯片包括所述嵌入式测试模块，所述嵌入式测试模块包括多个寄存器，用于根据所述测试命令、所述测试地址和所述测试数据对所述寄存器进行读写操作，并生成数模控制信号输出到与所述嵌入式测试模块连接的所述数模信号选择器；
所述芯片包括所述数模信号选择器，所述数模信号选择器与所述测试向量转换接口模块连接，用于根据所述测试模式，选择与所述测试模式对应的路径，输出所述数模控制信号到模拟模块；
所述芯片包括所述模拟模块，所述模拟模块与所述数模信号选择器连接，用于获取所述数模控制信号进行所述芯片的测试。
2.根据权利要求1所述的系统，其特征在于，还包括：权限比对模块；
所述芯片包括所述权限比对模块，所述测试向量转换接口模块通过所述权限比对模块与所述测试引脚连接；
所述权限比对模块，用于获取所述测试向量与预设值进行比对。
3.根据权利要求1所述的系统，其特征在于，还包括：非易失性存储器；
所述芯片包括所述非易失性存储器，所述非易失性存储器与所述嵌入式测试模块连接；
所述嵌入式测试模块，用于获取所述模拟模块的校准值，并发送到所述非易失性存储器；
所述非易失性存储器，用于存储所述模拟模块的校准值。
4.根据权利要求1所述的系统，其特征在于，所述测试模式包括：
可测性设计模式、模拟测试模式和集成电路静态电流模式。
5.根据权利要求3所述的系统，其特征在于，所述非易失性存储器包括：
闪存。
6.根据权利要求1所述的系统，其特征在于，所述测试向量转换接口模块，用于将串行的所述测试向量译码得到并行的所述译码数据。
7.根据权利要求1所述的系统，其特征在于，还包括：时钟系统和电源系统；
所述芯片包括所述时钟系统和所述电源系统；
所述时钟系统与所述测试向量转换接口模块连接，所述电源系统与所述测试向量转换接口模块连接。
8.一种芯片测试方法，其特征在于，应用于权利要求1-7中任一项所述的芯片测试系统，所述方法包括：
获取测试向量，根据所述测试向量进行译码得到译码数据；
根据所述译码数据确定测试模式、测试命令、测试地址和测试数据；
根据所述测试命令、所述测试地址和所述测试数据对所述寄存器进行读写操作，并生成数模控制信号；
根据所述测试模式，选择与所述测试模式对应的路径，输出所述数模控制信号到模拟模块进行所述芯片的测试。
9.根据权利要求8所述的方法，其特征在于，应用于权利要求2所述的芯片测试系统，在所述获取测试向量之后，所述根据所述测试向量进行译码得到译码数据之前，所述方法还包括：
将所述测试向量与预设值进行比对，当所述测试向量与所述预设值一致时，则进行所述测试向量进行译码得到译码数据。
10.根据权利要求9所述的方法，其特征在于，当所述测试向量与所述预设值不一致时，则屏蔽所述测试向量。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311285310.8A CN117031256B (zh) | 2023-10-07 | 2023-10-07 | 一种芯片测试系统和测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311285310.8A CN117031256B (zh) | 2023-10-07 | 2023-10-07 | 一种芯片测试系统和测试方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117031256A true CN117031256A (zh) | 2023-11-10 |
| CN117031256B CN117031256B (zh) | 2024-03-01 |
Family
ID=88641401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311285310.8A Active CN117031256B (zh) | 2023-10-07 | 2023-10-07 | 一种芯片测试系统和测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117031256B (zh) |
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