CN112394281A

CN112394281A - 测试信号并行加载转换电路和系统级芯片

Info

Publication number: CN112394281A
Application number: CN202110072490.6A
Authority: CN
Inventors: 马海英
Original assignee: Beijing Suiyuan Intelligent Technology Co ltd
Current assignee: Beijing Suiyuan Intelligent Technology Co ltd
Priority date: 2021-01-20
Filing date: 2021-01-20
Publication date: 2021-02-23
Anticipated expiration: 2041-01-20
Also published as: CN112394281B

Abstract

本发明公开了一种测试信号并行加载转换电路和系统级芯片。测试信号并行加载转换电路，包括：相连的片外测试信号接收模块和片内并行加载模块；片外测试信号接收模块，用于按照片外时钟速率从多个扫描测试管脚处接收并行测试信号，并按照片内时钟速率将并行测试信号传输至片内并行加载模块；片内并行加载模块，用于对接收的所述并行测试信号进行信号重组，并将重组信号编码成符合NOC标准协议的标准测试信号流，以对片上至少一个目标IP核进行功能性测试。本发明实施例的技术方案可以有效的防止早期测试阶段对制造缺陷的漏检情况的发生，也可以大大的降低产品的测试成本。

Description

测试信号并行加载转换电路和系统级芯片

技术领域

本发明实施例涉及计算机硬件技术，具体涉及芯片测试技术，尤其涉及一种测试信号并行加载转换电路和系统级芯片。

背景技术

随着超大规模集成电路芯片，例如，多核SoC（System-on-a-Chip，系统级芯片）的不断发展，大规模集成电路芯片，的生产加工过程变得越来越复杂，从而其生产以及测试的成本也在不断的提高，因此，芯片检测环节就变得至关重要。那么对于在测试阶段可以尽早、尽量多的检测出生产加工造成的缺陷，也提出了更高的要求。

现有的芯片测试环节中，一般是利用JTAG（Joint Test Action Group，联合测试工作组）接口测试、扫描连、片上存储器自检测试和管脚测试等测试方式，对SoC上搭载的各种IP（Intellectual Property，知识产权）核，进行偏向于发现制造加工缺陷的结构性测试。

发明人在实现本发明的过程中发现，现有的各种结构性测试已经不能满足越来越复杂的现代超大规模芯片设计的高标准测试的需求了。因此，如何在结构性测试的基础上开发出更高效的功能性测试，尽早检测到复杂功能逻辑设计中的问题，已经成为提高芯片制造以及测试水平的关键之一。

发明内容

本发明实施例提供了一种测试信号并行加载转换电路和系统级芯片，以实现以复用结构性测试管脚的方式，对芯片中包括的各IP核进行功能性测试。

第一方面，本发明实施例提供了一种测试信号并行加载转换电路，包括：相连的片外测试信号接收模块和片内并行加载模块；

所述片外测试信号接收模块，用于按照片外时钟速率从多个扫描测试管脚处接收并行测试信号，并按照片内时钟速率将并行测试信号传输至片内并行加载模块；

片内并行加载模块，用于对接收的所述并行测试信号进行信号重组，并将重组信号编码成符合NOC（Network On Chip，片上网络）标准协议的标准测试信号流，以对片上至少一个目标知识产权IP核进行功能性测试，所述NOC标准协议与所述片内时钟速率相匹配。

第二方面，本发明实施例还提供了一种系统级芯片，包括：NOC路由器、至少一个IP核、多个扫描测试管脚以及如本发明任意实施例所述的测试信号并行加载转换电路；

其中，各所述IP核通过NOC路由器形成NOC网络，测试信号并行加载转换电路分别与各扫描测试管脚以及NOC路由器相连；

所述多个扫描测试管脚，用于按照片外时钟速率，从片外存储器接收指向至少一个目标IP核的并行测试信号；

所述测试信号并行加载转换电路，用于按照片外时钟速率从多个扫描测试管脚处接收并行测试信号；按照片内时钟速率将并行测试信号传输至片内并行加载模块；对接收的所述并行测试信号进行信号重组，并将重组信号编码成符合NOC标准协议的标准测试信号流，传输至NOC路由器；所述NOC标准协议与所述片内时钟速率相匹配；

所述NOC路由器，用于通过NOC网络将所述标准测试信号流传输至匹配的目标IP核，以对各所述目标IP核进行功能性测试。

本发明实施例的技术方案通过构建一个测试信号并行加载转换电路，可以将从多个扫描测试管脚处接收到的，与片外时钟速率匹配的并行测试信号，最终转换为符合NOC标准协议的标准测试信号流，进而可以通过NOC网络将该标准测试信号流发送至芯片中的各IP核中，以实现对各IP核的功能性测试。本发明实施例的技术方案可以有效的防止早期测试阶段对制造缺陷的漏检情况的发生，也可以大大的降低产品的测试成本。而且，测试信号并行加载转换电路的设计非常灵活，可以从横跨芯片的多个扫描测试管脚并行收集数据，从而降低了本身电路设计物理实现的难度，减轻了物理设计成本和工作量。

附图说明

图1是本发明实施例一中的一种测试信号并行加载转换电路的结构图；

图2a是本发明实施例二中的一种测试信号并行加载转换电路的结构图；

图2b是本发明实施例二所适用的一种写数据模块的结构图；

图2c是本发明实施例二所适用的一种片内并行加载模块的结构图；

图2d是本发明实施例二所适用的一种测试信号并行加载转换电路的时序转换示意图；

图3是本发明实施例三中的一种SoC的结构图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

为了便于理解本发明的各实施例，首先将本发明各实施例的主要发明构思进行简单介绍。

本发明各实施例提出测试向量并行加载转换电路，是以将逻辑功能性验证测试程序尽早的应用到晶圆测试的阶段为目标的。通过该测试向量并行加载转换电路，片外大容量的功能性测试程序向量可以方便、快速的从测试机台复用芯片的扫描测试管脚加载到芯片内部，自动转换为适配于通用的NOC（Network On Chip，片上网络）协议的，符合标准AXI（Advanced eXtensible Interface，先进可扩展接口）内部总线传输接口的数据流，并将该数据流传输到相应的内部寄存器或片上存储器件中，最后，通过片上运行相应的程序并且查看运行结果，就可以完成相应的逻辑功能性测试了。

利用该测试向量并行加载转换电路，可以达到将复杂逻辑功能性验证测试程序尽早的应用到晶圆测试的阶段的目标。从而，有效的防止了由于制造缺陷在早期测试阶段的漏检，所带来的如下三个方面的生产制造的成本的损失：1、有缺陷芯片的制造成本；2、有缺陷芯片的封装成本；3、漏检测出有缺陷芯片的后续系统级测试的时间以及成本。

同时，测试向量并行加载转换电路复用的是结构性的扫描测试管脚，以并行进行功能性测试向量的读写操作，其数据传输速率大大的优于传统的JTAG串口传输协议，这种高速的并行测试向量的装载转换接口也大大的降低了产品的测试成本。此外，测试向量并行加载转换电路的设计非常灵活，可以从横跨芯片的多个管脚模块并行收集数据。从而降低了本身电路设计物理实现的难度，减轻了物理设计成本，工作量。

实施例一

图1为本发明实施例一提供的一种测试信号并行加载转换电路的结构图，本实施例可适用于以复用结构性测试管脚的方式，对芯片中包括的各IP核进行功能性测试的情况。如图1所示，所述测试信号并行加载转换电路，包括：相连的片外测试信号接收模块110和片内并行加载模块120。

所述片外测试信号接收模块110，用于按照片外时钟速率从多个扫描测试管脚处接收并行测试信号，并按照片内时钟速率将并行测试信号传输至片内并行加载模块。

在本实施例中，该测试信号并行加载转换电路可以配置在SOC上，与该SOC上的各扫描测试管脚相连，所述扫描测试管脚可以是指SOC上配置的GPIO（General PurposeInput Output，通用输入输出口）管脚。一般来说，一个SOC上配置的GPIO可以为几十到上百个。

基于SoC上配置的各GPIO管脚，可以接收由程序自动生成的ATPG（Automatic TestPattern Generation，测试图形向量），对SoC上配置的一个或者多个IP核进行结构性测试，检测出该SoC上存在的，在生产加工过程中出现的坏点。

在本实施例中，通过复用上述各GPIO管脚，可以实现对SoC上配置的一个或者多个IP核进行功能性测试（典型的，逻辑测试）的效果。

相应的，开发人员可以首先根据功能性测试内容，编写功能性测试程序，之后可以对该测试程序进行编译，得到二进制形式的代码文件。之后，可以将该代码文件写成存储器存储形式的数据格式，例如，写成32bit*196行的数据矩阵，之后可以将该代码文件存储在片外存储器中，典型的，测试机台上的一个存储器中。其中，该功能性测试程序主要用于对芯片内的一个、若干个或者全部IP核进行各种逻辑性的测试。

当需要针对上述功能性测试内容对芯片进行功能性测试时，可以以32bit为单元，按照片外时钟速度从该片外存储器中一行行的读取该代码文件，按位并行的写入至多个扫描测试管脚中。此时，每次读取得到的代码文件数据，可以作为一个并行测试信号，分别输入至每个扫描测试管脚中。

进而，片外测试信号接收模块110首先按照片外时钟速率（典型的，测试机台的时钟速率）从多个扫描测试管脚处接收各个并行测试信号进行存储后，可以按照片内时钟速率将并行测试信号传输至片内并行加载模块，最终，可以将全部代码文件加载至芯片内部，实现对芯片内部各IP核的功能性测试。

片内并行加载模块120，用于对接收的所述并行测试信号进行信号重组，并将重组信号编码成符合NOC标准协议的标准测试信号流，以对片上至少一个目标IP核进行功能性测试，所述NOC标准协议与所述片内时钟速率相匹配。

在本实施例中，片外测试信号接收模块110在将一笔笔的并行测试信号缓存下来，并转换时钟频率后提供给片内并行加载模块120，由片内并行加载模块120对这一笔笔的并行测试信号进行数据重组后，编码成符合NOC标准协议的标准测试信号流后，可以将该标准测试信号流发送至片上配置的NOC路由器（router），由该NOC路由器根据该标准测试信号流中指定待测IP核（也即，目标IP核），经由片上的NOC网络将该标准测试信号流发送给至少一个目标IP核进行功能性测试。

其中，该目标IP核可以为芯片中的一个、多个或者全部IP核，本实施例对比并不进行限制。

实施例二

图2a是本发明实施例二提供的一种测试信号并行加载转换电路的结构图，如图2a所示，在本实施例中，片外测试信号接收模块可以包括：至少一个第一级流水线模块210、与各第一级流水线模块210对应相连的至少一个写数据模块220，和与各写数据模块220相连的第二级流水线模块230；

所述第一级流水线模块210，用于按照片外时钟速率从多个扫描测试管脚处接收并行测试信号，并将所述并行测试信号输出至写数据模块220；

所述写数据模块220，用于将所述并行测试信号进行数据整合后，将片外时钟速率的并行测试信号转换为片内时钟速率的并行测试信号传输至第二级流水线模块230；

所述第二级流水线模块230，用于将所述片内时钟速率的并行测试信号传输至片内并行加载模块。

如图2a所示，作为示例而非限定，第一级流水线模块210的数量为两个，所述写数据模块220的数量为两个，两者一一对应。

其中，每个第一级流水线模块210分别与一个扫描测试管脚组相连，每个扫描测试管脚组中包括多个扫描测试管脚。

在本实施例中，通过两级流水线的方式，实现了将多个扫描测试管脚处接收的并行测试信号进行缓存以及时钟转换。

具体的，在从多个扫描测试管脚处获取的并行测试信号传输至芯片内后，上述并行测试信号会首先穿过第一级流水线模块210，来保证数据流可以满足较高的传输速率输入到芯片内部逻辑，并且多级流水线的设计也有利于电路的物理实现。第一级流水线模块210输出的数据进入写数据模块220，进行数据整合以及将片外时钟（典型的，外部测试机台的时钟）数据流转换为片内时钟数据流速。写数据模块220的输出数据会进入到第二级流水线模块230，向芯片内部的片内并行加载模块传输。片内并行加载模块会对接收的数据进行数据重组，并且转码成为符合NOC协议的大数据流。

在本实施例的一个可选的实施方式中，如图2b所示，所述写数据模块可以包括：异步存储逻辑电路2201、选择逻辑电路2202以及端口控制逻辑电路2203。

在本实施例中，输入至写数据模块的并行测试信号的片外时钟速率（如图2b所示的Shift CLK）以及写数据模块输出的并行测试信号的片内时钟速率（如图2b所示的NoCCLK）可以任意设置。异步存储逻辑电路2201中的异步先入先出逻辑可以实现将并行测试信号由片外时钟速率转换为片内时钟速率。只要在设计时满足：NOC CLK大于等于Shift CLK的两倍即可。本实施例对Shift CLK以及NoC CLK的具体数值并不进行限制。

选择逻辑电路2202，用于将所述并行测试信号进行数据整合。

端口控制逻辑电路2203，其中设计了一个串行控制寄存器。其对片外测试信号接收模块中的扫描测试管脚进行控制。在这个串行控制寄存器中，对于管脚设置将有一个4'b0001的序号，后面会跟随写数据模块控制模式位，以及写模块输出使能以及选择位。

在本实施例的一个可选的实施方式中，如图2c所述，片内并行加载模块可以具体包括：数据存储控制单元240、以及与数据存储控制单元240相连的数据编码逻辑单元250；

所述数据存储控制单元240，用于对接收的所述并行测试信号进行信号重组；

所述数据编码逻辑单元250，用于将重组信号编码成符合NOC标准协议的标准测试信号流。

可选的，该数据存储控制单元240可以具体包括：至少一个同步先入先出子单元2401以及与各同步先入先出子单元2401相连的循环先入先出子单元250；

其中，所述循环先入先出子单元2402，用于与所述数据编码逻辑单元2403相连。

在本实施例中，设计同步先入先出子单元2401的目的，是为了补偿片外测试信号接收模块中异步先入先出逻辑的不确定性而设计的。同步先入先出子单元2401中的同步先入先出逻辑的逻辑深度是通过特性定义FIFO_DEPTH的第一个值设置的。模块间的功能时钟周期偏差数可以计算为：(FIFO_DPTH 2) * IPCLK循环。同时还会留出额外的两个功能时钟的时间窗口。

这样设置的好处在于：1）同步器使用在前面的学数据模块中的异步先入先出逻辑中有1个功能时钟周期的跳变跨时钟域时间；2）1个功能时钟周期预留为设计余量，为简化物理实现的难度。

在本实施例中，设计循环先入先出子单元2402的目的，是为了防止标准测试信号（典型的，符合AXI接口协议的信号）在传输中的反压效应，以及调整后续译码中的数据传输延迟。可选的，循环先入先出子单元2402中循环先入先出逻辑可以是66位字节位宽。

在本实施例的一个可选的实施方式中，所述数据编码逻辑单元250，具体可以用于：

依次从所述数据存储控制单元获取设定位数的目标重组信号；按照与所述重组信号匹配的寄存器编码方式，对获取的目标重组信号进行编码，得到与目标重组信号匹配的标准测试信号，并将各标准测试信号以信号流的方式输出。

实际上，数据编码逻辑单元250是设计来打包数据从循环先入先出子单元2402到AXI接口协议。AXI接口协议可以优化数据传输多达8位“增量地址突发”，8次写32位数据，每次写完成后地址增加8，突发编码使能字节。

数据编码逻辑单元250将从循环先入先出子单元2402中取出33位并将其解码为33位块。如下各表中提供了不同编码方案中每个字段的简要描述。其中，不同的编码方案通过在数据编码逻辑单元250中预先配置的不同寄存器实现。

在上述各实施例的基础上，所述片内并行加载模块还可以包括：监控配置单元260。

所述监控配置单元260，连接片上的JTAG网络，用于通过JTAG协议读取与所述标准测试信号流匹配的IP核测试结果，并对数据加载完成状态、IP核测试状态以及IP核测试结果进行监控。

为了更加明确本发明各实施例，在图2d示出了本发明实施例二所适用的一种测试信号并行加载转换电路的时序转换示意图。

如图2d所示，可以首先将所有的扫描测试管脚分为两个组，每组34个管脚，分别是写有效，写时钟，写数据信号，总共68个扫描测试管脚。其中，图2d中示出的两个GPIOs对应两个扫描测试管脚的分组，每个GPIOs中包括有34个管脚。

其中，时钟速率的变换是在两个写数据模块中实现的。同时，通过上述各个模块的协同作业，最终可以将从多个扫描测试管脚处接收各个并行测试信号，转换为符合NOC标准协议的标准测试信号流，并发送至NOC路由器中，以对芯片中处于NOC网络中的一个或者多个IP核进行功能性测试。

实施例三

如3是本发明实施例三中的一种SoC，该SoC包括： NOC路由器310、至少一个IP核320、多个扫描测试管脚330以及如本发明任一实施例所述的测试信号并行加载转换电路340。

其中，各所述IP核320通过NOC路由器310形成NOC网络，测试信号并行加载转换电路340分别与各扫描测试管脚330以及NOC路由器310相连。

所述多个扫描测试管脚330，用于按照片外时钟速率，从片外存储器接收指向至少一个目标IP核的并行测试信号；

所述测试信号并行加载转换电路340，用于按照片外时钟速率从多个扫描测试管脚处接收并行测试信号；按照片内时钟速率将并行测试信号传输至片内并行加载模块；对接收的所述并行测试信号进行信号重组，并将重组信号编码成符合NOC标准协议的标准测试信号流，传输至NOC路由器；所述NOC标准协议与所述片内时钟速率相匹配；

所述NOC路由器310，用于通过NOC网络将所述标准测试信号流传输至匹配的目标IP核，以对各所述目标IP核进行功能性测试。

在上述各实施例的基础上，所述芯片还可以包括：测试访问口（Test AccessPort，TAP）（图中未示出），各所述IP核通过所述测试访问口形成片上的JTAG网络。

所述测试信号并行加载转换电路中的监控配置单元（图中未示出），连接片上的JTAG网络，用于通过JTAG协议读取与所述标准测试信号流匹配的IP核测试结果，并对数据加载完成状态、IP核测试状态以及IP核测试结果进行监控。

本发明实施例的技术方案通过在SoC上应用测试信号并行加载转换电路，可以将从多个扫描测试管脚处接收到的，与片外时钟速率匹配的并行测试信号，最终转换为符合NOC标准协议的标准测试信号流，进而可以通过NOC网络将该标准测试信号流发送至芯片中的各IP核中，以实现对各IP核的功能性测试。本发明实施例的技术方案可以有效的防止早期测试阶段对制造缺陷的漏检情况的发生，也可以大大的降低产品的测试成本。而且，测试信号并行加载转换电路的设计非常灵活，可以从横跨芯片的多个扫描测试管脚并行收集数据，从而降低了本身电路设计物理实现的难度，减轻了物理设计成本和工作量。

通过以上关于实施方式的描述，所属领域的技术人员可以清楚地了解到，本发明可借助软件及必需的通用硬件来实现，当然也可以通过硬件实现，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如计算机的软盘、只读存储器（Read-OnlyMemory,ROM）、随机存取存储器（RandomAccessMemory,RAM）、闪存（FLASH）、硬盘或光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述的方法。

值得注意的是，上述搜索装置的实施例中，所包括的各个单元和模块只是按照功能逻辑进行划分的，但并不局限于上述的划分，只要能够实现相应的功能即可；另外，各功能单元的具体名称也只是为了便于相互区分，并不用于限制本发明的保护范围。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims

1.一种测试信号并行加载转换电路，其特征在于，包括：相连的片外测试信号接收模块和片内并行加载模块；

片内并行加载模块，用于对接收的所述并行测试信号进行信号重组，并将重组信号编码成符合片上网络NOC标准协议的标准测试信号流，以对片上至少一个目标知识产权IP核进行功能性测试，所述NOC标准协议与所述片内时钟速率相匹配。

2.根据权利要求1所述的测试信号并行加载转换电路，其特征在于，片外测试信号接收模块包括：至少一个第一级流水线模块、与各第一级流水线模块对应相连的至少一个写数据模块，和与各写数据模块相连的第二级流水线模块；

所述第一级流水线模块，用于按照片外时钟速率从多个扫描测试管脚处接收并行测试信号，并将所述并行测试信号输出至写数据模块；

所述写数据模块，用于将所述并行测试信号进行数据整合，并将片外时钟速率的并行测试信号转换为片内时钟速率的并行测试信号传输至第二级流水线模块；

所述第二级流水线模块，用于将所述片内时钟速率的并行测试信号传输至片内并行加载模块。

3.根据权利要求2所述的测试信号并行加载转换电路，其特征在于，所述第一级流水线模块的数量为两个，所述写数据模块的数量为两个；

其中，每个第一级流水线模块分别与一个扫描测试管脚组相连，每个扫描测试管脚组中包括多个扫描测试管脚。

4.根据权利要求2所述的测试信号并行加载转换电路，其特征在于，所述写数据模块包括：异步存储逻辑电路、选择逻辑电路以及端口控制逻辑电路。

5.根据权利要求4所述的测试信号并行加载转换电路，其特征在于，所述片内并行加载模块包括：数据存储控制单元、以及与数据存储控制单元相连的数据编码逻辑单元；

所述数据存储控制单元，用于对接收的所述并行测试信号进行信号重组；

所述数据编码逻辑单元，用于将重组信号编码成符合NOC标准协议的标准测试信号流。

6.根据权利要求5所述的测试信号并行加载转换电路，其特征在于，所述数据存储控制单元包括：至少一个同步先入先出子单元以及与各同步先入先出子单元相连的循环先入先出子单元；

其中，所述循环先入先出子单元，用于与所述数据编码逻辑单元相连。

7.根据权利要求5所述的测试信号并行加载转换电路，其特征在于，所述数据编码逻辑单元，具体用于：

8.根据权利要求4所述的测试信号并行加载转换电路，其特征在于，所述片内并行加载模块还包括：监控配置单元；

所述监控配置单元，连接片上的联合测试工作组JTAG网络，用于通过JTAG协议读取与所述标准测试信号流匹配的IP核测试结果，并对数据加载完成状态、IP核测试状态以及IP核测试结果进行监控。

9.一种系统级芯片，其特征在于，包括：片上网络NOC路由器、至少一个知识产权IP核、多个扫描测试管脚以及权利要求1-8任一项所述的测试信号并行加载转换电路；

10.根据权利要求9所述的系统级芯片，其特征在于，所述芯片还包括：测试访问口，各所述IP核通过所述测试访问口形成片上的联合测试工作组JTAG网络；

所述测试信号并行加载转换电路中的监控配置单元，连接片上的JTAG网络，用于通过JTAG协议读取与所述标准测试信号流匹配的IP核测试结果，并对数据加载完成状态、IP核测试状态以及IP核测试结果进行监控。