CN116860536A - Gpu芯片的快速ft测试系统、测试设备及测试方法 - Google Patents
Gpu芯片的快速ft测试系统、测试设备及测试方法 Download PDFInfo
- Publication number
- CN116860536A CN116860536A CN202311137321.1A CN202311137321A CN116860536A CN 116860536 A CN116860536 A CN 116860536A CN 202311137321 A CN202311137321 A CN 202311137321A CN 116860536 A CN116860536 A CN 116860536A
- Authority
- CN
- China
- Prior art keywords
- test
- ftbus
- data
- chip
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 336
- 238000010998 test method Methods 0.000 title abstract description 10
- 230000005284 excitation Effects 0.000 claims abstract description 67
- 239000013598 vector Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 8
- 230000009191 jumping Effects 0.000 claims description 6
- 238000012216 screening Methods 0.000 claims description 5
- 238000004088 simulation Methods 0.000 claims description 5
- 238000013461 design Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2289—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by configuration test
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本发明提供一种GPU芯片的快速FT测试系统、测试设备及测试方法，测试系统包括集成在GPU芯片内部的自定义测试接口FTBus模块；FTBus模块采用数据和地址共享通道的方式与外部通信，接收FTBus Master model产生的测试激励信号，将测试激励信号转换为标准的AHB协议时序信号，并通过片上总线将标准的AHB协议时序信号分配给相应的IP核，完成GPU芯片中IP核的测试。本发明通过对自定义测试接口的设计，此接口与片上总线进行互联，可访问到所有IP核的寄存器，可通过一个测试接口实现对GPU芯片的所有IP核的FT测试，设计采用数据和地址共享通道的方式，缩减测试管脚，提高测试效率，降低测试成本。
Description
技术领域
本发明涉及芯片测试领域，更具体地，涉及一种GPU芯片的快速FT测试系统、测试设备及测试方法。
背景技术
当前国产GPU芯片产品迭代日益加速，芯片功能逐渐强大，集成的门电路也异常庞大，使得对芯片测试的要求日渐复杂。GPU芯片不仅集成了大量的数字电路，高速接口和复杂的显示接口（如PCIE、DDR、HDMI、DP等IP核）也使得数模混合电路异常复杂，芯片测试和缺陷筛选变得越来越困难。目前的GPU芯片测试，一般在CP（chip probe）测试阶段完成数字部分的测试，在FT测试阶段再进行复杂的数模混合电路测试。在GPU芯片集成了异常复杂的数模混合电路，目前面临测试项众多、IP核（intellectual property）内部集成的测试接口繁杂多样、测试时间长的问题，为芯片的快速FT测试带了挑战。
一般的，FT测试采用IP核供应商提供的测试接口，不同IP核的测试接口通过芯片管脚复用逻辑（IO_MUX）分配相应的测试模式，在相应模式下完成IP核的测试，这使得IO_MUX异常复杂，给后端布局布线设计带了很大的困难。IP核内部集成的测试接口众多、速率不一，IP核配置过程中一般有很长的等待时间，无法合理地利用，造成测试成本的上升。又或者统一采用UART、SPI等串行总线接口，此类接口传输速率慢，传输效率低。
发明内容
本发明针对现有技术中存在的技术问题，提供一种GPU芯片的快速FT测试系统、测试设备及测试方法。
根据本发明的第一方面，提供了一种GPU芯片的快速FT测试系统，包括集成在GPU芯片内部的自定义测试接口FTBus模块，所述FTBus模块的输入端与外部FTBus Mastermodel连接，其输出端与GPU芯片的片上总线连接；
所述FTBus模块采用数据和地址共享通道的方式与外部通信，接收FTBus Mastermodel产生的测试激励信号，将所述测试激励信号转换为标准的AHB协议时序信号，并通过片上总线将标准的AHB协议时序信号分配给相应的IP核，完成GPU芯片中IP核的测试。
在上述技术方案的基础上，本发明还可以做出如下改进。
可选的，所述FTBus模块包括依次连接的FTBus Slave接口、协议转换器和标准AHBMater接口，所述FTBus Slave接口与外部FTBus Master model连接，所述标准AHB Mater接口与GPU芯片的片上总线连接；
所述FTBus Slave接口，用于接收FTBus Master model产生的测试激励时序信号；
所述协议转换器，用于将自定义的FTBus协议的测试激励时序信号转换为标准AHB协议的测试激励时序信号，并通过内部状态机将所述测试激励时序信号中的数据和地址分别通过数据通道和地址通道传输给所述标准AHB Master接口；
所述标准AHB Master接口，用于通过片上总线，根据不同的地址将AHB协议的测试激励时序信号传输给相应的IP核，完成IP核的FT测试。
可选的，所述所述FTBus Slave接口，用于接收FTBus Master model产生的测试激励时序信号，包括：
FTBus Slave接口对FTBus Master model输出的测试激励时序信号中的数据和地址进行缓存；
所述协议转换器，用于将自定义的FTBus协议的测试激励时序信号转换为标准AHB协议的测试激励时序信号，并通过内部状态机将数据和地址分别通过数据通道和地址通道传输给所述标准AHB Master接口，包括：
所述协议转换器对测试激励时序信号中的控制信号进行检测，产生写操作信号和读操作信号，依据内部状态机的不同状态将接收的地址和数据分配至标准AHB Master接口的地址和数据通道。
可选的，所述协议转换器包括空闲状态、写地址状态、写数据状态、读地址状态和读数据状态。
可选的，所述所述协议转换器对测试激励时序信号中的控制信号进行检测，并产生写操作信号和读操作信号，依据不同的状态信号将接收的地址和数据分配至标准AHBMaster接口的地址和数据通道，包括：
在hready=1的条件下，当检测到写操作时，进入到写地址状态，在写地址状态下，将缓存的地址发送给所述标准AHB Master接口的地址通道；在下一个周期，跳转至写数据状态，在写数据状态下，将缓存的数据发送给所述标准AHB Master接口的写数据通道；当hready=0，则停留在写数据状态，直到hready拉高，当hready=1若无新的操作时，回到空闲状态，若有新的写/读操作，则跳转至相应的写/读地址状态；
在hready=1的条件下，当检测到读操作时，进入到读地址状态，在写地址状态下，将缓存的地址发送给标准AHB Master接口的地址通道；在下一个周期，跳转至读数据状态，当hready=0，则停留在写数据状态，直到hready拉高，将标准AHB Master接口的读数据通道返回的数据发送给FTBus Slave接口；若无新的操作时，回到空闲状态，若有新的写/读操作，则继续进行后续的写/读操作；
其中，只有当片上总线的状态hready=1，才能进行读/写操作。
可选的，所述FTBus模块将地址和数据复用在同一组管脚，复用管脚分时提供传输数据和地址的数据通道和地址通道。
根据本发明的第二方面，提供了一种GPU芯片的快速FT测试设备，包括测试机台ATE和测试负载板Loadboard；
所述测试负载板Loadboard，用于放置多个待测试GPU芯片的定制板；
所述测试机台ATE，用于接收binl机台测试向量，将所述binl机台测试向量转化为测试激励，并通过测试管脚输入到每一个待测试GPU芯片；
其中，所述binl机台测试向量为通过第三方商用工具对VCD测试向量转换而来，所述VCD测试向量为通过GPU芯片的快速FT测试系统进行仿真测试生成。
可选的，所述测试机台ATE包括电源板卡和数字板卡，所述电源板卡、数字板卡和测试负载板Loadboard均插接于所述测试机台ATE上，电源板卡与测试负载板Loadboard通过测试机台ATE内的线缆连接，所述电源板卡为所述待测试GPU芯片供电，所述数字板卡具有多个数字测试通道，所述测试机台ATE通过测试管脚输入到待测试GPU芯片，包括：
测试机台ATE通过多个数字测试通道将测试激励输入至多个待测试GPU芯片，并接收每一个待测试GPU芯片的响应信息；
将每一个待测试GPU芯片的响应信息与所述测试向量中的期望信息进行比较，对待测试GPU芯片进行筛选，完成对待测试GPU芯片的测试。
可选的，所述测试机台ATE通过多个数字测试通道将测试激励输入至多个待测试GPU芯片，包括：
所述测试机台ATE通过多个数字测试通道与多个待测试GPU芯片的FTBus模块的测试接口相连，以实现所述测试机台ATE将测试激励输入至多个待测试GPU芯片。
根据本发明的第三方面，提供了一种GPU芯片的快速FT测试方法，包括：
在GPU芯片内部集成自定义测试接口FTBus模块，所述FTBus模块的输入端采用数据和地址共享通道的方式与外部FTBus Master model连接，其输出端与GPU芯片的片上总线连接；
FTBus模块接收FTBus Master model产生的测试激励时序信号，将所述测试激励时序信号转换为标准的AHB协议时序信号，并通过片上总线将标准的AHB协议时序信号分配给相应的IP核，完成GPU芯片中IP核的测试。
本发明提供的一种GPU芯片的快速FT测试系统、测试设备及测试方法，通过对自定义测试接口FTBus模块的设计，此接口与片上总线进行互联，可访问到所有IP核的寄存器，可通过一个测试接口实现对GPU芯片的所有IP核的FT测试，设计采用数据和地址共享通道的方式，缩减测试管脚，提高测试效率，降低测试成本。
附图说明
图1为本发明提供的一种GPU芯片的快速FT测试系统的结构示意图；
图2为FTBus Master Model发出的读操作时序信号示意图；
图3为FTBus Master Model发出的写操作时序信号的示意图；
图4为经协议转换器转换后的AHB标准读操作时序信号示意图；
图5为经协议转换器转换后的AHB标准写操作时序信号示意图；
图6为协议转换器中的状态机的跳转示意图；
图7为本发明提供的一种GPU芯片的快速FT测试设备示意图；
图8为多向量流水线测试示意图；
图9为本发明提供的一种GPU芯片的快速FT测试方法的流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。另外，本发明提供的各个实施例或单个实施例中的技术特征可以相互任意结合，以形成可行的技术方案，这种结合不受步骤先后次序和/或结构组成模式的约束，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时，应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
GPU芯片流片后，为筛选芯片制造过程中的缺陷，会通过CP测试、FT测试、老化测试进行一系列筛选测试。FT测试阶段，对GPU芯片数模混合电路的测试尤为关键。随着GPU内部集成电高速接口和显示接口越来越复杂，使得芯片数模混合电路测试难度、测试成本极大上升。
现有的FT测试方法采用UART、SPI等串行总线接口，如专利“一种基于串口协议的Pattern更新芯片FT测试程序的方法”（申请号201910590417.0）。该发明实施例涉及的方法包括：将芯片测试程序转换为符合串口协议的二进制数据；将二进制数据转换为串口时序Pattern；芯片测试程序正常工作，机台测试程序告知芯片测试程序进入程序烧写模式；芯片测试程序读取串口数据直到机台测试程序告知数据已传输完成；数据传输完成后，芯片测试程序进行烧写收到的数据；更新测试程序完成。
SPI接口灌入测试激励的实施例，参考专利“一种CP/FT测试方法、装置、系统、电子设备和介质”（202110390325.5）。该申请方法包括：根据SPI时序图，生成测试激励；将激励通过SPI接口灌入测试芯片；获取测试芯片在测试激励下的输出值；根据输出值，确定芯片是否合格。
现有技术采用IP核内部集成的测试接口方法，其主要弊端如下：
（1）众多的IP核测试接口，使得芯片管脚复用逻辑IO_MUX异常复杂，给后端布局布线设计带了很大的困难。
（2）IP核内部集成的测试接口众多、速率不一，IP核配置过程中一般有很长的等待时间，无法合理地利用，造成测试成本的上升。
（3）UART、SPI串行接口，工作频率低、传输速度较慢，无法满足GPU这种规模超大的芯片FT测试。
本发明要解决的技术问题正是设计一种针对GPU芯片的快速FT测试方法，通过对自定义测试接口的设计，此接口与片上总线进行互联，可访问到所有IP核的寄存器；设计采用数据和地址共享通道的方式，缩减测试管脚，实现多site同测；采用统一的自定义测试接口，合理利用测试向量当中的空闲时间，提高测试速度，降低测试成本。
图1为本发明提供的一种GPU芯片的快速FT测试系统，如图1所示，测试系统包括集成在GPU芯片内部的自定义测试接口FTBus模块，FTBus模块的输入端采用数据和地址共享通道的方式与外部FTBus Master model连接，其输出端与GPU芯片的片上总线连接。FTBus模块，接收FTBus Master model产生的测试激励信号，将所述测试激励信号转换为标准的AHB协议时序信号，并通过片上总线将标准的AHB协议时序信号分配给相应的IP核，完成GPU芯片中IP核的测试。
可理解的是，在GPU芯片内部集成自定义测试接口FTBus模块，该测试接口与片上总线互联，可访问所有IP核，相较与IP核供应商提供的测试接口（在固定的测试模式下访问单独的IP核），此方法对IP的访问更加灵活，可对不同IP核进行流水线式操作，由于通过该测试接口可实现对所有IP核的访问，因此，当对一个IP核测试完成后，存在空闲时间时，可以利用此空闲时间对另外的IP核进行测试，充分利用测试当中的空闲时间。FTBus模块特有的设计是采用数据和地址共享通道的方式，缩减了芯片测试所需的管脚数量，以达到节约测试成本的目的；并针对FTBus数据和地址共享通道的特点，在testbench仿真环境中设计了配套的FTBus Master model，用于产生激励给FTBus模块；芯片内部集成的FTBus模块将FTBus Master model给过来的激励信号，转换成标准的AHB协议时序；然后通过总线将激励信号给到相应的IP核，完成IP核的测试。
作为实施例，可参见图1，所述FTBus模块包括依次连接的FTBus Slave接口、协议转换器和标准AHB Mater接口，所述FTBus Slave接口与外部FTBus Master model连接，所述标准AHB Mater接口与GPU芯片的片上总线连接；所述FTBus Slave接口，用于接收FTBusMaster model产生的测试激励时序信号；所述协议转换器，用于将自定义的FTBus协议的测试激励时序信号转换为标准AHB协议的测试激励信号，并通过内部状态机将数据和地址分别通过数据通道和地址通道传输给标准AHB Master接口；标准AHB Master接口，用于通过片上总线，根据不同的地址将AHB协议的测试激励信号传输给相应的IP核，完成IP核的FT测试。
可理解的是，FTBus Slave接口对FTBus Master model输出的测试激励时序信号中的数据和地址进行缓存；协议转换器，用于通过内部状态机将数据和地址分别通过数据通道和地址通道传输给标准AHB Master接口，包括：协议转换器对测试激励时序信号中的控制信号检测，并产生写操作信号和读操作信号，依据不同的状态将接收的地址和数据分配至标准AHB Master接口的地址和数据通道。
可分别参见图2、图3、图4和图5，其中，图2和图3为FTBus Master model发出的读写时序，图4和图5为经协议转换器转换后的AHB标准读写时序。
FTBus模块的作用是实现FTBus Master Model发来的测试激励时序到片上总线的AHB时序转化。FTBus模块首先对FTBus Master Model输入的数据和地址进行缓存处理，然后内部协议转换器对FTBus Master Model输入的控制信号进行检测，并产生写操作和读操作信号，依据不同的状态将接收到的地址和数据合理地分配至标准AHB Master接口的地址和数据通道。协议转换器共有空闲、写地址、写数据、读地址和读数据5个状态，状态及的具体实现如图6所示。
协议转换器的工作原理为：
在hready=1的条件下，当检测到写操作时，进入到写地址状态，在写地址状态下，将缓存的地址发送给所述标准AHB Master接口的地址通道；在下一个周期，跳转至写数据状态，在写数据状态下，将缓存的数据发送给所述标准AHB Master接口的写数据通道；当hready=0，则停留在写数据状态，直到hready拉高，当hready=1若无新的操作时，回到空闲状态，若有新的写/读操作，则跳转至相应的写/读地址状态；
在hready=1的条件下，当检测到读操作时，进入到读地址状态，在写地址状态下，将缓存的地址发送给标准AHB Master接口的地址通道；在下一个周期，跳转至读数据状态，当hready=0，则停留在写数据状态，直到hready拉高，将标准AHB Master接口的读数据通道返回的数据发送给FTBus Slave接口；若无新的操作时，回到空闲状态，若有新的写/读操作，则继续进行后续的写/读操作；其中，只有当片上总线的状态hready=1，才能进行读/写操作。
作为实施例，FTBus模块将地址和数据复用在同一组管脚，复用管脚分时提供传输数据和地址的数据通道和地址通道。FTBus模块的数据和地址共享通道，有效地减少了测试管脚所需的数目。
参见图7，为本发明提供的GPU芯片的快速FT测试设备，包括测试机台ATE和测试负载板Loadboard；所述测试负载板Loadboard，用于放置多个待测试GPU芯片的定制板；所述测试机台ATE，用于接收binl机台测试向量，将所述binl机台测试向量转化为测试激励，并通过测试管脚输入到每一个待测试GPU芯片；其中，所述binl机台测试向量为通过第三方商用工具对VCD测试向量转换而来，所述VCD测试向量为通过GPU芯片的快速FT测试系统进行仿真测试生成。
其中，测试机台ATE包括电源板卡和数字板卡，电源板卡、数字板卡和测试负载板Loadboard均插接于测试机台ATE内，电源板卡与测试负载板Loadboard通过测试机台ATE内的线缆连接，电源板卡为待测试GPU芯片供电，所述数字板卡具有多个数字测试通道，所述测试机台ATE通过测试管脚输入到待测试GPU芯片，包括：测试机台ATE通过多个数字测试通道将测试激励输入至多个待测试GPU芯片，并接收每一个待测试GPU芯片的响应信息；将每一个待测试GPU芯片的响应信息与所述测试向量中的期望信息进行比较，对待测试GPU芯片进行筛选，完成对待测试GPU芯片的测试。
可理解的是，在GPU芯片内部集成了FTBus模块，为GPU芯片测试数模混合电路提供了统一的接口。利用配套的FTBus Master model产生测试激励，完成测试仿真，产生VCD测试向量，再由第三方商用工具将VCD测试向量转为binl机台测试向量。测试机台将binl机台测试向量转换为测试激励信号，输出给每一个GPU芯片，便可在机台上进行量产测试。
其中，参见图7，测试机台ATE将测试向量通过数字板卡的多个测试通道输入到待测芯片，待测芯片产生的响应信息返回到测试机台ATE，测试机台ATE将返回的响应信息与向量向量中的期望结果对比，筛选出有缺陷的芯片。测试负载板load board上的两片GPU芯片使用测试机台ATE提供不同的测试管脚，实现两片GPU芯片的并行测试，由于自动测试机台ATE提供的测试管脚数量有限，更多的测试管脚意味着更加昂贵的价格，本发明有效地减少了测试管脚，使GPU芯片的FT测试多site同测成为现实；可有效地缩短测试时间，降低测试成本。
其中，测试负载板Loadboard，用于放置待测GPU芯片的定制板，可放置多个芯片同时进行测试，实现多site同测。待测GPU芯片通过FTBus测试接口与测试机台ATE的数字测试通道相连，测试机台ATE通过数字测试通道将测试激励输入至每一个待测试GPU芯片的FTBus测试接口，实现待测试GPU芯片的测试。FTBus测试接口特有的数据和地址共享通道设计，减少了芯片的测试管脚，从而得以低成本的实现快速的多site同测。由于FTBus测试接口节省了32个管脚，对于双site同测来说，就是节省了64个管脚。
参见图8，为多向量流水线测试示意图，测试机台ATE可接收多个测试向量，通过不同的时序，对不同的GPU芯片进行测试。
本发明涉及的自定义FTBus测试接口，可通过GPU芯片的片上总线访问的所有的IP核；解决了IP核集成的测试接口众多、速率不一、测试当中的空闲时间浪费的问题；采用统一的自定义FTBus接口，可对不同IP核进行流水线式操作，提高测试效率；通过自定义FTBus测试接口，充分利用测试向量当中的空闲时间，在空闲时，进行另一个测试项的基础配置，节省测试成本。
参见图9，为本发明提供的一种GPU芯片的快速FT测试方法，包括：
步骤1，在GPU芯片内部集成自定义测试接口FTBus模块，所述FTBus模块的输入端采用数据和地址共享通道的方式与外部FTBus Master model连接，其输出端与GPU芯片的片上总线连接；
步骤2，FTBus模块接收FTBus Master model产生的测试激励信号，将所述测试激励信号转换为标准的AHB协议时序信号，并通过片上总线将标准的AHB协议时序信号分配给相应的IP核，完成GPU芯片中IP核的测试。
可以理解的是，本发明提供的一种GPU芯片的快速FT测试方法与前述各实施例提供的GPU芯片的快速FT测试系统相对应，GPU芯片的快速FT测试方法的相关技术特征可参考GPU芯片的快速FT测试系统的相关技术特征，在此不再赘述。
本发明实施例提供的一种GPU芯片的快速FT测试系统、测试设备及测试方法，具有以下有益效果：
（1）FTBus测试接口是针对GPU芯片的自定义测试接口，而不是IP核内部集成的测试接口或低速的SPI、UART测试接口，FTBus测试速度更快、测试效率更高；
（2）FTBus模块采用数据和地址共享通道的方法，有效地缩减测试所需的管脚，实现了测试机台上多site同测，节约测试成本。
（3）通过FTBus模块进行芯片内部IP核的配置，充分利用测试中的空闲时间，实现测试流水线操作，提高测试效率。
需要说明的是，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其它实施例的相关描述。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
Claims (9)
1.一种GPU芯片的快速FT测试系统，其特征在于，包括集成在GPU芯片内部的自定义测试接口FTBus模块，所述FTBus模块的输入端与外部FTBus Master model连接，其输出端与GPU芯片的片上总线连接；
所述FTBus模块采用数据和地址共享通道的方式与外部通信，接收FTBus Mastermodel产生的测试激励信号，将所述测试激励信号转换为标准的AHB协议时序信号，并通过片上总线将标准的AHB协议时序信号分配给相应的IP核，完成GPU芯片中IP核的测试；
所述FTBus模块包括依次连接的FTBus Slave接口、协议转换器和标准AHB Mater接口，所述FTBus Slave接口与外部FTBus Master model连接，所述标准AHB Mater接口与GPU芯片的片上总线连接；
所述FTBus Slave接口，用于接收FTBus Master model产生的测试激励时序信号；
所述协议转换器，用于将自定义的FTBus协议的测试激励时序信号转换为标准AHB协议的测试激励时序信号，并通过内部状态机将所述测试激励时序信号中的数据和地址分别通过数据通道和地址通道传输给所述标准AHB Master接口；
所述标准AHB Master接口，用于通过片上总线，根据不同的地址将AHB协议的测试激励时序信号传输给相应的IP核，完成IP核的FT测试。
2.根据权利要求1所述的快速FT测试系统，其特征在于，所述所述FTBus Slave接口，用于接收FTBus Master model产生的测试激励时序信号，包括：
FTBus Slave接口对FTBus Master model输出的测试激励时序信号中的数据和地址进行缓存；
所述协议转换器，用于将自定义的FTBus协议的测试激励时序信号转换为标准AHB协议的测试激励时序信号，并通过内部状态机将数据和地址分别通过数据通道和地址通道传输给所述标准AHB Master接口，包括：
所述协议转换器对测试激励时序信号中的控制信号进行检测，产生写操作信号和读操作信号，依据内部状态机的不同状态将接收的地址和数据分配至标准AHB Master接口的地址和数据通道。
3.根据权利要求2所述的快速FT测试系统，其特征在于，所述协议转换器包括空闲状态、写地址状态、写数据状态、读地址状态和读数据状态。
4.根据权利要求3所述的快速FT测试系统，其特征在于，所述所述协议转换器对测试激励时序信号中的控制信号进行检测，并产生写操作信号和读操作信号，依据不同的状态信号将接收的地址和数据分配至标准AHB Master接口的地址和数据道，包括：
在hready=1的条件下，当检测到写操作时，进入到写地址状态，在写地址状态下，将缓存的地址发送给所述标准AHB Master接口的地址通道；在下一个周期，跳转至写数据状态，在写数据状态下，将缓存的数据发送给所述标准AHB Master接口的写数据通道；当hready=0，则停留在写数据状态，直到hready拉高，当hready=1若无新的操作时，回到空闲状态，若有新的写/读操作，则跳转至相应的写/读地址状态；
在hready=1的条件下，当检测到读操作时，进入到读地址状态，在写地址状态下，将缓存的地址发送给标准AHB Master接口的地址通道；在下一个周期，跳转至读数据状态，当hready=0，则停留在写数据状态，直到hready拉高，将标准AHB Master接口的读数据通道返回的数据发送给FTBus Slave接口；若无新的操作时，回到空闲状态，若有新的写/读操作，则继续进行后续的写/读操作；
其中，只有当片上总线的状态hready=1，才能进行读/写操作。
5.根据权利要求1所述的快速FT测试系统，其特征在于，所述FTBus模块将地址和数据复用在同一组管脚，复用管脚分时提供传输数据和地址的数据通道和地址通道。
6.一种GPU芯片的快速FT测试设备，其特征在于，包括测试机台ATE和测试负载板Loadboard；
所述测试负载板Loadboard，用于放置多个待测试GPU芯片的定制板；
所述测试机台ATE，用于接收binl机台测试向量，将所述binl机台测试向量转化为测试激励，并通过测试管脚输入到每一个待测试GPU芯片；
其中，所述binl机台测试向量为通过第三方商用工具对VCD测试向量转换而来，所述VCD测试向量为通过权利要求1-6任一项所述的GPU芯片的快速FT测试系统进行仿真测试生成。
7.根据权利要求6所述的快速FT测试设备，其特征在于，所述测试机台ATE包括电源板卡和数字板卡，所述电源板卡、数字板卡和测试负载板Loadboard均插接于所述测试机台ATE上，所述电源板卡与所述测试负载板Loadboard通过测试机台ATE内的线缆连接，所述电源板卡为所述待测试GPU芯片供电，所述数字板卡具有多个数字测试通道，所述测试机台ATE通过测试管脚输入到待测试GPU芯片，包括：
测试机台ATE通过多个数字测试通道将测试激励输入至多个待测试GPU芯片，并接收每一个待测试GPU芯片的响应信息；
将每一个待测试GPU芯片的响应信息与所述测试向量中的期望信息进行比较，对待测试GPU芯片进行筛选，完成对待测试GPU芯片的测试。
8.根据权利要求6所述的快速FT测试设备，其特征在于，所述测试机台ATE通过多个数字测试通道将测试激励输入至多个待测试GPU芯片，包括：
所述测试机台ATE通过多个数字测试通道与多个待测试GPU芯片的FTBus模块的测试接口相连，以实现所述测试机台ATE将测试激励输入至多个待测试GPU芯片。
9.一种GPU芯片的快速FT测试方法，其特征在于，包括：
在GPU芯片内部集成自定义测试接口FTBus模块，所述FTBus模块的输入端采用数据和地址共享通道的方式与外部FTBus Master model连接，其输出端与GPU芯片的片上总线连接；
FTBus模块接收FTBus Master model产生的测试激励时序信号，将所述测试激励时序信号转换为标准的AHB协议时序信号，并通过片上总线将标准的AHB协议时序信号分配给相应的IP核，完成GPU芯片中IP核的测试；
其中，所述FTBus模块包括依次连接的FTBus Slave接口、协议转换器和标准AHB Mater接口，所述FTBus Slave接口与外部FTBus Master model连接，所述标准AHB Mater接口与GPU芯片的片上总线连接；
所述FTBus Slave接口接收FTBus Master model产生的测试激励时序信号；通过所述协议转换器将自定义的FTBus协议的测试激励时序信号转换为标准AHB协议的测试激励时序信号，并通过内部状态机将所述测试激励时序信号中的数据和地址分别通过数据通道和地址通道传输给所述标准AHB Master接口；
所述标准AHB Master接口通过片上总线，根据不同的地址将AHB协议的测试激励时序信号传输给相应的IP核，完成IP核的FT测试。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311137321.1A CN116860536B (zh) | 2023-09-05 | 2023-09-05 | Gpu芯片的快速ft测试系统、测试设备及测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311137321.1A CN116860536B (zh) | 2023-09-05 | 2023-09-05 | Gpu芯片的快速ft测试系统、测试设备及测试方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116860536A true CN116860536A (zh) | 2023-10-10 |
| CN116860536B CN116860536B (zh) | 2023-11-28 |
Family
ID=88222067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311137321.1A Active CN116860536B (zh) | 2023-09-05 | 2023-09-05 | Gpu芯片的快速ft测试系统、测试设备及测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116860536B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117149553A (zh) * | 2023-10-31 | 2023-12-01 | 零壹半导体技术(常州)有限公司 | 用于芯片ft和cp测试用信号传输参数预测方法 |
| CN117472668A (zh) * | 2023-11-07 | 2024-01-30 | 合芯科技有限公司 | 存储控制器的测试方法及测试平台 |
Citations (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080022172A1 (en) * | 2006-07-24 | 2008-01-24 | Industry-University Cooperation Foundation, | Apparatus for testing system-on-chip |
| CN101788644A (zh) * | 2009-12-30 | 2010-07-28 | 北京龙芯中科技术服务中心有限公司 | 具有多个同构ip核的片上系统芯片测试装置和方法 |
| US20120233514A1 (en) * | 2011-03-09 | 2012-09-13 | Srinivas Patil | Functional fabric based test wrapper for circuit testing of ip blocks |
| US20170286247A1 (en) * | 2016-04-01 | 2017-10-05 | Lakshminarayana Pappu | Apparatus and method for a scalable test engine |
| US20170329728A1 (en) * | 2016-05-11 | 2017-11-16 | New York University | System, method and computer-accessible medium for low-overhead security wrapper for memory access control of embedded systems |
| US20180231609A1 (en) * | 2017-02-13 | 2018-08-16 | Qualcomm Incorporated | In-field self-test controller for safety critical automotive use cases |
| CN212391573U (zh) * | 2020-04-17 | 2021-01-22 | 北京百度网讯科技有限公司 | 芯片测试装置和设备 |
| CN112394281A (zh) * | 2021-01-20 | 2021-02-23 | 北京燧原智能科技有限公司 | 测试信号并行加载转换电路和系统级芯片 |
| CN112395228A (zh) * | 2021-01-20 | 2021-02-23 | 北京燧原智能科技有限公司 | 协议转换桥接电路、知识产权核以及系统级芯片 |
| CN112557886A (zh) * | 2021-01-20 | 2021-03-26 | 北京燧原智能科技有限公司 | 协议转换桥接电路、知识产权核以及系统级芯片 |
| CN213780287U (zh) * | 2020-12-08 | 2021-07-23 | 北京华峰测控技术股份有限公司 | 数字集成电路测试装置和数字集成电路测试系统 |
| CN113177388A (zh) * | 2021-06-30 | 2021-07-27 | 北京智芯微电子科技有限公司 | 用于ip核测试与验证的装置、系统及方法 |
| US20220120811A1 (en) * | 2020-10-16 | 2022-04-21 | Synopsys, Inc. | High-speed functional protocol based test and debug |
| US11442844B1 (en) * | 2020-06-01 | 2022-09-13 | Xilinx, Inc. | High speed debug hub for debugging designs in an integrated circuit |
| US20230114164A1 (en) * | 2021-10-07 | 2023-04-13 | Intel Corporation | Atomic handling for disaggregated 3d structured socs |
| CN116148629A (zh) * | 2022-12-21 | 2023-05-23 | 珠海一微半导体股份有限公司 | 一种芯片测试方法、装置和系统 |
| CN116225807A (zh) * | 2023-03-17 | 2023-06-06 | 郑州云海信息技术有限公司 | 嵌入式设备的测试方法、系统、装置、设备及存储介质 |
| US20230197179A1 (en) * | 2021-02-05 | 2023-06-22 | ChangXin Memory Technolagies, Inc. | Test circuit |
| CN116500422A (zh) * | 2023-05-08 | 2023-07-28 | 海光集成电路设计(北京)有限公司 | 一种基于系统级测试平台的芯片并行测试系统和测试方法 |
| CN116627877A (zh) * | 2023-07-21 | 2023-08-22 | 武汉凌久微电子有限公司 | 一种片上总线状态记录系统和记录方法 |
| CN116662240A (zh) * | 2023-05-12 | 2023-08-29 | 珠海妙存科技有限公司 | 一种协议转换电路及方法、芯片、测试装置、存储介质 |
-
2023
- 2023-09-05 CN CN202311137321.1A patent/CN116860536B/zh active Active
Patent Citations (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080022172A1 (en) * | 2006-07-24 | 2008-01-24 | Industry-University Cooperation Foundation, | Apparatus for testing system-on-chip |
| CN101788644A (zh) * | 2009-12-30 | 2010-07-28 | 北京龙芯中科技术服务中心有限公司 | 具有多个同构ip核的片上系统芯片测试装置和方法 |
| US20120233514A1 (en) * | 2011-03-09 | 2012-09-13 | Srinivas Patil | Functional fabric based test wrapper for circuit testing of ip blocks |
| US20170286247A1 (en) * | 2016-04-01 | 2017-10-05 | Lakshminarayana Pappu | Apparatus and method for a scalable test engine |
| US20170329728A1 (en) * | 2016-05-11 | 2017-11-16 | New York University | System, method and computer-accessible medium for low-overhead security wrapper for memory access control of embedded systems |
| US20180231609A1 (en) * | 2017-02-13 | 2018-08-16 | Qualcomm Incorporated | In-field self-test controller for safety critical automotive use cases |
| CN212391573U (zh) * | 2020-04-17 | 2021-01-22 | 北京百度网讯科技有限公司 | 芯片测试装置和设备 |
| US11442844B1 (en) * | 2020-06-01 | 2022-09-13 | Xilinx, Inc. | High speed debug hub for debugging designs in an integrated circuit |
| US20220120811A1 (en) * | 2020-10-16 | 2022-04-21 | Synopsys, Inc. | High-speed functional protocol based test and debug |
| CN213780287U (zh) * | 2020-12-08 | 2021-07-23 | 北京华峰测控技术股份有限公司 | 数字集成电路测试装置和数字集成电路测试系统 |
| CN112557886A (zh) * | 2021-01-20 | 2021-03-26 | 北京燧原智能科技有限公司 | 协议转换桥接电路、知识产权核以及系统级芯片 |
| CN112395228A (zh) * | 2021-01-20 | 2021-02-23 | 北京燧原智能科技有限公司 | 协议转换桥接电路、知识产权核以及系统级芯片 |
| CN112394281A (zh) * | 2021-01-20 | 2021-02-23 | 北京燧原智能科技有限公司 | 测试信号并行加载转换电路和系统级芯片 |
| US20230197179A1 (en) * | 2021-02-05 | 2023-06-22 | ChangXin Memory Technolagies, Inc. | Test circuit |
| CN113177388A (zh) * | 2021-06-30 | 2021-07-27 | 北京智芯微电子科技有限公司 | 用于ip核测试与验证的装置、系统及方法 |
| US20230114164A1 (en) * | 2021-10-07 | 2023-04-13 | Intel Corporation | Atomic handling for disaggregated 3d structured socs |
| CN116148629A (zh) * | 2022-12-21 | 2023-05-23 | 珠海一微半导体股份有限公司 | 一种芯片测试方法、装置和系统 |
| CN116225807A (zh) * | 2023-03-17 | 2023-06-06 | 郑州云海信息技术有限公司 | 嵌入式设备的测试方法、系统、装置、设备及存储介质 |
| CN116500422A (zh) * | 2023-05-08 | 2023-07-28 | 海光集成电路设计(北京)有限公司 | 一种基于系统级测试平台的芯片并行测试系统和测试方法 |
| CN116662240A (zh) * | 2023-05-12 | 2023-08-29 | 珠海妙存科技有限公司 | 一种协议转换电路及方法、芯片、测试装置、存储介质 |
| CN116627877A (zh) * | 2023-07-21 | 2023-08-22 | 武汉凌久微电子有限公司 | 一种片上总线状态记录系统和记录方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117149553A (zh) * | 2023-10-31 | 2023-12-01 | 零壹半导体技术(常州)有限公司 | 用于芯片ft和cp测试用信号传输参数预测方法 |
| CN117149553B (zh) * | 2023-10-31 | 2024-01-30 | 零壹半导体技术(常州)有限公司 | 用于芯片ft和cp测试用信号传输参数预测方法 |
| CN117472668A (zh) * | 2023-11-07 | 2024-01-30 | 合芯科技有限公司 | 存储控制器的测试方法及测试平台 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116860536B (zh) | 2023-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN116860536B (zh) | Gpu芯片的快速ft测试系统、测试设备及测试方法 | |
| US10281524B2 (en) | Test partition external input/output interface control for test partitions in a semiconductor | |
| US7089135B2 (en) | Event based IC test system | |
| US20080306722A1 (en) | Logic verification system | |
| US7688099B2 (en) | Sequential semiconductor device tester | |
| EP2053515B1 (en) | A boundary scan method, system and device | |
| CN109061446A (zh) | 一种单端口传输芯片的测试方法及系统 | |
| CN104461812A (zh) | 一种利用已有Verilog BFM构造UVM验证组件的方法 | |
| KR100238956B1 (ko) | 회로시험장치 | |
| CN108957301B (zh) | 用于可测试芯片的测试方法、装置及可测试芯片内置电路 | |
| CN107068196A (zh) | 用于闪存的内建自测试电路、系统及方法 | |
| US11662383B2 (en) | High-speed functional protocol based test and debug | |
| KR100974669B1 (ko) | 룩업 테이블을 내장한 보스트 회로 장치 또는 패턴 생성 장치, 및 이를 이용한 테스트 대상 디바이스에 대한 테스트 데이터 출력 방법 | |
| CN100442072C (zh) | 用以测试数字逻辑电路的测试电路 | |
| CN114461472A (zh) | 一种基于ate的gpu核心全速功能测试方法 | |
| CN115639463A (zh) | 一种基于边界扫描jtag测试系统 | |
| CN114660383A (zh) | 一种通用载荷管理器地检测试板卡 | |
| CN114490214A (zh) | 一种老化测试接口扩展模块和老化测试系统 | |
| JP2003066123A (ja) | テスト方法およびテスト装置並びにテスト装置の構築方法 | |
| US7652497B2 (en) | Sequential semiconductor device tester | |
| CN102540048A (zh) | 一种非边界扫描器件的描述方法 | |
| US6738956B2 (en) | Circuit configuration of a chip with a graphic controller integrated and method for testing the same | |
| JP2006170761A (ja) | 半導体集積回路テストシステム | |
| Li et al. | Functional verification of QSPI module based on UVM implementation | |
| CN102305909A (zh) | 分布式测试节点链及其多链系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |