CN117472668B - 存储控制器的测试方法及测试平台 - Google Patents

Abstract

本申请提供的存储控制器的测试方法及测试平台，该方法应用于测试平台，测试平台包括：控制模块、转换模块以及存储模块；其中，控制模块向存储控制器发送第一写控制信号；第一写控制信号用于指示转换模块对存储模块执行写操作；存储控制器根据第一写控制信号，向转换模块输出符合DFI协议的第二写控制信号；转换模块对基于第二写控制信号输出符合目标协议的第三写控制信号；存储模块基于第三写控制信号，写入第一待写入数据；控制模块获取存储模块中写入的目标数据，并根据目标数据，确定存储控制器的测试结果，进而通过上述测试方法实现对存储控制器快速准确地测试。

Description

存储控制器的测试方法及测试平台

技术领域

本申请涉及电子技术领域，尤其涉及一种存储控制器的测试方法及测试平台。

背景技术

在存储芯片的读写操作过程通常需要由存储控制器进行控制操作，存储控制器是否能够准确工作直接影响存储芯片的读写准确性，因此，如何快速准确的对存储控制器进行测试是一个亟需解决的问题。

发明内容

本申请提供的存储控制器的测试方法及测试平台，用于准确地对存储控制器进行功能测试。

第一方面，本申请提供一种存储控制器的测试方法，所述方法应用于测试平台，所述测试平台包括：控制模块、转换模块以及存储模块；

所述控制模块，用于向存储控制器发送第一写控制信号；所述第一写控制信号用于指示所述转换模块对所述存储模块执行写操作；所述存储控制器为用于对双倍速率同步动态随机存取存储器进行控制的控制器；

所述存储控制器，用于根据所述第一写控制信号，向所述转换模块输出符合DFI协议的第二写控制信号；

所述转换模块，用于对接收到的第二写控制信号进行协议转换处理，输出符合目标协议的第三写控制信号；所述目标协议为所述存储模块所支持的协议；

所述存储模块，用于基于接收到的第三写控制信号，写入所述第三写控制信号指示写入的第一待写入数据；所述存储模块为静态随机存取存储器SRAM，或者，寄存器阵列；

所述控制模块，还用于获取所述存储模块中写入的目标数据，并根据所述目标数据，确定所述存储控制器的测试结果。

在一些实施例中，所述第二写控制信号包括：写指示信号、第一地址信号、第二待写入数据以及写使能信号；所述第一地址信号用于指示第二待写入数据的存储地址；

所述转换模块，具体用于响应于接收到的第二写控制信号，若识别出所述第二写控制信号中携带有用于指示需要进行写操作的写指示信号，则在所述第二写控制信号中所携带的写使能信号所指示的信号采集时间下，采集所述第二写控制信号中所包括的第二待写入数据；

所述转换模块，具体用于识别所述第二写控制信号中的第一地址信号，并将所述第一地址信号和所述第二待写入数据，转换为符合所述目标协议的第二地址信号和第一待写入数据；

所述转换模块，具体用于确定符合所述目标协议的第二地址信号和第一待写入数据为第三写控制信号，并输出所述第三写控制信号。

在一些实施例中，所述方法还包括：

所述存储控制器，还用于在确定所述第二写控制信号发送完毕后，向所述控制模块发送第一指示信号；所述第一指示信号用于表征所述存储控制器已完成写控制；

所述控制模块，具体用于在接收到所述第一指示信号之后，获取所述存储模块中的目标数据。

在一些实施例中，所述控制模块，具体用于向所述存储控制器发送第一读控制信号；所述第一读控制信号用于指示所述转换模块对所述存储模块执行读操作，且所述第一读控制信号携带有第三地址信号；所述第三地址信号为所述第一写控制信号指示写入数据的地址信息；

所述存储控制器，还用于向所述转换模块输出符合DFI协议的携带有第四地址信号的第二读控制信号；所述第四地址信号为所述存储控制器对第三地址信号进行地址映射转换后得到的；

所述转换模块，还用于根据所述第二读控制信号，在所述转换模块的第四地址信号所对应的存储空间中获取第一读数据；并将所述第一读数据转换为符合DFI协议的第二读数据，向所述存储控制器发送所述第二读数据；

所述存储控制器，还用于将接收到的第二读数据发送至所述控制模块；

所述控制模块，具体用于确定接收到的第二读数据为目标数据。

在一些实施例中，所述第二读控制信号中还携带有读指示信号以及读使能信号；

所述转换模块，具体用于响应于接收到的第二读控制信号，若识别出所述第二读控制信号中携带有用于指示需要进行读操作的读指示信号，则在所述第二读控制信号中所携带的读使能信号所指示的读操作时间下，在所述转换模块的第四地址信号所对应的存储空间中获取第一读数据。

在一些实施例中，所述转换模块，还用于在接收到的第二读数据之后，向所述存储控制器发送符合DFI协议的有效信号；所述有效信号用于指示存储控制器采集第二读数据的时间；

所述存储控制器，具体用于在所述有效信号的指示下，采集所述转换模块发送的第二读数据。

在一些实施例中，所述转换模块还用于若确定接收到所述存储控制器发送的握手信号，则向所述存储控制器发送确认信号。

在一些实施例中，驱动所述控制模块工作的第一时钟信号的频率和驱动所述存储控制器工作的第二时钟信号的频率不同。

在一些实施例中，所述控制模块，还用于在预设时段内并发地向所述存储控制器发送N个不同的读写控制信号；其中，N为正整数，N的取值为所述存储控制器支持的并发访问数量的最大值；所述读写控制信号用于指示对所述存储模块进行读操作或者写操作。

第二方面，本申请提供一种测试平台，所述测试平台包括：控制模块、转换模块以及存储模块；

所述控制模块，用于向存储控制器发送第一写控制信号；所述第一写控制信号用于指示所述转换模块对所述存储模块执行写操作；

所述存储控制器，用于根据所述第一写控制信号，向所述转换模块输出符合DFI协议的第二写控制信号；所述存储控制器为用于对双倍速率同步动态随机存取存储器进行控制的控制器；

所述转换模块，用于对接收到的第二写控制信号进行协议转换处理，输出符合目标协议的第三写控制信号；所述目标协议为所述存储模块所支持的协议；

所述存储模块，用于基于接收到的第三写控制信号，写入所述第三写控制信号指示写入的第一待写入数据；所述存储模块为静态随机存取存储器SRAM，或者，寄存器阵列；

所述控制模块，还用于获取所述存储模块中写入的目标数据，并根据所述目标数据，确定所述存储控制器的测试结果。

第三方面，本申请提供一种测试芯片，所述测试芯片包括第一方面中所提供的控制模块、转换模块以及存储模块。

本申请提供的存储控制器的测试方法及测试平台，方法应用于测试平台，测试平台包括：控制模块、转换模块以及存储模块；控制模块，用于向存储控制器发送第一写控制信号；第一写控制信号用于指示转换模块对存储模块执行写操作；存储控制器，用于根据第一写控制信号，向转换模块输出符合DFI协议的第二写控制信号；转换模块，用于对接收到的第二写控制信号进行协议转换处理，输出符合目标协议的第三写控制信号；目标协议为存储模块所支持的协议；存储模块，用于基于接收到的第三写控制信号，写入第三写控制信号指示写入的第一待写入数据；存储模块为静态随机存取存储器SRAM，或者，寄存器阵列；控制模块，还用于获取存储模块中写入的目标数据，并根据目标数据，确定存储控制器的测试结果。本实施例中，采用转换模块和存储模块来替代存储控制器在实际应用中需要连接的PHY以及DRAM。并由转换模块对存储控制器发送的符合DFI协议的信号进行协议转换后对存储模块进行写控制，以便后续可以基于存储模块中实际写入的数据以及控制模块要求写入的数据进行比对，以确定存储控制器的测试结果，进而，无需PHY也可以对存储控制器进行测试，提高了存储控制器的可测试性。此外，本实施例中，本实施例中的存储模块无需进行时序处理控制，即转换模块也无需对存储控制器发送的相应的时序控制信号进行转换处理，而相关技术中的PHY则需要进行相应的时序控制信号处理，进而本实施例中的测试方法可以降低读写控制延迟。并且，由于SRAM和寄存器不需要进行刷新就可以保持数据，而DRAM需要周期性进行刷新操作，因此，存储模块的访问速度也会加快。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1为本申请提供的一种存储子系统的架构示意图；

图2为本申请实施例提供的一种存储控制器的测试方法的流程示意图；

图3为本申请实施例提供的一种测试平台的结构示意图；

图4为本申请实施例提供的又一种存储控制器的测试方法的流程示意图；

图5为本申请实施例提供的另一种存储控制器的测试方法的流程示意图；

图6为本申请实施例提供的一种测试芯片的结构示意图；

图7为本实施例提供的一种信号示意图；

图8为本实施例提供的又一种信号示意图。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

当前，在专用集成芯片中通常都设置由存储子系统架构，并且通过存储子系统架构与外部的动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)连接，实现对DRAM的控制。

如图1所示，图1为本申请提供的一种存储子系统的架构示意图。如图1所示，在集成芯片中的存储子系统中设置有存储控制器(Memory Controller,简称MC)，以及与MC连接的物理层(PHY)。并且，由PHY与集成芯片外部的DRAM连接。

其中，MC在存储子系统中的主要功能为初始化整个存储子系统，并接收集成芯片上游的读写请求，通过MC内部的仲裁逻辑控制DRAM以最高效率最大带宽工作。在收到上游读写请求时，MC会将请求所携带的逻辑地址转换为DRAM的物理地址并通过MC的DFI接口将请求转换为PHY可以识别的信号发送至PHY，并由PHY来驱动DRAM的物理IO接口，以实现对DRAM的控制。并且，MC与PHY在通信过程中通常会遵循DFI(DDR PHY Interface)协议。

而PHY在子系统中则负责将MC发送的符合DFI协议的信号转换为遵循DDR协议的信号后发送至DRAM，也需要由PHY将DRAM返回的数据转换回符合DFI协议的信号最后发回至MC。

在实际设计过程中，由于MC为纯数字电路而PHY为数模混合电路，导致PHY的设计原理相较于MC的设计原理具有更高的技术门槛。并且，在芯片设计过程中，还需要充分考虑PHY所占用的面积，导致PHY的设计难度较大。并且，在由于PHY的技术门槛较高，往往MC会提前于PHY进行设计，但是没有成熟的PHY的配合，很难验证MC模块的功能正确性。也就是说，当MC设计完成之后，若此时无法设计出与MC匹配的PHY,则难以对MC的功能进行准确的验证。并且，通常在对MC进行验证时，主要会对以下几个方面进行验证：MC初始化功能；能否正确接收上游通过总线接口发送的读写指令，尤其在高压大流量访问环境中能否正常收下读写地址和数据信息并通过仲裁；能否正确将上游发送的读写命令转换为正确的DFI命令输出至PHY；能否正确的进行逻辑地址到物理地址的地址映射；能否正确进行信号的跨时钟域处理(总线时钟到MC工作时钟)等。

本申请中，为了避免需要结合MC与PHY才可以对MC(本实施例中专指用于控制DDRSDRAM的存储控制器)进行功能验证的方法，本申请中，用转换模块以及存储器模块来代替MC测试过程中需要使用的PHY以及DRAM，其中，存储模块为静态随机存取存储器(StaticRandom-Access Memory，简称SRAM)或者寄存器阵列中的任一项。由于上述存储模块相较于DRAM在控制上逻辑更为简单，即不需要复杂的时序控制(例如，对DRAM进行定期地自刷新处理，以确保数据不会丢失的控制)，SRAM在接口设计上更为简单，因此，本实施例中采用转换模块和SRAM结合的方式对DDR SDRAM存储控制器进行测试，使得开发人员可以独立测试DDRSDRAM存储控制器的功能正确性，无需依赖PHY。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

图2为本申请实施例提供的一种存储控制器的测试方法的流程示意图。如图2所示，该方法包括以下步骤：

S201、控制模块向存储控制器发送第一写控制信号；第一写控制信号用于指示转换模块对存储模块执行写操作；存储控制器为用于对双倍速率同步动态随机存取存储器进行控制的控制器。

示例性地，图3为本申请实施例提供的一种测试平台的结构示意图。如图3所示，测试平台中包括控制模块、转换模块以及存储模块。其中，控制模块与需要测试的存储控制器连接，存储控制器与转换模块连接，且转换模块与存储模块连接。在实际应用中，上述测试平台也可以集成为一个测试芯片，本实施例中不做具体限制。

在对存储控制器进行测试时，首先可以由测试平台中的控制模块向存储控制器发送第一写控制信号，以便存储控制器可以在第一写控制信号的驱动下，对存储模块执行第一写控制信号所指示的写操作。

需要说明的是，本实施例中对于第一写控制信号的数量，以及需要写入的数据的数据量不做具体限制。

S202、存储控制器根据第一写控制信号，向转换模块输出符合DFI协议的第二写控制信号。

示例性地，在存储控制器接收到第一写控制信号之后，存储控制器需要根据所接收到的第一写控制信号进行相应的仲裁、逻辑地址至物理地址等的转换过程(需要说明的是，此时存储控制器对接收到的第一写控制信号的处理过程与相关技术中类似，此处不再赘述)，进而得到符合DFI协议的第二写控制信号。即，存储控制器仍然采用与PHY进行通信时的工作原理进行工作。

S203、转换模块对接收到的第二写控制信号进行协议转换处理，输出符合目标协议的第三写控制信号；目标协议为存储模块所支持的协议。

示例性地，当转换模块接收到存储控制器发送的第二写控制信号之后，由于第二写控制信号是符合DFI协议的接口信号，为了确保后续存储模块可以准确进行读写控制，本实施例中由转换模块对所接收到的第二写控制信号进行协议转换处理，以便协议转换处理得到的第三写控制信号所对应的目标协议为存储模块所能够识别的信号协议。

需要说明的是，本实施例中所采用的存储模块为SRAM，或者，寄存器阵列所组成的。且，由于存储控制器仍采用与PHY连接时的工作逻辑进行通信，进而，针对于存储控制器而言，无法感知到下游所真正连接的存储器为DDR存储器还是本实施例中所提供的存储模块。

S204、存储模块基于接收到的第三写控制信号，写入第三写控制信号指示写入的第一待写入数据；存储模块为静态随机存取存储器SRAM，或者，寄存器阵列。

示例性地，在转换模块获取到第三写控制信号之后，会将第三写控制信号发送至存储模块，以便存储模块可以基于所接收到的第三写控制信号，完成第三写控制信号所指示的写操作，即写入第三写控制信号所对应的第一待写入数据。

S205、控制模块获取存储模块中写入的目标数据，并根据目标数据，确定存储控制器的测试结果。

示例性地，在存储模块写入第一待写入数据之后，控制模块可以主动获取存储模块中当前所写入的目标数据，并根据所得到的目标数据，确定存储控制器的测试结果。

举例来说，控制模块可以通过比较其发送的第一写控制信号指示写入的数据，与当前读取到的目标数据进行比对，并将第一写控制信号指示写入的数据所对应的存储地址，与目标数据在存储模块中的实际存储地址进行比对，若确定指示写入的数据和目标数据一致，且指示写入的存储地址与实际存储地址一致，则可以确定出存储控制器的测试结果可以准且执行写操作，并且与写操作相关的功能(例如，初始化功能、逻辑地址到物理地址转换的功能、DFI协议转换功能等)。

需要说明的是，在实际应用中，测试平台还包括有一个额外设置的候选存储控制器，且候选存储控制器分别与存储模块和控制模块连接，控制模块可以通过控制候选存储器来获取与候选存储控制器连接的存储模块中所包含的数据。以便测试平台可以仅对存储控制器对存储模块进行写操作控制的过程中的功能进行验证。

可以理解的是，本实施例中，采用转换模块和存储模块来替代存储控制器在实际应用中需要连接的PHY以及DRAM。并由转换模块对存储控制器发送的符合DFI协议的信号进行协议转换后对存储模块进行写控制，以便后续可以基于存储模块中实际写入的数据以及控制模块要求写入的数据进行比对，以确定存储控制器的测试结果，进而，无需PHY也可以对存储控制器进行测试，提高了存储控制器的可测试性。此外，本实施例中，本实施例中的存储模块无需进行时序处理控制，即转换模块也无需对存储控制器发送的相应的时序控制信号进行转换处理，而相关技术中的PHY则需要进行相应的时序控制信号处理，进而本实施例中的测试方法可以降低读写控制延迟。并且，由于SRAM和寄存器不需要进行刷新就可以保持数据，而DRAM需要周期性进行刷新操作，因此，存储模块的访问速度也会加快。

图4为本申请实施例提供的又一种存储控制器的测试方法的流程示意图。如图4所示，该方法包括以下步骤：

S401、控制模块向存储控制器发送第一写控制信号；第一写控制信号用于指示转换模块对存储模块执行写操作；存储控制器为用于对双倍速率同步动态随机存取存储器进行控制的控制器。

S402、存储控制器根据第一写控制信号，向转换模块输出符合DFI协议的第二写控制信号。

示例性地，步骤S401-S402的具体原理可以参见步骤S201-S202，此处不再赘述。

S403、存储控制器在确定第二写控制信号发送完毕后，向控制模块发送第一指示信号；第一指示信号用于表征存储控制器已完成写控制。

示例性地，本实施例中，在存储控制器确定第二写控制信号已经成功发送至转换模块之后，存储控制器会向控制模块发送第一指示信号，以便基于第一指示信号告知当前已处于驱动转换模块控制存储模块进行写处理的过程中，即存储控制器已经的写操作控制已执行结束。

S404、转换模块响应于接收到的第二写控制信号，若识别出第二写控制信号中携带有用于指示需要进行写操作的写指示信号，则在第二写控制信号中所携带的写使能信号所指示的信号采集时间下，采集第二写控制信号中所包括的第二待写入数据。

示例性地，本实施例中，第二写控制信号包括：写指示信号、第一地址信号、第二待写入数据以及写使能信号。

其中，写指示信号用于表征当前接收到的第二写控制信号为控制存储控制器进行写处理的控制信号。第一地址信号为存储控制器根据控制模块发送的第一写控制信号所识别出的后续需要写入数据的地址信息。

当转换模块接收到第二写控制信号，并且确定第二写控制信号中包括写指示信号之后，进一步的，对存储控制器所发送的第二写控制信号中所包含的写使能信号进行解析获取，其中，写使能信号可以指示出采集第二待写入数据的时段。举例来说，当写使能信号处于高电平值时，则确定处于高电平值的时段内存储控制器数据端所输出的信号为需要写入的第二待写入数据。

S405、转换模块识别第二写控制信号中的第一地址信号，并将第一地址信号和第二待写入数据，转换为符合目标协议的第二地址信号和第一待写入数据；目标协议为存储模块所支持的协议。

示例性地，转换模块还需要解析出第二写控制信号所携带第一地址信号，之后对接收到的第一地址信号和第二待写入数据进行协议转换处理，进而得到协议转换后的第二地址信号以及第一待写入数据。其中，第二地址信号和第一待写入数据均符合目标协议，以便存储模块可以准确识别。

S406、转换模块确定符合目标协议的第二地址信号和第一待写入数据为第三写控制信号，并输出第三写控制信号。

示例性地，在转换模块进行协议转换处理得到第二地址信号和第一待写入数据之后，可以将上述第二地址信号和第一待写入数据作为第三写控制信号输出给存储模块。

可以理解的是，本实施例中，在转换模块接收到存储控制器发送的符合DFI协议的第二写控制信号之后，转换模块仅需要对上述符合DFI协议的第二写控制信号中的写指示信号、写使能信号、第一地址信号以及第二待写入数据抓取，而无需对第二写控制指令中的其余有关DRAM物理特性的信号(例如，刷新指令)进行解析，进而减少了需要解析处理的信号，有利于提高后续测试结果的测试效率。例如，在实际应用中可以通过dfi_address中低5位的信号，确定当前的指令为写指示信号还是读指示信号。

S407、存储模块基于接收到的第三写控制信号，写入第三写控制信号指示写入的第一待写入数据；存储模块为静态随机存取存储器SRAM，或者，寄存器阵列。

示例性地，步骤S407的具体原理可以参见步骤S204，此处不再赘述。

S408、控制模块在确定接收到第一指示信号之后，获取存储模块中的目标数据，并根据目标数据，确定存储控制器的测试结果。

示例性地，在控制模块接收到第一指示信号之后，控制模块可以执行在存储模块中获取目标数据的步骤。

举例来说，在实际应用中，控制模块接收到第一指示信号之后，可以继续向存储控制器发送读控制信号，以便存储控制器继续通过转换模块对存储模块执行读控制操作，进行数据读取，并由存储控制器将读取到的数据发送控制模块。

可以理解的是，本实施例中，存储控制器可以通过向控制模块反馈第一指示信号的方式，告知控制模块当前存储控制器已完成写操作控制，以便后续控制模块可以立即控制存储控制器执行后续的读操作，进而，有利于减少读写操作过程之间的延迟时间，以便控制模块可以尽快获取到的目标数据，提高测试结果的确定效率。

图5为本申请实施例提供的另一种存储控制器的测试方法的流程示意图。如图5所示，该方法包括以下步骤：

S501、控制模块向存储控制器发送第一写控制信号；第一写控制信号用于指示转换模块对存储模块执行写操作；存储控制器为用于对双倍速率同步动态随机存取存储器进行控制的控制器。

S502、存储控制器根据第一写控制信号，向转换模块输出符合DFI协议的第二写控制信号。

S503、转换模块对接收到的第二写控制信号进行协议转换处理，输出符合目标协议的第三写控制信号；目标协议为存储模块所支持的协议。

S504、存储模块基于接收到的第三写控制信号，写入第三写控制信号指示写入的第一待写入数据；存储模块为静态随机存取存储器SRAM，或者，寄存器阵列。

示例性地，步骤S501-S504的具体原理可以参见步骤S201-步骤S204，此处不再赘述。

S505、控制模块向存储控制器发送第一读控制信号；第一读控制信号用于指示转换模块对存储模块执行读操作，且第一读控制信号携带有第三地址信号；第三地址信号为第一写控制信号指示写入数据的地址信息。

示例性地，本实施例中，控制模块可以通过需要测试的存储控制器对测试平台中的存储模块中的数据进行读取。

当控制模块控制存储控制器向存储模块中写入数据之后，进一步地，控制模块可以继续向存储控制器发送第一读控制信号。此处的第一读控制信号可以理解为在存储模块中对第一写控制信号中所指示的第三地址信号处的数据进行读取。

即，控制模块之前基于第一写控制信号写入的数据再通过第一读控制信号读取出来，以确定实际读取的数据是否为第一写控制信号指示写入的数据。

S506、存储控制器向转换模块输出符合DFI协议的携带有第四地址信号的第二读控制信号；第四地址信号为存储控制器对第三地址信号进行地址映射转换后得到的。

示例性地，当存储控制器接收到第一读控制信号之后，会基于第一读控制信号，生成符合DFI协议的第二读控制信号。需要说明的，第二读控制信号中携带有第四地址信号，其中，第四地址信号为存储控制器通过接收到的第一读控制信号中所携带的第三地址信号进行转换生成的符合DFI协议的信号，可以用于指示出需要进行读取的数据在存储模块中的地址。

S507、转换模块根据第二读控制信号，在转换模块的第四地址信号所对应的存储空间中获取第一读数据；并将第一读数据转换为符合DFI协议的第二读数据，向存储控制器发送第二读数据。

示例性地，当转换模块接收到存储控制器所发送的第二读控制信号,可以根据第二读控制信号，获取第四地址信号所指示的第一读数据。

具体地，本实施例中转换模块可以将接收到的第二读控制信号进行协议转换处理，得到符合目标协议的第三读控制信号，之后，将第三读控制信号中的读指令，以及指示需要读取的数据的地址的第五地址信号(由第四地址信号协议转换得到的)发送至存储模块，以便存储模块返回第一读数据。需要说明的，读指令用于告知存储模块当前需要执行读操作。

并且，在转换模块获取到第一读数据之后，为了便于存储控制器可以识别所读取到的数据，转换模块会对第一读数据进行协议转换，得到符合DFI协议的第二读数据，以便存储控制器可以准确识别上述第二读数据。

一个示例中，第二读控制信号中还携带有读指示信号以及读使能信号。

转换模块，具体用于响应于接收到的第二读控制信号，若识别出第二读控制信号中携带有用于指示需要进行读操作的读指示信号，则在第二读控制信号中所携带的读使能信号所指示的读操作时间下，在转换模块的第四地址信号所对应的存储空间中获取第一读数据。

示例性地，本实施例中存储控制器生成的DFI协议的第二控制信号携带有读指示信号以及读使能信号。其中，读指示信号用于告知存储模块当前需要进行读数据的读操作。并且，第二读控制信号中的读使能信号用于指示存储模块进行读取数据的时间，具体地，可以根据读使能信号的电平高低，确定出存储模块何时进行将存储的数据读取出来。

可以理解的是，本实施例中在转换模块进行读操作控制时，还会识别第二读控制信号中的读指示信号以及读使能信号，以便后续可以基于上述信号，准确有效地对存储模块进行数据读取操作。

一个示例中，转换模块，还用于在接收到的第二读数据之后，向存储控制器发送符合DFI协议的有效信号；有效信号用于指示存储控制器采集第二读数据的时间；存储控制器，具体用于在有效信号的指示下，采集转换模块发送的第二读数据。

示例性地，本实施例中由于存储控制器在进行数据读取操作时，通常需要基于读有效信号确定当前数据端中输入的有效数据，因此，为了确定存储控制器可以准确的获取到第二读数据，本实施例中在转换模块获取到第二读数据之后，还会向存储控制器发送用于指示第二读数据采集时间的有效信号，且上述有效信号为符合DFI协议的信号，进而，后续存储控制器可以根据转换模块发送的有效信号准确识别转换模块发送的第二读数据。

可以理解的是，本实施例中，通过由转换模块生成并向存储控制器发送符合DFI协议的有效信号，以便确定存储控制器可以准确识别转换模块发送的第二读数据，以确保后续测试结果的准确性。

S508、存储控制器将接收到的第二读数据发送至控制模块。

S509、控制模块确定接收到的第二读数据为目标数据，并根据目标数据，确定存储控制器的测试结果。

示例性地，本实施例中，在存储控制器获取到第二读数据之后，可以直接将第二读数据发送至与存储控制器连接的控制模块，以便控制模块可以将接收到第二读数据确定为目标数据，并将目标数据和第一写信号指示写入的数据进行比对，进而确定出存储控制器的测试结果。

可以理解的是，本实施例中，控制模块还可以基于存储控制器以及转换模块读取存储模块中控制模块之前指示写入的数据，以便确定存储控制器是否可以准确识别第一读控制信号，并基于第一读控制信号准确获取到读数据。并且，本实施例中的转换模块可以在存储模块和存储控制器之间进行协议转换，以便在存储控制器下游连接的存储模块并非DRAM模块时，存储控制器也可以实现与存储控制器在下游连接的存储模块为DRAM模块一样的功能，实现对存储控制器的读写控制功能、指令识别、地址映射等的功能的验证。

在一些实施例中，在上述任一实施例的基础上，转换模块还用于若确定接收到存储控制器发送的握手信号，则向存储控制器发送确认信号。

示例性地，在实际应用中由于存储控制器和PHY之间通信所遵循的DFI协议中规定了二者之间在进行通信过程中需要进行一系列的握手操作，以确保存储控制器和PHY之间通信的准确性，因此，存储控制器在读写过程中还会发送握手信号(其中，握手信号可以理解为DFI协议中以req结尾的信号)。当转换模块识别到上述握手信号之后，还会立即向存储控制器发送确认信号(即，模拟相关技术中DFI协议中定义的以ack结尾的信号)，以便确保存储控制器后续可以和转换模块之间正常工作，而不会因为长期未接收到确认信号而导致存储控制器停止工作，处于持续等待的现象，以确保可以准确对存储控制器进行测试。

在一些实施例中，在上述任一实施例的基础上，驱动控制模块工作的第一时钟信号的频率和驱动存储控制器工作的第二时钟信号的频率不同。

示例性地，本实施例中，由于实际应用中存储控制器的工作时钟频率和总线时钟所对应的工作频率不相同，而本申请中以控制模块作为总线上游，用于控制存储控制器的模块，因此，在实际测试过程中，也可以为控制模块和存储控制器配置不同频率的时钟信号，以便存储控制器和控制模块工作在不同的时钟频率下，以便模拟存储控制器的真实使用场景，进而确定出存储控制器是否可以准确识别处理跨时钟域传输的信号，以确保最终所得到的测试结果的准确性。

在一些实施例中，在上述任一实施例的基础上，控制模块，还用于在预设时段内并发地向存储控制器发送N个不同的读写控制信号；其中，N为正整数，N的取值为存储控制器支持的并发访问数量的最大值；读写控制信号用于指示对存储模块进行读操作或者写操作。

示例性地，本实施例中，为了模拟实际使用过程中存储控制器会出现短时间内接收到多个读写控制信号或者同时接收到多个读写控制信号的大流量访问场景，本实施例中还会基于根据存储控制器支持的最大并发访问数量N，并发向存储控制器发送N个不同的读写控制信号，以便确定存储控制器在上述大流量访问场景下是否可以对读写控制信号进行准确的识别仲裁，以便提高测试的全面性，以及测试结果的全面性。

需要说明的是，在实际应用中，在控制模块可以生成多个包括有不同地址信号的写控制信号，以便后续通过上述多个不同的写控制信号以及上述测试方法，确定存储控制器是否可以准确地将实现逻辑地址到物理地址的地址映射。

在实际应用中，测试平台中所包含的存储模块中可以预先由其他模块写入数据，后续，直接由需要进行测试存储控制器进行数据读取操作，以便仅确定存储控制器的数据读取的功能是否准确。

举例来说，以下为用SRAM作为存储模块地一个具体实施例。相较于DRAM，SRAM具有访问速度更快以及接口更便捷的优势，虽然SRAM的劣势在于成本和面积，但是由于测试芯片不会过于严格的约束芯片面积和成本，使用SRAM来替代PHY+DRAM的方式仍可以确保存储的基本功能，还可以在PHY设计完成之前验证存储控制器的功能正确性。

图6为本申请实施例提供的一种测试芯片的结构示意图。如图6所示，在测试芯片的存储子系统中包括存储控制器、转换模块以及SRAM。并且，存储控制器和转换模块之间通过DFI协议进行通信。

其中，转换模块主要是通过解析DFI接口上的各信号，通过抓取本来要输送给PHY的信号中的关键命令、地址以及数据信息，生成SRAM需要的读写使能以及对应数据与地址信息。对于DFI接口中本身需求的握手信号，转换模块收到REQ信号(即上述握手信号)后需要即时返回ACK(确认信号)避免接口卡死。对于DFI接口中其他DRAM特征命令(如Refresh)，该设计选择弃置处理。

转换模块对于上述DFI信号的具体操作如下：

转换模块通过抓取Command Interface中的信号，得到相应的符合DDR协议的命令。

其中本实施例中需要抓取的命令为Activate(行激活信号)，Write(写指示信号)以及Read(读指示信号)，因为只有这三个命令会有读写地址信息，而其他命令为DRAM物理特性命令，例如刷新(各种Refresh命令)，由于此技术并未使用DRAM而是使用SRAM，故不做处理。命令类型的具体判断方式为识别dfi_address信号中低5位的命令解码来确定当前为读指示信号还是写指示信号，例如当低5位为01101时，此根据DFI协议可知当前的命令为Write，同时收集其余位域里保有的地址信息，如第一次传输的[7：6]为bank地址，[10:8]为bank group地址，其余行列地址同理。

在写数据的场景下，图7为本实施例提供的一种信号示意图。图7中的端口为存储控制器所具有的端口，其中，包括时钟信号端口(实际应用中也可称为clock端口)、命令端口(实际应用中也可称为DFI command)，写数据端口(实际应用中也可称为dfi_wrdata)、写使能端口(实际应用中也可称为dfi_wrdata_en)。当转换模块在命令端口识别到写指示信号(实际应用中也可称为WR)时，通过Write Data Interface中的信号来收集伴随着上述写命令发送的写数据。具体地，当dfi_wrdata_en信号为高时，从dfi_wrdata信号中抓取写数据(例如，图7中所示的两次写入过程，第一次需要写入的数据D1D1、第二次需要写入D2D2)，待全部收取后结合前面收集的地址发送至SRAM接口，以便配合dfi_address中的地址信息以及dfi_wrdata中的有效数据完成SRAM写操作。

在读数据的场景下，图8为本实施例提供的又一种信号示意图。图8中的端口为存储控制器所具有的端口，其中，包括时钟信号端口(实际应用中也可称为clock端口)、命令端口(实际应用中也可称为DFI command表征)，读数据端口(实际应用中也可称为dfi_rddata)、读使能端口(实际应用中也可称为dfi_rddata_en端口)、读有效端口(实际应用中也可称为dfi_rddata_valid端口)。

当转换模块在命令端口识别到读指示信号(图中的RD)时，转换模块可以直接根据识别出的地址信号对SRAM进行该地址的数据读操作，并得到读数据后，按DFI协议要求将读数据和有效信号返回至DFI Read Data Interface中的信号上以便存储控制器接收。具体地，读使能端口用于传输读使能信号，以便在读使能信号处于高电平状态时，SRAM进行读数据操作，且读取到的数据(图中用DIDI表征)通过dfi_rddata返回，并且，在返回读数据同时，转换模块还会基于读有效端口返回有效信号，以便基于存储控制器可以准确地识别所接收到的读数据。

对于DFI其他Interface中的信号，重点需要关注握手信号，也就是DFI协议中定义的每组只有后缀不同(一个req一个ack)的信号组，例如dfi_ctrlupd_req与dfi_ctrlupd_ack。虽然这些信号也是为了PHY与DRAM工作使用，但由于其握手性质，在转换模块在收到req后需要即时返回一个“假”ack使DFI正常工作，即使转换模块并未做出req信号所指示的相关操作，进而避免接口因为等待握手而卡死。

本实施例中所提供的测试架构，基于便捷集成的SRAM和转换模块来替代PHY+DRAM颗粒的组合，解除了存储控制器与PHY之间的耦合，可以独立测试MC的功能正确性。由于没有使用PHY，导致不需要对存储控制器输出的DFI信号中的相应的时序处理信号进行处理，降低了读写延迟。并且，由于SRAM不需要进行刷新就可以保持数据，而DRAM需要周期性进行刷新操作，本实施例所提供的测试方法也可以提高存储模块的访问速度，增强了存储控制器的可测试性，减少了需要设计PHY的设计成本。

此外，除SRAM之外，使用寄存器阵列(register array)也可以完成存储的功能，但是相比与SRAM其集成度更差，容易导致测试芯片面积会有不必要的增加。当对测试芯片的面积大小无要求时，也可以采用寄存器阵列替换本实施例中提供的SRAM，以实现对存储控制器的测试。

本实施例提供一种测试平台，测试平台包括：控制模块、转换模块以及存储模块；其中，控制模块，用于向存储控制器发送第一写控制信号；存储控制器为用于对双倍速率同步动态随机存取存储器进行控制的控制器；第一写控制信号用于指示转换模块对存储模块执行写操作；存储控制器，用于根据第一写控制信号，向转换模块输出符合DFI协议的第二写控制信号；转换模块，用于对接收到的第二写控制信号进行协议转换处理，输出符合目标协议的第三写控制信号；目标协议为存储模块所支持的协议；存储模块，用于基于接收到的第三写控制信号，写入第三写控制信号指示写入的第一待写入数据；存储模块为静态随机存取存储器SRAM，或者，寄存器阵列；控制模块，还用于获取存储模块中写入的目标数据，并根据目标数据，确定存储控制器的测试结果。

本实施例提供一种测试芯片，用于集成上述测试平台中所包含的控制模块、转换模块以及存储模块。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (9)

1.一种存储控制器的测试方法，其特征在于，所述方法应用于测试平台，所述测试平台包括：控制模块、转换模块以及存储模块；

所述控制模块，用于向存储控制器发送第一写控制信号；所述第一写控制信号用于指示所述转换模块对所述存储模块执行写操作；所述存储控制器为用于对双倍速率同步动态随机存取存储器进行控制的控制器；

所述存储控制器，用于根据所述第一写控制信号，向所述转换模块输出符合DFI协议的第二写控制信号；

所述转换模块，用于对接收到的第二写控制信号进行协议转换处理，输出符合目标协议的第三写控制信号；所述目标协议为所述存储模块所支持的协议；

所述存储模块，用于基于接收到的第三写控制信号，写入所述第三写控制信号指示写入的第一待写入数据；所述存储模块为静态随机存取存储器SRAM，或者，寄存器阵列；

所述控制模块，还用于获取所述存储模块中写入的目标数据，并根据所述目标数据，确定所述存储控制器的测试结果；

所述第二写控制信号包括：写指示信号、第一地址信号、第二待写入数据以及写使能信号；所述第一地址信号用于指示第二待写入数据的存储地址；

所述转换模块，具体用于响应于接收到的第二写控制信号，若识别出所述第二写控制信号中携带有用于指示需要进行写操作的写指示信号，则在所述第二写控制信号中所携带的写使能信号所指示的信号采集时间下，采集所述第二写控制信号中所包括的第二待写入数据；

所述转换模块，具体用于识别所述第二写控制信号中的第一地址信号，并将所述第一地址信号和所述第二待写入数据，转换为符合所述目标协议的第二地址信号和第一待写入数据；

所述转换模块，具体用于确定符合所述目标协议的第二地址信号和第一待写入数据为第三写控制信号，并输出所述第三写控制信号。

2.根据权利要求1所述的方法，其特征在于，所述方法还包括：

所述存储控制器，还用于在确定所述第二写控制信号发送完毕后，向所述控制模块发送第一指示信号；所述第一指示信号用于表征所述存储控制器已完成写控制；

所述控制模块，具体用于在接收到所述第一指示信号之后，获取所述存储模块中的目标数据。

3.根据权利要求1所述的方法，其特征在于，

所述控制模块，具体用于向所述存储控制器发送第一读控制信号；所述第一读控制信号用于指示所述转换模块对所述存储模块执行读操作，且所述第一读控制信号携带有第三地址信号；所述第三地址信号为所述第一写控制信号指示写入数据的地址信息；

所述存储控制器，还用于向所述转换模块输出符合DFI协议的携带有第四地址信号的第二读控制信号；所述第四地址信号为所述存储控制器对第三地址信号进行地址映射转换后得到的；

所述转换模块，还用于根据所述第二读控制信号，在所述转换模块的第四地址信号所对应的存储空间中获取第一读数据；并将所述第一读数据转换为符合DFI协议的第二读数据，向所述存储控制器发送所述第二读数据；

所述存储控制器，还用于将接收到的第二读数据发送至所述控制模块；

所述控制模块，具体用于确定接收到的第二读数据为目标数据。

4.根据权利要求3所述的方法，其特征在于，所述第二读控制信号中还携带有读指示信号以及读使能信号；

所述转换模块，具体用于响应于接收到的第二读控制信号，若识别出所述第二读控制信号中携带有用于指示需要进行读操作的读指示信号，则在所述第二读控制信号中所携带的读使能信号所指示的读操作时间下，在所述转换模块的第四地址信号所对应的存储空间中获取第一读数据。

5.根据权利要求3所述的方法，其特征在于，所述转换模块，还用于在接收到的第二读数据之后，向所述存储控制器发送符合DFI协议的有效信号；所述有效信号用于指示存储控制器采集第二读数据的时间；

所述存储控制器，具体用于在所述有效信号的指示下，采集所述转换模块发送的第二读数据。

6.根据权利要求1-5中任一项所述的方法，其特征在于，所述转换模块还用于若确定接收到所述存储控制器发送的握手信号，则向所述存储控制器发送确认信号。

7.根据权利要求1-5中任一项所述的方法，其特征在于，驱动所述控制模块工作的第一时钟信号的频率和驱动所述存储控制器工作的第二时钟信号的频率不同。

8.根据权利要求1-5中任一项所述的方法，其特征在于，所述控制模块，还用于在预设时段内并发地向所述存储控制器发送N个不同的读写控制信号；其中，N为正整数，N的取值为所述存储控制器支持的并发访问数量的最大值；所述读写控制信号用于指示对所述存储模块进行读操作或者写操作。

9.一种测试平台，其特征在于，所述测试平台包括：控制模块、转换模块以及存储模块；

所述控制模块，用于向存储控制器发送第一写控制信号；所述第一写控制信号用于指示所述转换模块对所述存储模块执行写操作；

所述存储控制器，用于根据所述第一写控制信号，向所述转换模块输出符合DFI协议的第二写控制信号；所述存储控制器为用于对双倍速率同步动态随机存取存储器进行控制的控制器；

所述转换模块，用于对接收到的第二写控制信号进行协议转换处理，输出符合目标协议的第三写控制信号；所述目标协议为所述存储模块所支持的协议；

所述存储模块，用于基于接收到的第三写控制信号，写入所述第三写控制信号指示写入的第一待写入数据；所述存储模块为静态随机存取存储器SRAM，或者，寄存器阵列；

所述控制模块，还用于获取所述存储模块中写入的目标数据，并根据所述目标数据，确定所述存储控制器的测试结果；

所述第二写控制信号包括：写指示信号、第一地址信号、第二待写入数据以及写使能信号；所述第一地址信号用于指示第二待写入数据的存储地址；

所述转换模块，具体用于响应于接收到的第二写控制信号，若识别出所述第二写控制信号中携带有用于指示需要进行写操作的写指示信号，则在所述第二写控制信号中所携带的写使能信号所指示的信号采集时间下，采集所述第二写控制信号中所包括的第二待写入数据；

所述转换模块，具体用于识别所述第二写控制信号中的第一地址信号，并将所述第一地址信号和所述第二待写入数据，转换为符合所述目标协议的第二地址信号和第一待写入数据；

所述转换模块，具体用于确定符合所述目标协议的第二地址信号和第一待写入数据为第三写控制信号，并输出所述第三写控制信号。