CN117149553B - 用于芯片ft和cp测试用信号传输参数预测方法 - Google Patents
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Abstract
本发明涉及芯片测试技术领域，尤其涉及用于芯片FT和CP测试用信号传输参数预测方法，包括利用信号线的外层长度和内层长度，通过多元数据线性分析法预测信号线相当长度、信号延迟和寄生电容值。本发明解决现有芯片Debug测试过程中无法得到信号线的相当长度、信号传输延迟和寄生电容值，从而影响Debug的效率问题。
Description
技术领域
本发明涉及芯片测试技术领域，尤其涉及用于芯片FT和CP测试用信号传输参数预测方法。
背景技术
测试过程中，测试机台（Tester）和待测芯片的连接关系存于测试通道列表（Pinlist）中，测试通道列表是用于显示待测芯片管脚和传输测试信号通道（TesterChannel）之间的连接关系以及关键信息的列表；测试通道列表的相关参数对测试工程师在编写芯片测试程序的过程有重要作用；芯片测试开始前，需要給测试机台输入测试程序，测试程序内需要包括：
1、每个待测芯片的每一个管脚和测试机台之间的通道连接关系；
2、每一个连接关系都需要提供对应的线路通道的长度；其中，线路通道的长度分列出PCB的外层线长、内层线长和阻抗匹配的等效线长、信号传输的延迟时间、传输线对应的容值。
这些数据都需要准确的输入测试机台，以保证测试机台发出激励信号后，能准确判断测试机台接收到的返回信号的正确性；测试通道列表可以极大提高测试工程师编程的效率，也可以提供测试过程中Debug的一个重要判断依据。
芯片测试发展到目前，大多是一次多个芯片测试，即多待测芯片测试；所以，快速准确的提供多待测芯片测试完整的测试通道列表，快速的提供相应数据，对芯片测试的快速完成更加至关重要。
发明内容
针对现有方法的不足，本发明解决现有芯片Debug测试过程中无法准确得到信号线的相当长度、信号传输延迟和寄生电容值，从而影响Debug测试效率的问题。
本发明所采用的技术方案是：用于芯片FT和CP测试用信号传输参数预测方法包括以下步骤：
利用信号线的外层长度和内层长度，通过多元数据线性分析法预测信号线相当长度、信号延迟和寄生电容值。
进一步的，信号线的相当长度公式为：
相当长度=外层长度+内层长度*第一系数+元件长度*第二系数。
进一步的，信号线的信号延迟公式为：
信号延迟=相当长度÷第三系数。
进一步的，信号线的寄生电容公式为：
寄生电容=外层长度*第四系数+内层长度*第五系数。
进一步的，外层长度为信号线分层长度报告中层名为TOP或BOTTOM时对应的拉线长度。
进一步的，内层长度为信号线分层长度报告中层名不为TOP和BOTTOM时对应的拉线长度。
进一步的，信号线的外层长度和内层长度是通过测试机台数据模型、元器件管脚报告、信号线分层长度报告、Allegro报告和电源和地报告关联得到。
试机台数据模型包括参数：测试信号通道和网络名称；元器件管脚报告包括：元器件位号、元器件管脚号、元器件型号、元器件管脚类型、元器件管脚名称、网络名称；信号线分层长度报告包括：网络名称、层名称和拉线长度；Allegro报告包括网络名称和网络管脚；电源和地报告包括：设计文件电源/地和输出报告电源/地。
进一步的，测试机台数据模型、元器件管脚报告、信号线分层长度报告、Allegro报告和电源和地报告是利用Skill工具从FT&CP PCB的设计文件中获取。
进一步的，第一系数、第二系数、第三系数、第四系数和第五系数是通过EDA仿真测试不同信号线的外层长度和内层长度对应的相当长度、信号延迟、寄生电容拟合得到。
本发明的有益效果：
1、本发明通过多元数据线性分析法预测信号线相当长度、信号延迟和寄生电容值，为芯片debug测试提供依据，从而提高debug的效率；
2、提高芯片测试的一次性良率、降低单颗芯片成本、加快芯片上市速度。
附图说明
图1是本发明的用于芯片FT和CP测试用信号传输参数预测方法流程图。
具体实施方式
下面结合附图和实施例对本发明作进一步说明，此图为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
如图1所示，用于芯片FT和CP测试用信号传输参数预测方法包括以下步骤：
获取测试机台数据模型；
目前国内外用于芯片测试的测试机台的型号有数十种；每个型号又有不同的配置，导致每个测试机台的通道数据都可能不一样；表1采用V93k测试机台数据模型，格式如下：
表1：V93k测试机台数据模型
当第一次使用该测试机台时，程序会自动学习记忆读入该测试机台的数据模型；以后使用不同的测试机台都会采用学习记忆的方式写入对应的测试机台模型；当再次使用到该测试时，程序会智能化的调用已经存在的测试机台模型，进行后续计算。
下面是另外两个不同的测试机台模型数据表。
表2：Tuf测试机台数据模型
表3：TJ750 测试机台数据模型
获取传输参数数据模型；
通过Skill工具，从FT&CP PCB的设计文件内提取以下数据文件：包括元器件管脚报告、信号线分层长度报告、Allegro报告和电源和地报告。
表4：元器件管脚报告Component pin Report的数据模型
表5 信号线分层长度报告Trace length by Layer Report的数据模型
信号线分层长度报告为矢量数据库，除了包含关键参数网络名称，其中每一条数据，都说明了芯片CP&FT 测试PCB 内每一段信号连接线的长度，即图形中信号线的长度；以及信号连接线位于PCB的内层还是外层。
表6：Allegro报告Allegro Report数据模型
表7：电源和地报告Power&Gnd Report的数据模型
利用网络名称在测试机台数据模型、元器件管脚报告、信号线分层长度报告、Allegro报告和电源和地报告关联得到每个元器件管脚号对应的设备名称、测试信号通道，以及对应的外层长度和内层长度；即表8中前五列为关联五张数据表得到。
表8：元器件管脚对应数据
表8为信号线50欧姆阻抗条件下的参数示例；其中，第一列为第一个待测芯片的元器件管脚号为A1，设备名称是\CPIB_S\，信号连接到测试通道K7_1-4，信号传输过程中，在PCB信号线的外层长度为0.021Inch；在PCB信号线的内层长度为0.879Inch。
元器件管脚号可以通过表1中网络名称关联测试信号通道得到，当测试信号通道不在表1中时，需要通过表6进行关联，例如元器件管脚号A1接的测试信号通道K7_1-4，这个K7_1-4并不在表1的测试信号通道中，则需要在表6的网络管脚中查找。
表8的设备名称为表4的元器件管脚号时，设备名称为表4的元器件管脚名称；表8的设备名称对应的网络为表7的设计文件电源/地时，设备名称称为输出报告电源/地。
外层长度和内层长度是通过网络名称找到表5的层名称对应的拉线长度，当层名称为TOP或BOTTOM时，拉线长度为外层长度；当层名称不为TOP和BOTTOM时，拉线长度为内层长度。
计算相当长度、信号传输延迟和寄生电容。
根据信号传输理论：信号的时延是线长/信号传输的速率；其中，信号传输的，C为光速，DK为等效介电常数，等效介电常数是信号线上下介质的介电常数决定；例如普通的耐燃材料FR4的DK约为4，内层的信号线的信号传输速度约为光速的1/2；表层信号的等效介电常数一般是小于4，所以表层信号线的传输速度就大约是1/2光速；由于信号传输线分布于不同的信号层，故判断一个完整通道的信号传输时延与外层、内层的信号线存在线性关系。
同样基于信号传输理论：信号线越长寄生电容越大，两者也是线性关系。
相当长度=外层长度+内层长度*第一系数+元件长度*第二系数；
信号延迟=相当长度÷第三系数，其中，单位ps；
寄生电容=外层长度*第四系数+内层长度*第五系数；
以50欧姆特性阻抗为例，通过EDA仿真工具，对20种内含了2千种不同内、外层的信号线的测试板做EDA仿真计算，对得出的寄生电容值、相当长度和信号延迟进行多元数据线性分析，得到第一至第五系数的拟合值；
需要注意的是：采用本发明方法的其他欧姆特性阻抗也落入本发明保护范围。
拟合得到：第一系数为1.2786，第二系数为0.5774；第三系数为0.007228(单位ps)；第四系数为2.6PF/INCH，第五系数为3.6PF/INCH。
本发明首先对芯片测试的两种形式FT/CP PCB设计的信号参数的快速提取性、准确性、快速修正性，对测试编程的准确性、高效性等都得到解决，完全替代了人工编辑的工作，彻底解决了人工编辑的低效率、错误率高的问题。
其次，智能化识别不同的待测试芯片、不同的测试机台，并智能化识别转换Testers Channel种类、数量和编号。
最后，对设计员保证设计的信号传输的路径长度、时序、信号完整性等给出及时的判定指标；可以保证芯片CP&FT测试PCB布局设计的一次成功；大大缩短芯片CP&FT测试PCB布局环节的布线时间，提高工作效率，且成本低廉。
以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。
Claims (1)
1.用于芯片FT和CP测试用信号传输参数预测方法，其特征在于，包括以下步骤：
利用信号线的外层长度和内层长度，通过多元数据线性分析法预测信号线相当长度、信号延迟和寄生电容值；
信号线的相当长度公式为：
相当长度=外层长度+内层长度*第一系数+元件长度*第二系数；
信号线的信号延迟公式为：
信号延迟=相当长度÷第三系数；
信号线的寄生电容公式为：
寄生电容=外层长度*第四系数+内层长度*第五系数；
外层长度为信号线分层长度报告中层名为TOP或BOTTOM时对应的拉线长度；
内层长度为信号线分层长度报告中层名不为TOP和BOTTOM时对应的拉线长度；
信号线的外层长度和内层长度是通过测试机台数据模型、元器件管脚报告、信号线分层长度报告、Allegro报告和电源和地报告关联得到；
试机台数据模型包括参数：测试信号通道和网络名称；元器件管脚报告包括：元器件位号、元器件管脚号、元器件型号、元器件管脚类型、元器件管脚名称、网络名称；信号线分层长度报告包括：网络名称、层名称和拉线长度；Allegro报告包括网络名称和网络管脚；电源和地报告包括：设计文件电源/地和输出报告电源/地；
测试机台数据模型、元器件管脚报告、信号线分层长度报告、Allegro报告和电源和地报告是利用Skill工具从FT&CP PCB的设计文件中获取；
第一系数、第二系数、第三系数、第四系数和第五系数是通过EDA仿真测试不同信号线的外层长度和内层长度对应的相当长度、信号延迟、寄生电容拟合得到。
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