KR20070100635A - 반도체 집적 회로 칩 및 그 테스트 방법 - Google Patents

반도체 집적 회로 칩 및 그 테스트 방법 Download PDF

Info

Publication number
KR20070100635A
KR20070100635A KR1020070022961A KR20070022961A KR20070100635A KR 20070100635 A KR20070100635 A KR 20070100635A KR 1020070022961 A KR1020070022961 A KR 1020070022961A KR 20070022961 A KR20070022961 A KR 20070022961A KR 20070100635 A KR20070100635 A KR 20070100635A
Authority
KR
South Korea
Prior art keywords
test
clock
integrated circuit
semiconductor integrated
circuit chip
Prior art date
Application number
KR1020070022961A
Other languages
English (en)
Other versions
KR100878300B1 (ko
Inventor
김형수
박근우
김용주
김종운
송희웅
오익수
황태진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Publication of KR20070100635A publication Critical patent/KR20070100635A/ko
Application granted granted Critical
Publication of KR100878300B1 publication Critical patent/KR100878300B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
    • G01R19/1659—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 to indicate that the value is within or outside a predetermined range of values (window)
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 반도체 집적 회로 칩의 테스트 방법은 a) 클럭에 동기하여 테스트를 실시한 후 테스트 결과를 출력하는 단계; 및 b) 상기 테스트 결과를 내부의 메모리 장치에 저장하는 단계;를 포함하는 것을 특징으로 한다.
반도체 집적 회로, 테스트, 메모리 장치

Description

반도체 집적 회로 칩 및 그 테스트 방법{Semiconductor Integrated Circuit Chip and Method for Testing the Same}
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 칩을 설명하기 위한 도면,
도 2는 도 1에 도시한 테스트 수단의 구성을 나타낸 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 집적 회로 칩 10 : 샘플링 수단
20 : 인터페이스 30 : 저장 수단
본 발명은 반도체 집적 회로 칩 및 그 테스트 방법에 관한 것으로, 보다 상세하게는 내부의 메모리 장치를 활용하여 테스트 동작을 수행하는 반도체 집적 회로 칩 및 그 테스트 방법에 관한 것이다.
일반적으로 반도체 집적 회로 칩은 설계 이후 생산 단계에 들어가기 전 테스트 단계를 거치게 된다. 이 때 테스트 단계에서의 회로의 동작이 패키지 공정 이후의 동작과 일치하여야만 양산 단계 이후의 불량률을 감소시킬 수 있다.
종래 기술에서는 반도체 집적 회로 칩 내의 샘플링 장치에서 행한 테스트 결과를 해당 반도체 집적 회로 칩 내의 메모리 장치에 저장하지 않고, 칩 외부의 테스트용 메모리 장치를 이용하여 저장하여 왔다. 이처럼 종래에는 샘플링 장치를 테스트할 때마다 테스트용 메모리 장치를 이용하여야 하므로 반도체 집적 회로 칩의 테스트 효율을 저하시켜 생산에 필요한 시간 및 비용의 손실이 초래되었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 테스트 효율을 향상시키는 반도체 집적 회로 칩 및 그 테스트 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 집적 회로 칩의 테스트 방법은, a) 클럭에 동기하여 테스트를 실시한 후 테스트 결과를 출력하는 단계; 및 b) 상기 테스트 결과를 내부의 메모리 장치에 저장하는 단계;를 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 집적 회로 칩은, 클럭에 동기하여 테스트를 실시하는 테스트 수단; 상기 테스트 수단에서 출력되는 테스트 결과를 저장 가능한 데이터로 변환하는 인터페이스; 및 상기 인터페이스에서 변환된 데이터를 저장하는 저장 수단;을 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 칩을 설명하기 위한 도면이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로 칩(1)은 클럭(clk)에 동기하여 테스트를 실시하는 테스트 수단(10), 상기 테스트 수단(10)에서 출력되는 테스트 결과(trs_d)를 저장 가능한 데이터로 변환하는 인터페이스(20) 및 상기 인터페이스(20)에서 변환된 데이터(cvd)를 저장하는 저장 수단(30)을 포함한다.
바람직하게는, 상기 클럭(clk)은 상기 반도체 집적 회로 칩의 외부로부터 전달되는 클럭이다. 상기 테스트 수단(10)은 상기 반도체 집적 회로 칩의 내부에 구비되는 것으로서, 반도체 집적 회로 칩 내에 기 구비된 메모리 장치를 활용한 것이다. 상기 반도체 집적 회로가 반도체 메모리 장치일 경우에는 메모리 셀을 이용하여 상기 저장 수단(30)을 구현할 수 있다.
이와 같이 상기 저장 수단(30)에 저장된 데이터는 기 구비된 경로를 통해 실험자에게 전달되며, 따라서 부가적인 테스트 장비를 구비하지 않고 테스트를 수행할 수 있게 되어 테스트 효율이 향상된다.
도 2는 도 1에 도시한 테스트 수단의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 테스트 수단(10)은 상기 클럭(clk)을 입력 받아 내부 클럭(clk_int)을 생성하는 클럭 생성부(110), 주파수 선택 신호(fsel)에 응답하여 상기 내부 클럭(clk_int)의 주파수를 제어하여 샘플링 클럭(clk_smp)을 생성하 는 주파수 제어부(120), 상기 내부 클럭(clk_int)에 동기하여 측정점에 대한 전위 테스트를 수행하여 아날로그의 테스트 결과(trs_a)를 출력하는 테스트부(130) 및 상기 샘플링 클럭(clk_smp)에 동기하여 상기 아날로그의 테스트 결과(trs_a)를 디지털의 테스트 결과(trs_d)로 변환하는 변환부(140)를 포함한다.
상기 클럭 생성부(110)는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로 등으로 구현 가능하나, 반도체 집적 회로가 고속으로 동작할수록 PLL 회로를 이용하여 구현하는 것이 보다 바람직하다.
또한 상기 주파수 선택 신호(fsel)는 상기 샘플링 클럭(clk_smp)의 주파수를 결정하기 위한 복수 비트의 디지털 신호로서 구현된다. 즉, 상기 주파수 제어부(120)는 상기 내부 클럭(clk_int)을 소정의 수로 등분(예를 들어, 8등분)한 뒤, 상기 주파수 선택 신호(fsel)의 제어에 따라 선택적으로 등분된 클럭을 추출함으로써, 상기 내부 클럭(clk_int)보다 높은 주파수의 상기 샘플링 클럭(clk_smp)을 생성한다. 설계자는 레지스터 회로 등을 이용하여 상기 주파수 선택 신호(fsel)를 용이하게 생성할 수 있다.
상기 테스트부(130)는 전원 공급 회로 또는 데이터 전송 회로 등 어떤 회로 구성에도 한정되지 않는다. 즉, 상기 테스트부(130)는 반도체 집적 회로 내에서 전원, 데이터 또는 신호 등의 전위 레벨을 테스트하고자 하는 영역을 나타낸 것으로서, 테스트하고자 하는 지점에 측정점을 두고 이를 상기 변환부(140)에 연결함으로써, 테스트 동작을 구현한다. 이와 같은 구성에서, 상기 측정점으로부터 상기 변환부(140)에 전달되는 테트스 결과(tst_a)는 아날로그 값이다.
상기 변환부(140)는 상기 샘플링 클럭(clk_smp)에 동기하여 상기 아날로그의 테스트 결과(trs_a)를 디지털 신호로 변환하는 동작을 수행한다. 상기 변환부(140)는 상기 샘플링 클럭(clk_smp)의 라이징 에지 타임마다 상기 아날로그의 테스트 결과(trs_a)의 전위를 디지털 값으로 변환하여, 상기 디지털의 테스트 결과(trs_d)로서 출력한다.
이와 같은 과정을 통해 임의의 전원, 신호 또는 데이터에 대한 전위 레벨 테스트가 수행되고, 그 테스트 결과(trs_d)로서 디지털 값이 출력된다. 그리고 이후, 상기 디지털의 테스트 결과(trs_d)는 반도체 집적 회로 칩의 외부로 전달되는 것이 아니라, 반도체 집적 회로 내부에 기 구비된 임의의 메모리 장치, 즉, 상기 저장 수단(30)에 저장된다. 이처럼, 본 발명의 반도체 집적 회로 칩의 테스트 방법을 통해 테스트를 수행하면, 별도의 테스트용 메모리 장치를 이용하지 않고도 테스트가 수행되므로 반도체 집적 회로 칩의 테스트 효율을 증가시켜 생산에 필요한 시간 및 비용의 손실이 감소된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 집적 회로 칩 및 그 테스트 방법은, 내부에 기 구비된 메모리 장치를 이용하여 테스트를 수행함으로써, 부가적인 외부 장비의 사용량을 감소시켜 테스트 효율을 향상시키는 효과가 있다.

Claims (10)

  1. a) 클럭에 동기하여 테스트를 실시한 후 테스트 결과를 출력하는 단계; 및
    b) 상기 테스트 결과를 내부의 메모리 장치에 저장하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로 칩의 테스트 방법.
  2. 제 1 항에 있어서,
    상기 a) 단계 및 상기 b) 단계 사이에,
    상기 a) 단계에서 출력된 테스트 결과를 상기 b) 단계에서 저장 가능한 데이터로 변환하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로 칩의 테스트 방법.
  3. 제 1 항에 있어서,
    상기 a) 단계는,
    a-1) 상기 클럭을 입력 받아 내부 클럭을 생성하는 단계;
    a-2) 주파수 선택 신호에 응답하여 상기 내부 클럭의 주파수를 제어하여 샘플링 클럭을 생성하는 단계;
    a-3) 상기 내부 클럭에 동기하여 측정점에 대한 전위 테스트를 수행하여 아날로그의 테스트 결과를 출력하는 단계; 및
    a-4) 상기 샘플링 클럭에 동기하여 상기 아날로그의 테스트 결과를 디지털의 테스트 결과로 변환하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로 칩의 테스트 방법.
  4. 제 3 항에 있어서,
    상기 주파수 선택 신호는 레지스터 회로에서 생성되는 복수 비트의 디지털 신호인 것을 특징으로 하는 반도체 집적 회로 칩의 테스트 방법.
  5. 제 1 항에 있어서,
    상기 내부의 메모리 장치는 반도체 메모리 장치의 메모리 셀인 것을 특징으로 하는 반도체 집적 회로 칩의 테스트 방법.
  6. 클럭에 동기하여 테스트를 실시하는 테스트 수단;
    상기 테스트 수단에서 출력되는 테스트 결과를 저장 가능한 데이터로 변환하는 인터페이스; 및
    상기 인터페이스에서 변환된 데이터를 저장하는 저장 수단;
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 칩.
  7. 제 6 항에 있어서,
    상기 테스트 수단은,
    상기 클럭을 입력 받아 내부 클럭을 생성하는 클럭 생성부;
    주파수 선택 신호에 응답하여 상기 내부 클럭의 주파수를 제어하여 샘플링 클럭을 생성하는 주파수 제어부;
    상기 내부 클럭에 동기하여 측정점에 대한 전위 테스트를 수행하여 아날로그의 테스트 결과를 출력하는 테스트부; 및
    상기 샘플링 클럭에 동기하여 상기 아날로그의 테스트 결과를 디지털의 테스트 결과로 변환하는 변환부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로 칩.
  8. 제 7 항에 있어서,
    상기 클럭 생성부는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로로서 구현되는 것을 특징으로 하는 반도체 집적 회로 칩.
  9. 제 7 항에 있어서,
    상기 주파수 선택 신호는 레지스터 회로에서 생성되는 복수 비트의 디지털 신호인 것을 특징으로 하는 반도체 집적 회로 칩.
  10. 제 6 항에 있어서,
    상기 내부의 메모리 장치는 반도체 메모리 장치의 메모리 셀인 것을 특징으로 하는 반도체 집적 회로 칩.
KR1020070022961A 2006-04-07 2007-03-08 반도체 집적 회로 칩 및 그 테스트 방법 KR100878300B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060032022 2006-04-07
KR20060032022 2006-04-07

Publications (2)

Publication Number Publication Date
KR20070100635A true KR20070100635A (ko) 2007-10-11
KR100878300B1 KR100878300B1 (ko) 2009-01-13

Family

ID=38805474

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070022961A KR100878300B1 (ko) 2006-04-07 2007-03-08 반도체 집적 회로 칩 및 그 테스트 방법

Country Status (1)

Country Link
KR (1) KR100878300B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117031256A (zh) * 2023-10-07 2023-11-10 紫光同芯微电子有限公司 一种芯片测试系统和测试方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3673027B2 (ja) 1996-09-05 2005-07-20 沖電気工業株式会社 テスト対象の半導体記憶回路を備えた半導体記憶装置
KR19990035741U (ko) * 1998-02-07 1999-09-15 구본준 내부 메모리를 이용한 피측정디바이스 테스트 장치
KR20030002161A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 반도체 메모리 장치
KR100645043B1 (ko) * 2004-09-08 2006-11-10 삼성전자주식회사 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117031256A (zh) * 2023-10-07 2023-11-10 紫光同芯微电子有限公司 一种芯片测试系统和测试方法
CN117031256B (zh) * 2023-10-07 2024-03-01 紫光同芯微电子有限公司 一种芯片测试系统和测试方法

Also Published As

Publication number Publication date
KR100878300B1 (ko) 2009-01-13

Similar Documents

Publication Publication Date Title
KR100870037B1 (ko) 테스트가 용이한 반도체 장치, 반도체 장치 테스트 방법,반도체 장치 테스트를 위한 테스트 클럭 생성 방법 및 장치
EP1742074A4 (en) TESTING DEVICE AND TEST PROCEDURE
KR920006891A (ko) 기준지연 발생장치 및 그를 사용하는 전자장치
US20080115005A1 (en) Scan-based integrated circuit
JP5181499B2 (ja) Ｓｃａｎテスト回路及び半導体集積回路
KR20100019799A (ko) 반도체 테스트 장치
US8754656B2 (en) High speed test circuit and method
US7015685B2 (en) Semiconductor tester
JPH1010179A (ja) 遅延素子試験装置および試験機能を有する集積回路
KR100891326B1 (ko) 반도체 메모리 장치의 내부 클럭 신호를 데이터 스트로브신호로서 이용하는 반도체 메모리 장치의 테스트 방법 및테스트 시스템
US8395946B2 (en) Data access apparatus and associated method for accessing data using internally generated clocks
KR100878300B1 (ko) 반도체 집적 회로 칩 및 그 테스트 방법
US10983164B2 (en) Test apparatus
KR102106337B1 (ko) 반도체 소자의 테스트를 위한 고속 클럭 동기 회로
US10156603B1 (en) Apparatus for adding jitters to the edges of a pulse sequence
US8013593B2 (en) Voltage measuring apparatus for semiconductor integrated circuit and voltage measuring system having the same
US6172544B1 (en) Timing signal generation circuit for semiconductor test system
KR100728556B1 (ko) 반도체 메모리 장치의 데이터 출력 회로
KR20140052417A (ko) 직병렬변환기
US20050024036A1 (en) Test apparatus
WO2010021131A1 (ja) 試験装置および試験方法
CN108628795B (zh) 三进制信号产生装置及三进制信号产生方法
JP2006337128A (ja) 半導体内部信号観測装置
KR100656445B1 (ko) 반도체 메모리 장치의 어드레스 입력 회로
KR100656444B1 (ko) 반도체 메모리 장치의 데이터 출력 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee