CN117289114A - 一种逻辑功能测试电路及测试方法 - Google Patents
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Abstract
本发明涉及芯片测试技术领域，公开了一种逻辑功能测试电路及测试方法，电路包括：控制单元、期望寄存器、方向寄存器、输出寄存器及输入寄存器，其中，控制单元，其输入端接收激励数据、期望数据及配置数据后，分别输入至输出寄存器、期望寄存器及方向寄存器；方向寄存器，其基于配置数据配置双向I/O接口的输入/输出方向；输出寄存器，其用于将激励数据传递至被测芯片，激励被测芯片生成测试数据；输入寄存器，其用于捕获被测芯片返回的测试数据，并与期望数据进行比对生成比对结果后，输出测试结果。本发明通过简化寄存器的种类、数量及连接关系，使测试电路用具有低成本、低功耗、小型化、适用广泛的优势，可适配不同结构的被测芯片。
Description
技术领域
本发明涉及芯片测试技术领域，具体涉及一种逻辑功能测试电路及测试方法。
背景技术
利用传统的自动测试设备(Automatic Test Equipment，ATE)用于检测集成电路功能的完整性，是集成电路生产制造最后的流程，以确保集成电路生产制造的品质。但传统的ATE设备往往功能复杂，导致需要进行大量重复的测试才能完成，效率低、测试流程复杂、测试周期长。并且测试过程中涉及的模块种类多，导致ATE设备体积庞大，造价昂贵。
发明内容
因此，本发明要解决的技术问题在于解决ATE设备中测试电路的成本高、体积大及结构复杂的问题，从而提供一种逻辑功能测试电路及测试方法。
为达到上述目的，本发明提供如下技术方案：
第一方面，本发明提供一种逻辑功能测试电路，用于对被测芯片进行逻辑功能测试，电路包括：控制单元、期望寄存器、方向寄存器、输出寄存器及输入寄存器，其中，控制单元，其输入端接收激励数据、期望数据及配置数据后，将激励数据输入至输出寄存器、期望数据输入至期望寄存器、配置数据输入至方向寄存器；方向寄存器，其基于配置数据配置双向I/O接口的输入/输出方向；输出寄存器，其用于将激励数据通过双向I/O接口传递至被测芯片，激励被测芯片生成测试数据；输入寄存器，其用于通过双向I/O接口捕获被测芯片返回的测试数据，并与期望寄存器内的期望数据进行比对生成比对结果后，输出测试结果。
本发明提供的逻辑功能测试电路，仅通过期望寄存器、方向寄存器、输出寄存器及输入寄存器即可实现对被测芯片的测试并输出测试结果，简化了寄存器的种类、数量及连接关系，使测试电路用具有低成本、低功耗、小型化、适用广泛的优势，可以烧录到现场可编程门阵列(Field-Programmable Gate Array，FPGA)中，借助现有的FPGA构建测试系统，该电路可以根据被测芯片的输入输出接口数量、缓冲器深度等参数进行灵活配置，应用场景广泛，可适配不同的被测芯片。
在一种可选的实施方式中，逻辑功能测试电路还包括：异或单元控制测试数据与期望数据之间按位异或后生成比对结果。
本发明提供的逻辑功能测试电路，通过异或单元对测试数据进行分类，筛选出与期望数据相同的测试数据及与期望数据不同的测试数据，作为比对结果输出。
在一种可选的实施方式中，数据缓冲器，其用于接收并储存激励数据及期望数据，并将激励数据及期望数据按照预设速率分别传递至输出寄存器及期望寄存器。
本发明提供的逻辑功能测试电路，通过数据缓冲器集中传递激励数据及期望数据，可以控制测试速率，方便数据之间延迟匹配。
在一种可选的实施方式中，数据缓冲器为异步结构。
本发明提供的逻辑功能测试电路，数据缓冲器为先进先出的数据缓存器FIFO，用于隔离被测芯片与测试电路的时钟域，调节发送激励数据给被测芯片的速率。
在一种可选的实施方式中，掩膜寄存器，其基于配置数据配置关心的测试数据，并与比对结果进行比对过滤掉无需关心的测试数据后，输出测试结果。
本发明提供的逻辑功能测试电路，通过掩膜寄存器快速过滤不关心的测试内容，简化输出的测试结果，提高测试速率。
在一种可选的实施方式中，与单元控制关心的测试内容与比对结果之间按位与后输出测试结果。
第二方面，本发明提供一种逻辑功能测试方法，应用于第一方面的电路，方法包括：获取激励数据、期望数据及配置数据；基于配置数据配置双向I/O接口的输入/输出方向；基于激励数据激励被测芯片生成测试数据；将测试数据与期望数据进行比对生成比对结果后，输出测试结果。
本发明提供的逻辑功能测试方法，通过配置数据配置双向I/O接口的输入输出方向、激励数据激励被测芯片快速响应并生成测试结果后，直接将激励数据与测试数据进行比对后输出测试结果，缩短整体测试时间，该测试方法可用于对各种结构的被测芯片的测试。
在一种可选的实施方式中，获取期望数据及配置数据的过程，包括：将激励数据输入至仿真模型后，获取期望数据及配置数据。
在一种可选的实施方式中，将测试数据与期望数据进行比对生成比对结果后，输出测试结果的过程，包括：基于配置数据配置关心的测试数据；将比对结果与关心的测试数据进行比对，过滤掉无需关心的测试数据后，输出测试结果。
本发明提供的逻辑功能测试方法，通过过滤掉无需关心的测试数据提议提高测试速率，简化输出的测试结果。
在一种可选的实施方式中，获取激励数据、期望数据及配置数据的步骤之后，还包括：分别设置激励数据及期望数据的传递速率。
本发明提供的逻辑功能测试方法，通过控制激励数据及期望数据的传递速率可以控制测试速率，方便数据之间延迟匹配。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例的逻辑功能测试电路的一个具体示例的组成图；
图2是根据本发明实施例的逻辑功能测试电路的另一具体示例的组成图；
图3是根据本发明实施例的逻辑功能测试方法的一个流程示意图；
图4是根据本发明实施例的逻辑功能测试方法的另一流程示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本实施例提供一种逻辑功能测试电路，用于对被测芯片进行逻辑功能测试，如图1所示，电路包括：控制单元1、期望寄存器2、方向寄存器3、输出寄存器4及输入寄存器5，其中，控制单元1，其输入端接收激励数据、期望数据及配置数据后，将激励数据输入至输出寄存器4、期望数据输入至期望寄存器2、配置数据输入至方向寄存器3。
如图1所示，方向寄存器3，其基于配置数据配置双向I/O接口的输入/输出方向；输出寄存器4，其用于将激励数据通过双向I/O接口传递至被测芯片，激励被测芯片生成测试数据；输入寄存器5，其用于通过双向I/O接口捕获被测芯片返回的测试数据，并与期望寄存器内的期望数据进行比对生成比对结果后，输出测试结果。
具体地，如图1所示，当需要对被测芯片进行测试时，控制单元1将接收到的激励数据、期望数据、配置数据分别发送至输出寄存器4、期望寄存器2及方向寄存器3。方向寄存器基于其内部的配置数据配置双向I/O接口的输出方向及输入方向；输出寄存器4将其内部的激励数据通过双向I/O接口传递至被测芯片的激励输入端，激励被测芯片生成测试数据；输入寄存器5用于通过双向I/O接口接收并储存被测芯片生成的测试数据，与期望寄存器2内的期望数据进行比对，后输出被测芯片的测试结果。
示例性地，如图2所示，双向I/O接口包括多个输入/输出接口(即I/O-1～I/O-N)，方向寄存器3根据配置数据对多个输入/输出接口的数据传输方向进行配置，使每个输入/输出接口均与被测芯片对应接口的输入/输出方向匹配；输出寄存器4将激励数据通过多个输入/输出接口发送至被测芯片；输入寄存器5通过多个输入/输出接口接收被测芯片返回的测试数据。
需要说明的是，在对被测芯片进行测试之前，先将激励数据输入至计算机(Personal Computer，PC)环境中的仿真模型中，通过仿真模型对激励数据进行计算后，生成配置数据及期望数据。
需要说明的是，仿真模型不仅只生成配置数据及期望数据，还可以生成与测试结果相关的其他数据文件，技术人员可以根据实际需求设计。
本实施例提供的逻辑功能测试电路，仅通过期望寄存器、方向寄存器、输出寄存器及输入寄存器即可实现对被测芯片的测试并输出测试结果，简化了寄存器的种类、数量及连接关系，使测试电路用具有低成本、低功耗、小型化、适用广泛的优势，可以烧录到FPGA中，借助现有的FPGA构建测试系统，该电路可以根据被测芯片的输入输出接口数量、缓冲器深度等参数进行灵活配置，应用场景广泛，可适配不同的被测芯片。
在一些可选的实施方式中，如图2所示，逻辑功能测试电路还包括：异或单元6控制测试数据与期望数据之间按位异或后生成比对结果。
具体地，如图2所示，异或单元6对期望寄存器2中的期望数据及输入寄存器5中的测试数据进行异或处理，对测试数据进行分类：将与期望数据相同的测试数据分为第一类、将与期望数据不同的测试数据分为第二类后，输出两类测试数据的比对结果。
在一些可选的实施方式中，如图2所示，逻辑功能测试电路还包括：数据缓冲器7，其用于接收并储存激励数据及期望数据，并将激励数据及期望数据按照预设速率分别传递至输出寄存器4及期望寄存器2。
具体地，如图2所示，数据缓冲器7为异步结构，用于隔离被测芯片和与控制单元1的时钟域。数据缓冲器7能够单独调节发送激励数据的速率，控制测试节奏。
在一些可选的实施方式中，如图2所示，逻辑功能测试电路还包括：掩膜寄存器8，其基于配置数据配置关心的测试数据，并与比对结果进行比对过滤掉无需关心的测试数据后，与单元9控制关心的测试内容与比对结果之间按位与后，输出测试结果。
具体地，掩膜寄存器8用于基于配置数据储存关心的测试数据，并通过与单元9将异或单元6输出的两类比对结果进行与处理，仅将关心的测试数据作为测试结果输出。
本实施例提供一种逻辑功能测试方法，应用于以上实施例及其任一可选实施方式的逻辑功能测试电路，如图3所示，方法包括：
步骤S1：获取激励数据、期望数据及配置数据。
步骤S2：基于配置数据配置双向I/O接口的输入/输出方向。
步骤S3：基于激励数据激励被测芯片生成测试数据。
步骤S4：将测试数据与期望数据进行比对生成比对结果后，输出测试结果。
具体地，先将激励数据输入至仿真模型，获取期望数据及配置数据后，基于配置数据配置双向I/O接口的输入/输出方向，基于激励数据使被测芯片生成测试数据后，将测试数据与期望数据进行比对，输出测试结果。
示例性地，参考图2，双向I/O接口包括多个输入/输出接口(即I/O-1～I/O-N)，方向寄存器3根据配置数据对多个输入/输出接口的数据传输方向进行配置后，输出寄存器4将激励数据通过多个输入/输出接口发送至被测芯片，使被测芯片生成测试数据后，被测芯片通过多个输入/输出接口将测试数据发送至输入寄存器5。
本实施例提供的逻辑功能测试方法，通过配置数据配置双向I/O接口的输入输出方向、激励数据激励被测芯片快速响应并生成测试结果后，直接将激励数据与测试数据进行比对后输出测试结果，缩短整体测试时间，该测试方法可用于对各种结构的被测芯片的测试。
在一些可选的实施方式中，如图4所示，将测试数据与期望数据进行比对生成比对结果后，输出测试结果的过程，包括：
步骤S41：基于配置数据配置关心的测试数据。
步骤S42：将比对结果与关心的测试数据进行比对，过滤掉无需关心的测试数据后，输出测试结果。
具体地，基于配置数据对比对结果进行筛选，过滤掉无需关心的测试数据，仅将关心的测试数据作为被测芯片的测试结果输出。
在一些可选的实施方式中，获取激励数据、期望数据及配置数据的步骤之后，还包括：分别设置激励数据及期望数据的传递速率。
具体地，通过控制激励数据及期望数据的传递速率可以控制测试速率，方便数据之间延迟匹配。
虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下做出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。
Claims (10)
1.逻辑功能测试电路，其特征在于，用于对被测芯片进行逻辑功能测试，所述电路包括：控制单元、期望寄存器、方向寄存器、输出寄存器及输入寄存器，其中，
控制单元，其输入端接收激励数据、期望数据及配置数据后，将所述激励数据输入至所述输出寄存器、所述期望数据输入至所述期望寄存器、所述配置数据输入至所述方向寄存器；
方向寄存器，其基于所述配置数据配置双向I/O接口的输入/输出方向；
输出寄存器，其用于将所述激励数据通过双向I/O接口传递至被测芯片，激励被测芯片生成测试数据；
输入寄存器，其用于通过双向I/O接口捕获被测芯片返回的测试数据，并与所述期望寄存器内的期望数据进行比对生成比对结果后，输出测试结果。
2.根据权利要求1所述的电路，其特征在于，还包括：
异或单元控制所述测试数据与所述期望数据之间按位异或后生成比对结果。
3.根据权利要求2所述的电路，其特征在于，还包括：
数据缓冲器，其用于接收并储存所述激励数据及期望数据，并将所述激励数据及期望数据按照预设速率分别传递至所述输出寄存器及所述期望寄存器。
4.根据权利要求3所述的电路，其特征在于，
所述数据缓冲器为异步结构。
5.根据权利要求1所述的电路，其特征在于，还包括：
掩膜寄存器，其基于所述配置数据配置关心的测试数据，并与所述比对结果进行比对过滤掉无需关心的测试数据后，输出测试结果。
6.根据权利要求5所述的电路，其特征在于，还包括：
与单元控制所述关心的测试内容与所述比对结果之间按位与后输出测试结果。
7.一种逻辑功能测试方法，其特征在于，应用于权利要求1至6任一项所述的电路，所述方法包括：
获取激励数据、期望数据及配置数据；
基于所述配置数据配置双向I/O接口的输入/输出方向；
基于所述激励数据激励被测芯片生成测试数据；
将所述测试数据与所述期望数据进行比对生成比对结果后，输出测试结果。
8.根据权利要求7所述的方法，其特征在于，所述获取期望数据及配置数据的过程，包括：
将所述激励数据输入至仿真模型后，获取所述期望数据及配置数据。
9.根据权利要求8所述的方法，其特征在于，所述将所述测试数据与所述期望数据进行比对生成比对结果后，输出测试结果的过程，包括：
基于所述配置数据配置关心的测试数据；
将所述比对结果与所述关心的测试数据进行比对，过滤掉无需关心的测试数据后，输出测试结果。
10.根据权利要求9所述的方法，其特征在于，所述获取激励数据、期望数据及配置数据的步骤之后，还包括：
分别设置所述激励数据及所述期望数据的传递速率。
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045675A (ko) * | 1998-12-30 | 2000-07-25 | 김영환 | 칩 테스트 회로 |
| CN110554298A (zh) * | 2019-08-27 | 2019-12-10 | 江苏芯盛智能科技有限公司 | 芯片和芯片测试方法 |
| CN110750086A (zh) * | 2019-09-02 | 2020-02-04 | 芯创智（北京）微电子有限公司 | 一种数字逻辑自动测试装置及方法 |
| CN112198423A (zh) * | 2020-09-25 | 2021-01-08 | 杭州加速科技有限公司 | Fpga芯片内的测试激励生成单元 |
| CN113376514A (zh) * | 2021-06-09 | 2021-09-10 | 深圳米飞泰克科技有限公司 | Fpga芯片测试方法、装置、系统及存储介质 |
| CN114690018A (zh) * | 2020-12-28 | 2022-07-01 | 上海寒武纪信息科技有限公司 | 一种集成电路芯片的测试方法、装置和存储介质 |
| CN114740329A (zh) * | 2022-03-30 | 2022-07-12 | 西安紫光国芯半导体有限公司 | 数据比对装置、数据比对方法及芯片测试仪 |
| CN115202947A (zh) * | 2022-08-02 | 2022-10-18 | 无锡众星微系统技术有限公司 | 基于调试接口的芯片测试向量生成方法 |
| CN115684882A (zh) * | 2022-10-31 | 2023-02-03 | 隔空微电子（广州）有限公司 | 片上系统芯片的测试方法、系统、介质和计算设备 |
-
2023
- 2023-10-10 CN CN202311308738.XA patent/CN117289114A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045675A (ko) * | 1998-12-30 | 2000-07-25 | 김영환 | 칩 테스트 회로 |
| CN110554298A (zh) * | 2019-08-27 | 2019-12-10 | 江苏芯盛智能科技有限公司 | 芯片和芯片测试方法 |
| CN110750086A (zh) * | 2019-09-02 | 2020-02-04 | 芯创智（北京）微电子有限公司 | 一种数字逻辑自动测试装置及方法 |
| CN112198423A (zh) * | 2020-09-25 | 2021-01-08 | 杭州加速科技有限公司 | Fpga芯片内的测试激励生成单元 |
| CN114690018A (zh) * | 2020-12-28 | 2022-07-01 | 上海寒武纪信息科技有限公司 | 一种集成电路芯片的测试方法、装置和存储介质 |
| CN113376514A (zh) * | 2021-06-09 | 2021-09-10 | 深圳米飞泰克科技有限公司 | Fpga芯片测试方法、装置、系统及存储介质 |
| CN114740329A (zh) * | 2022-03-30 | 2022-07-12 | 西安紫光国芯半导体有限公司 | 数据比对装置、数据比对方法及芯片测试仪 |
| CN115202947A (zh) * | 2022-08-02 | 2022-10-18 | 无锡众星微系统技术有限公司 | 基于调试接口的芯片测试向量生成方法 |
| CN115684882A (zh) * | 2022-10-31 | 2023-02-03 | 隔空微电子（广州）有限公司 | 片上系统芯片的测试方法、系统、介质和计算设备 |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |