CN110717311A

CN110717311A - 一种fpga内部访问系统、fpga验证方法

Info

Publication number: CN110717311A
Application number: CN201910857720.2A
Authority: CN
Inventors: 许晓; 刘亮; 王硕; 施晶晶; 吴铁彬; 唐勇; 吕晖
Original assignee: Wuxi Jiangnan Computing Technology Institute
Current assignee: Wuxi Jiangnan Computing Technology Institute
Priority date: 2019-09-11
Filing date: 2019-09-11
Publication date: 2020-01-21

Abstract

一种FPGA内部访问系统、FPGA验证方法，属于大规模FPGA验证平台实现技术领域。系统包括外部控制器、FPGA芯片；FPGA芯片包括BSCAN单元、接口电路和用户逻辑电路；外部控制器通过JTAG接口与FPGA芯片中的BSCAN单元连接，BSCAN单元经接口电路连接用户逻辑电路。方法包括针对芯片内的多个逻辑模块，配置多个与逻辑模块相对应的FPGA芯片；当至少有两个模块为同一逻辑模块例化后的模块时，例化后的模块均采用同一种类的FPGA芯片；其中，FPGA芯片基于BSCAN单元通过JTAG接口与外部控制器连接；FPGA芯片内设置连接于BSCAN单元和用户逻辑电路之间的接口电路。本发明不占用通用IO管脚资源，只需非常简单的接口电路，就能实现对FPGA内部的访问，在FPGA验证平台调试和使用时，减少了芯片逻辑种类。

Description

一种FPGA内部访问系统、FPGA验证方法

技术领域

本发明属于大规模FPGA验证平台实现技术领域，具体涉及一种FPGA内部访问系统、FPGA验证方法。

背景技术

基于FPGA的原型验证，因其高效真实，能进行系统级和应用级的验证测试，在当今的ASIC设计中已成为不可或缺的一个重要环节。但其内部信号和状态不易观测和控制，也给问题定位造成很大困扰。作为验证系统，不宜附加较多的其他逻辑，来占用被验证设计有限的逻辑资源和管脚资源。

发明专利CN201410046770.X公开了用于访问FPGA(5)在运行时的信号值的方法，并具体公开了方法包括：将FPGA硬件配置(24)加载到FPGA(5)上，在FPGA(5)上执行FPGA硬件配置(24)，请求FPGA(5)的信号值，将状态数据从FPGA(5)的功能层(6)传输到FPGA的配置层(7)内的配置存储器(8)中，从配置存储器(8)读取状态数据作为回读数据，以及由回读数据确定信号值，其中，所述信号值分布到多个寄存器上，并且各寄存器的内容一同被处理以便确定信号值。该方法需要附加较多其他逻辑。

发明内容

本发明针对现有技术存在的问题，提出了一种FPGA内部访问系统、FPGA验证方法，实现简单，不占用通用IO管脚资源，减少FPGA验证时所需的FPGA逻辑种类。

本发明是通过以下技术方案得以实现的：

本发明提供一种FPGA内部访问系统，包括外部控制器、FPGA芯片；FPGA芯片包括BSCAN单元、接口电路和用户逻辑电路；所述外部控制器通过JTAG接口与FPGA芯片中的BSCAN单元连接，所述BSCAN单元经所述接口电路连接所述用户逻辑电路。

本发明系统利用FPGA内部的BSCAN单元电路和其专用JTAG管脚将需要的数据写入FPGA内部，或将内部信号读出，从而实现了对FPGA内部的访问

作为优选，所述外部控制器为符合IEEE1149.1 Test Access Port协议的接口的设备。

作为优选，所述接口电路包括写逻辑电路和读逻辑电路；所述写逻辑电路用于将外部控制器的数据从TDI管脚写入并发送给用户逻辑电路；所述读逻辑电路用于将从用户逻辑电路读出的数据从TDO管脚读出给外部控制器。

作为优选，所述写逻辑电路包括第一移位寄存器、输入寄存器；所述读逻辑电路包括第二移位寄存器、输出寄存器；所述BSCAN单元经TDI管脚依次连接第一移位寄存器、输入寄存器，所述输入寄存器输出寄存器值给用户逻辑电路；所述BSCAN单元经TDO管脚依次连接第二移位寄存器、输出寄存器，所述用户逻辑电路输出数据给输出逻辑寄存器。

作为优选，所述接口电路和所述用户逻辑电路根据用户功能需求自定义。

一种FPGA验证方法，针对芯片内的多个逻辑模块，配置多个与逻辑模块相对应的FPGA芯片；当至少有两个模块为同一逻辑模块例化后的模块时，所述例化后的模块均采用同一种类的FPGA芯片；其中，所述FPGA芯片基于BSCAN单元通过JTAG接口与外部控制器连接；所述FPGA芯片内设置连接于所述BSCAN单元和所述用户逻辑电路之间的接口电路。

本发明具有以下有益效果：

本发明一种FPGA内部访问系统、FPGA验证方法：

（1）利用FPGA自带的功能单元和专用引脚，不占用通用IO管脚资源。只需非常简单的接口电路，就能实现对FPGA内部的访问；

（2）该发明已应用到某芯片的FPGA验证平台上，在调试和使用时，通过该接口对内部相关信号进行设置选择，减少了芯片逻辑种类，增加了调试灵活新，提高了效率。

附图说明

图1为本发明一种FPGA内部访问系统的结构框图；

图2为图1中接口电路的示例图；

图3为采用本发明一种FPGA验证方法的示例图。

具体实施方式

以下是本发明的具体实施例并结合附图，对本发明的技术方案作进一步的描述，但本发明并不限于这些实施例。

如图1，本发明一种FPGA内部访问系统包括外部控制器、FPGA芯片。FPGA芯片包括BSCAN单元、接口电路和用户逻辑电路。所述外部控制器通过JTAG接口与FPGA芯片中的BSCAN单元连接，所述BSCAN单元经所述接口电路连接所述用户逻辑电路。利用FPGA内部的BSCAN单元电路和其专用JTAG管脚（标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线），采用通用的IEEE 1149.1 Test Access Port，将需要的数据写入FPGA内部，或将内部信号读出，从而实现了对FPGA内部的访问。

所述外部控制器为符合IEEE1149.1 Test Access Port协议的接口的设备。

所述接口电路和所述用户逻辑电路根据用户功能需求自定义。所述用户逻辑电路通过功能代码实现。图2示出了接口电路的示例。所述接口电路包括写逻辑电路和读逻辑电路。所述写逻辑电路用于将外部控制器的数据从TDI管脚写入并发送给用户逻辑电路，所述读逻辑电路用于将从用户逻辑电路读出的数据从TDO管脚读出给外部控制器。具体地，所述写逻辑电路包括第一移位寄存器，如32位移位寄存器、输入寄存器。所述读逻辑电路包括第二移位寄存器，如32位移位寄存器、输出寄存器。所述BSCAN单元经TDI管脚依次连接第一移位寄存器、输入寄存器，所述输入寄存器输出寄存器值给用户逻辑电路。例如，利用FPGA的JTAG指令，将数据从TDI管脚写入输入寄存器，该寄存器的值（D2user）可用于控制用户逻辑电路。所述BSCAN单元经TDO管脚依次连接第二移位寄存器、输出寄存器，所述用户逻辑电路输出数据给输出逻辑寄存器。例如，需要从FPGA内部的读出的数据（D2tdo），暂存在输出寄存器，通过JTAG指令，从TDO读出。

本发明还提供一种基于上述FPGA内部访问系统实现的FPGA验证方法，方法包括：针对芯片内的多个逻辑模块，配置多个与逻辑模块相对应的FPGA芯片。当至少有两个模块为同一逻辑模块例化后的模块时，所述例化后的模块均采用同一种类的FPGA芯片。其中，所述FPGA芯片基于BSCAN单元通过JTAG接口与外部控制器连接，所述FPGA芯片内设置连接于所述BSCAN单元和所述用户逻辑电路之间的接口电路。

图3为采用本发明一种FPGA验证方法的示例。对大型芯片进行FPGA验证时，一般需将其逻辑划分到多个FPGA。某设计有A、B、C三个模块构成，其中A模块被例化了2份，分别对应0号和1号。在FPGA分片时分到了4个FPGA中，常规的方法就是有4个FPGA版本，应A0和A1的逻辑不完全相同，其中表示号的信号，一个为0，另一个为1。现有技术中对应四个逻辑模块有四个不同种类的FPGA芯片，尤其是A0对应的FPGA芯片为一种用于实现逻辑0的FPGA芯片，A1对应的FPGA芯片为一种用于实现逻辑1的FPGA芯片。当采用本发明后，A0和A1可采用同一种类的FPGA芯片，在A0需要实现0逻辑时，通过BSCAN单元写入0逻辑，在A1需要实现1逻辑时，通过BSCAN单元写入1逻辑。这样模块A对应的2个FPGA就可以是完全相同的逻辑，表示号的该信号值由通过BSCAN写入，从而减少了FPGA的种类，对大型设计来说是很有效的。

本发明不限于有两个模块为同一逻辑模块例化后的模块，同一逻辑模块可以例化为三个或更多个模块。并且不限于只有一个同一逻辑模块，可以有多个同一逻辑模块，例如A例化为A0和A1，B例化为B0、B1，C例化为C0、C1、C2。对于A例化后的A0和A1模块可采用同一种类的FPGA芯片，对于B例化后的B0和B1模块可采用同一种类的FPGA芯片，对于C例化后的B0和B1模块可采用同一种类的FPGA芯片。由此可见，现有技术需要采用7种FPGA芯片，而采用本发明后只需要3种FPGA芯片，FPGA的种类显著减少。

本领域的技术人员应理解，上述描述及附图中所示的本发明的实施例只作为举例而并不限制本发明。本发明的目的已经完整有效地实现。本发明的功能及结构原理已在实施例中展示和说明，在没有背离所述原理下，本发明的实施方式可以有任何变形或修改。

Claims

1.一种FPGA内部访问系统，其特征在于，包括外部控制器、FPGA芯片；FPGA芯片包括BSCAN单元、接口电路和用户逻辑电路；所述外部控制器通过JTAG接口与FPGA芯片中的BSCAN单元连接，所述BSCAN单元经所述接口电路连接所述用户逻辑电路。

2.根据权利要求1所述的一种FPGA内部访问系统，其特征在于，所述外部控制器为符合IEEE1149.1 Test Access Port协议的接口的设备。

3.根据权利要求1所述的一种FPGA内部访问系统，其特征在于，所述接口电路包括写逻辑电路和读逻辑电路；所述写逻辑电路用于将外部控制器的数据从TDI管脚写入并发送给用户逻辑电路；所述读逻辑电路用于将从用户逻辑电路读出的数据从TDO管脚读出给外部控制器。

4.根据权利要求3所述的一种FPGA内部访问系统，其特征在于，所述写逻辑电路包括第一移位寄存器、输入寄存器；所述读逻辑电路包括第二移位寄存器、输出寄存器；所述BSCAN单元经TDI管脚依次连接第一移位寄存器、输入寄存器，所述输入寄存器输出寄存器值给用户逻辑电路；所述BSCAN单元经TDO管脚依次连接第二移位寄存器、输出寄存器，所述用户逻辑电路输出数据给输出逻辑寄存器。

5.根据权利要求3所述的一种FPGA内部访问系统，其特征在于，所述接口电路和所述用户逻辑电路根据用户功能需求自定义。

6.一种FPGA验证方法，其特征在于，包括：针对芯片内的多个逻辑模块，配置多个与逻辑模块相对应的FPGA芯片；当至少有两个模块为同一逻辑模块例化后的模块时，所述例化后的模块均采用同一种类的FPGA芯片；其中，所述FPGA芯片基于BSCAN单元通过JTAG接口与外部控制器连接；所述FPGA芯片内设置连接于所述BSCAN单元和所述用户逻辑电路之间的接口电路。

7.根据权利要求6所述的一种FPGA验证方法，其特征在于，所述接口电路和所述用户逻辑电路根据用户功能需求自定义。

8.根据权利要求6所述的一种FPGA验证方法，其特征在于，所述外部控制器为符合IEEE1149.1 Test Access Port协议的接口的设备。

9.根据权利要求6所述的一种FPGA验证方法，其特征在于，所述接口电路包括写逻辑电路和读逻辑电路；所述写逻辑电路用于将外部控制器的数据从TDI管脚写入并发送给用户逻辑电路；所述读逻辑电路用于将从用户逻辑电路读出的数据从TDO管脚读出给外部控制器。

10.根据权利要求9所述的一种FPGA验证方法，其特征在于，所述写逻辑电路包括第一移位寄存器、输入寄存器；所述读逻辑电路包括第二移位寄存器、输出寄存器；所述BSCAN单元经TDI管脚依次连接第一移位寄存器、输入寄存器，所述输入寄存器输出寄存器值给用户逻辑电路；所述BSCAN单元经TDO管脚依次连接第二移位寄存器、输出寄存器，所述用户逻辑电路输出数据给输出逻辑寄存器。