CN105573954A - 一种jtag接口与内部用户逻辑之间的连接装置 - Google Patents

Abstract

本发明提供一种JTAG接口与内部用户逻辑之间的连接装置，所述装置包括集线器模块，JTAG接口通过JTAG总线与所述集线器模块连接，所述集线器模块通过一路集线器接口总线连接多个内部用户逻辑，所述多个内部用户逻辑通过对应所述各内部用户逻辑的片选信号选择通信。该装置只有一路总线，减少了芯片的布线资源，提高了时序性能。

Description

一种JTAG接口与内部用户逻辑之间的连接装置

技术领域

本发明涉及JTAG技术领域，尤其涉及一种JTAG接口与芯片内部用户逻辑之间的连接装置。

背景技术

近年来，随着微处理器技术的发展，越来越多的处理器和逻辑器件采用JTAG(JointTestActionGroup)接口作为其内核与PC机通信的中介。JTAG接口是IEEE1149.1规定的一种边界扫描协议，JTAG协议常用于芯片内部测试，现在多数的高级器件都支持JTAG协议，如ARM、DSP、FPGA(Field－ProgrammableGateArray)器件等。在FPGA中，JTAG接口可作为配置功能模块的一部分，PC机可通过JTAG接口对FPGA作编程配置，也可以通过JTAG接口访问内部用户逻辑(UserAPPIP)。UserAPPIP可以是调试工具，比如内嵌Debugcore逻辑分析仪、SERDES调试工具、虚拟IO工具，也可以是一些测试寄存器、DEMO设计接口等。

现有的JTAG接口与内部用户逻辑连接方法，如图1所示，把JTAG接口连接一个控制器处理模块，再以控制器处理模块为中心，输出多路总线去连接各个内部用户逻辑，属于星型结构。当有n个内部用户逻辑时，从控制器处理模块输出n路总线去连接各个内部用户逻辑。

在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：控制器处理模块到内部用户逻辑的接口连线过多，会占用过多的FPGA布线资源，由于控制器处理模块作为核心处理模块占用较多的逻辑资源使得系统时序性能不高。

发明内容

本发明提供的一种JTAG接口与内部用户逻辑之间的连接装置，能够减少FPGA布线资源，提高系统时序性能。

本发明提供一种JTAG接口与内部用户逻辑之间的连接装置，所述装置包括集线器模块，JTAG接口通过JTAG总线与所述集线器模块连接，所述集线器模块通过一路集线器接口总线连接多个内部用户逻辑，所述多个内部用户逻辑通过对应所述各内部用户逻辑的片选信号选择通信。

可选地，所述集线器模块包括：

判断解析模块，用于对所述加载到JTAG接口上的数据进行奇偶帧判断解析，奇数帧时传输控制信息，偶数帧时传输传递给内部用户逻辑的数据信息；

寄存器值生成模块，用于当所述加载到JTAG接口上的数据为奇数帧时，对所述数据进行串并变换，得到控制寄存器值；

集线器接口总线数据生成模块，用于当所述加载到JTAG接口上的数据为偶数帧时，将所述数据直接传输给集线器接口总线；并当所述加载到JTAG接口上的数据为奇数帧时，根据所述寄存器值生成模块得到的寄存器值获得集线器接口总线上的每个内部用户逻辑的片选信号以及各个内部用户逻辑中的逻辑子模块标识信号。

可选地，所述集线器接口总线数据生成模块还用于将来自所述JTAG总线上的JTAG的CAPTUREDR状态位信号传递至集线器接口总线上。

可选地，所述集线器模块还包括：

集线器接收模块，用于根据所述控制寄存器值hub_data选择接收来自各内部用户逻辑回传的JTAG的输出信号；

JTAG输出信号传输模块，用于当所述加载到JTAG接口上的数据为奇数帧时将所述控制信息传输至JTAG总线，当所述加载到JTAG接口上的数据为偶数帧时将传输至所述集线器接收模块的JTAG输出信号回送至JTAG总线。

本发明实施例提供的JTAG接口与内部用户逻辑之间的连接装置，多个内部用户逻辑连接在同一个总线上，通过片选信号选择通信，由于该装置只有一路总线，故而减少了芯片的布线资源。同时集线器模块处理也简单化，标准化，同时优化了逻辑结构，提高了时序性能。

附图说明

图1为现有技术中JTAG接口与内部用户逻辑连接方案结构示意图；

图2为本发明实施例提供的JTAG接口与内部用户逻辑之间的连接装置的结构示意图；

图3为本发明实施例提供的集线器模块的结构示意图；

图4为本发明实施例提供的集线器模块与JTAG接口的时序图；

图5为本发明实施例提供的集线器模块与内部用户逻辑接口的时序图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在JTAG调试当中，边界扫描(Boundary-Scan)是一个很重要的概念。边界扫描技术的基本思想是在靠近芯片的输入输出管脚上增加一个移位寄存器单元。因为这些移位寄存器单元都分布在芯片的边界上(周围)，所以被称为边界扫描寄存器(Boundary-ScanRegisterCell)。当芯片处于调试状态的时候，这些边界扫描寄存器可以将芯片和外围的输入输出隔离开来。通过这些边界扫描寄存器单元，可以实现对芯片输入输出信号的观察和控制。对于芯片的输入管脚，可以通过与之相连的边界扫描寄存器单元把信号(数据)加载到该管脚中去；对于芯片的输出管脚，也可以通过与之相连的边界扫描寄存器“捕获”(CAPTURE)该管脚上的输出信号。芯片输入输出管脚上的边界扫描(移位)寄存器单元可以相互连接起来，在芯片的周围形成一个边界扫描链(Boundary-ScanChain)。边界扫描链可以串行的输入和输出，通过相应的时钟信号和控制信号，就可以方便的观察和控制处在调试状态下的芯片。

在IEEE1149.1标准里面，寄存器被分为两大类：数据寄存器(DR－DataRegister)和指令寄存器(IR－InstructionRegister)。边界扫描链属于数据寄存器中很重要的一种，边界扫描链用来实现对芯片的输入输出的观察和控制。而指令寄存器用来实现对数据寄存器的控制，例如：在芯片提供的所有边界扫描链中，选择一条指定的边界扫描链作为当前的目标扫描链，并作为访问对象。

在JTAG中，TAP(TestAccessPort)是一个通用的端口，通过TAP可以访问芯片提供的所有数据寄存器(DR)和指令寄存器(IR)。对整个TAP的控制是通过JTAGTAP控制器来完成的。TAP总共包括5个信号接口TCK、TMS、TDI、TDO和TRST。一般，我们见到的开发板上都有一个JTAG接口，该JTAG接口的主要信号接口就是这5个。其中TCK(TestClockInput)为TAP的操作提供了一个独立的、基本的时钟信号，TAP的所有操作都是通过这个时钟信号来驱动的。TMS(TestModeSelectionInput)信号用来控制TAP状态机的转换，通过TMS信号，可以控制TAP在不同的状态间相互转换，TMS信号在TCK的上升沿有效。TDI(TestDataInput)是数据输入的接口，所有要输入到特定寄存器的数据都是通过TDI接口一位一位串行输入的。TDO(TestDataOutput)是数据输出的接口，所有要从特定的寄存器中输出的数据都是通过TDO接口一位一位串行输出的。TRST(TestResetInput)可以用来对TAP控制器进行复位(初始化)，不过这个信号接口在IEEE1149.1标准里是可选的，并不是强制要求的，因为通过TMS也可以对TAP控制器进行复位(初始化)。

TAP控制器的状态包括：

Test-LogicReset：

系统上电后，TAPController自动进入该状态，在该状态下，测试部分的逻辑电路全部被禁用，以保证芯片核心逻辑电路的正常工作。

Run-Test/Idle：

这个是TAPController在不同操作间的一个中间状态，这个状态下的动作取决于当前指令寄存器中的指令。在该状态下，如果TMS一直保持为“0”，TAPController将一直保持在Run-Test/Idle状态下；如果TMS由“0”变为“1”(在TCK的上升沿触发)，将使TAP控制器进入Select-DR-Scan状态。

Select-DR-Scan：

这是一个临时的中间状态，如果TMS为“0”(在TCK的上升沿触发)，TAPController进入Capture-DR状态，后续的系列动作都将以数据寄存器作为操作对象；如果TMS为“1”(在TCK的上升沿触发)，TAPController进入Select-IR-Scan状态。

Capture-DR：

当TAPController在这个状态中，在TCK的上升沿，芯片输出管脚上的信号将被“捕获”到与之对应的数据寄存器的各个单元中去。如果TMS为“0”(在TCK的上升沿触发)，TAPController进入Shift-DR状态；如果TMS为“1”(在TCK的上升沿触发)，TAPController进入Exit1-DR状态。

Shift-DR：

在这个状态中，由TCK驱动，每一个时钟周期，被连接在TDI和TDO之间的数据寄存器将从TDI接收一位数据，同时通过TDO输出一位数据。如果TMS为“0”(在TCK的上升沿触发)，TAPController保持在Shift-DR状态；如果TMS为“1”(在TCK的上升沿触发)，TAPController进入到Exit1-DR状态。假设当前的数据寄存器的长度为4。如果TMS保持为0，那在4个TCK时钟周期后，该数据寄存器中原来的4位数据(一般是在Capture-DR状态中捕获的数据)将从TDO输出来；同时该数据寄存器中的每个寄存器单元中将分别获得从TDI输入的4位新数据。Update-DR：

在Update-DR状态下，由TCK上升沿驱动，数据寄存器当中的数据将被加载到相应的芯片管脚上去，用以驱动芯片。在该状态下，如果TMS为“0”，TAPController将回到Run-Test/Idle状态；如果TMS为“1”，TAPController将进入Select-DR-Scan状态。

Select-IR-Scan：

这是一个临时的中间状态。如果TMS为“0”(在TCK的上升沿触发)，TAPController进入Capture-IR状态，后续的系列动作都将以指令寄存器作为操作对象；如果TMS为“1”(在TCK的上升沿触发)，TAPController进入Test-LogicReset状态。

状态Capture-IR与状态Capture-DR状态相对应，状态Shift-IR与状态Shift-DR相对应，状态Update-IR与状态Update-DR相对应，只是操作的对象为指令寄存器。通过TAP接口，对数据寄存器(DR)进行访问的一般过程是：

1.通过指令寄存器(IR)，选定一个需要访问的数据寄存器；

2.把选定的数据寄存器连接到TDI和TDO之间；

3.由TCK驱动，通过TDI，把需要的数据输入到选定的数据寄存器当中去；

同时把选定的数据寄存器中的数据通过TDO读出来。具体地，在Capture-DR状态中，由TCK的驱动，芯片管脚上的输出信号会被“捕获”到相应的边界扫描寄存器单元中去。这样，当前的数据寄存器当中就记录了芯片相应管脚上的输出信号。接下来从Capture-DR进入到Shift-DR状态中去。在Shift-DR状态中，由TCK驱动，在每一个时钟周期内，一位新的数据可以通过TDI串行输入到数据寄存器当中去，同时，数据寄存器可以通过TDO串行输出一位先前捕获的数据。在经过与数据寄存器长度相同的时钟周期后，就可以完成新信号的输入和捕获数据的输出。接下来通过Exit1-DR状态进入到Update-DR状态。在Update-DR状态中，数据寄存器中的新数据被加载到与数据寄存器的每个寄存器单元相连的芯片管脚上去。

在本发明中，以FPGA为例，对应于将信号(数据)通过与输入管脚相连的边界扫描寄存器单元加载到输入管脚中，同时通过与输出管脚相连的边界扫描寄存器“捕获”(CAPTURE)该管脚上的输出信号的过程中，复杂的FPGA内部，多个内部用户逻辑共享同一个JTAG接口，通过采用一路集线器接口总线的方式将加载到输入管脚上的信号传输到相应的内部用户逻辑，将多个内部用户逻辑返回的数据回送至输出管脚。

本发明实施例提供一种JTAG接口与内部用户逻辑之间的连接装置，如图2所示，所述装置包括集线器模块，JTAG接口通过JTAG总线与所述集线器模块连接，所述集线器模块通过一路集线器接口总线连接多个内部用户逻辑，所述多个内部用户逻辑通过对应所述各内部用户逻辑的片选信号选择通信。

本发明实施例提供的JTAG接口与内部用户逻辑之间的连接装置，多个内部用户逻辑连接在同一个总线上，通过片选信号选择通信，由于该装置只有一路总线，故而减少了芯片的布线资源。同时集线器模块处理也简单化，标准化，同时优化了逻辑结构，提高了时序性能。

对于复杂的FPGA，用户往往需要一系列的调试工具来调试他们的设计，例如多个内嵌逻辑分析仪Debugcore同时对多个时钟域进行监控，SERDES调试小工具来动态监控或调整设置高速串行收发器Transceiver；虚拟IO来设置或监控内部状态等。这些内部用户逻辑调试工具使用同一个JTAG接口，各个内部用户逻辑使用时分复用方式共享JTAG接口。如图2所示，多个内部用户逻辑连接在同一个集线器接口总线上，集线器接口总线连接集线器模块，集线器模块通过JTAG总线连接JTAG接口。

可选地，所述内部用户逻辑中包括多个逻辑子模块，每个逻辑子模块通过对应所述逻辑子模块的标识信号选择通信。

各个内部用户逻辑中还可能包括多个逻辑子模块，内部用户逻辑中的逻辑子模块通过与所述逻辑子模块相对应的标识信号选择通信。在FPGA内部，JTAG接口是FPGA中的配置模块(Configuration)的一部分，PC机可以通过JTAG接口对FPGA作编程配置，也可以通过JTAG接口访问内部用户逻辑。集线器模块是使用逻辑资源实现的功能，各个内部用户逻辑连接在集线器接口总线上，通过对逻辑子模块标识信号的支持，把支持的UserAPP在数量上进行扩展。

所述JTAG总线按如下定义：

DRCK_IN：JTAG门控时钟，

RESET_IN：JTAG复位信号；

SEL_IN：JTAG接口选通信号；

CAPTURE_IN：JTAG接口的CAPTUREDR状态位，当SEL_IN选通时有效；

UPDATE_IN：JTAG接口的UPDATEDR状态位，当SEL_IN选通时有效；

SHIFT_IN：JTAG接口的SHIFTDR状态位，当SEL_IN选通时有效；

TDI_IN：JTAG串行输入信号；

TDO_OUT：JTAG串行输出信号。

所述集线器接口总线按如下定义：

DRCK_O：输出到所述集线器接口总线的JTAG门控时钟；

CONF_TDI：输出到所述集线器接口总线的JTAG串行输入信号；

CAPT_O:来自JTAG总线的JTAG接口的CAPTUREDR状态位；

CONF_SEL：输出到所述集线器接口总线的对应各个内部用户逻辑的选通信号；

ID_O：输出到所述集线器接口总线的对应各个内部用户逻辑中的逻辑子模块的标识信号；

HUB_TDO：来自各个内部用户逻辑的JTAG串行输出信号。

可选地，如图3所示，所述集线器模块包括：

判断解析模块，用于对所述加载到JTAG接口上的数据进行奇偶帧判断解析，奇数帧时传输控制信息，偶数帧时传输传递给内部用户逻辑的数据信息；

寄存器值生成模块，用于当所述加载到JTAG接口上的数据为奇数帧时，对所述数据进行串并变换，得到控制寄存器值；

集线器接口总线数据生成模块，用于当所述加载到JTAG接口上的数据为偶数帧时，将所述数据直接传输给集线器接口总线；并当所述加载到JTAG接口上的数据为奇数帧时，根据所述寄存器值生成模块得到的寄存器值获得集线器接口总线上的每个内部用户逻辑的片选信号以及各个内部用户逻辑中的逻辑子模块标识信号。

可选地，所述集线器接口总线数据生成模块还用于将来自所述JTAG总线的JTAG接口的CAPTUREDR状态位传递至集线器接口总线上。具体地，集线器模块与JTAG接口的时序图如附图4所示，集线器模块与内部用户逻辑接口的时序图如附图5所示。

可选地，如图3所示，所述集线器模块还包括：

集线器接收模块，用于根据所述控制寄存器值hub_data选择接收来自各内部用户逻辑回传的JTAG的输出信号；

JTAG输出信号传输模块，用于当所述加载到JTAG接口上的数据为奇数帧时将所述控制信息传输至JTAG总线，当所述加载到JTAG接口上的数据为偶数帧时将传输至集线器模块的JTAG输出信号送至JTAG总线。

首先对加载到JTAG接口上的数据进行预定义，奇数帧时传输控制信息，偶数帧时传输传递给内部用户逻辑的数据信息。加载到JTAG接口上的数据通过输入管脚及JTAG总线传输给集线器模块，集线器模块以VerilogHDL硬件描述语言实现。具体地，如图3所示，集线器模块包括判断解析模块，寄存器值生成模块、集线器接口总线数据生成模块、集线器接收模块及JTAG输出信号传输模块。判断解析模块实现奇偶帧判断解析，奇数帧时传输的是JTAG_HUB控制信息，偶数帧传输的是传递给UserAPP的数据信息。因为奇偶帧是预先定义好的，在此处根据JTAG总线上的DRCK_IN、SEL_IN、UPDATE_IN信号就可以实现奇偶帧的判断。当为奇数帧时，寄存器生成模块根据JTAG串行输入信号TDI_IN中的控制信息得到控制寄存器值hub_data。首先对输入信号数据进行串并变换，控制信息为9位的Bit值，将该9位Bit值串行变换后做成一个地址表。寄存器生成模块将获得的寄存器值hub_data传输给集线器接口总线数据生成模块及集线器接收模块，集线器接口总线数据生成模块根据寄存器值hub_data编码产生集线器接口总线上的内部用户逻辑片选信号conf_sel[15:0]和内部用户逻辑中的逻辑子模块的标识信号ID_O[4:0]。当为偶数帧时，因为传输的是传递给内部用户逻辑的数据信息，集线器接口总线数据生成模块将JTAG串行输入信号TDI_IN直通传输到集线器接口总线，即CONF_TDI信号。同时集线器接口总线数据生成模块将JTAG总线上的JTAG时钟信号DRCK_IN传递至集线器接口总线上，即DRCK_O信号，将JTAG总线上的CAPTURE_IN信号传递至集线器接口总线上，即CAPT_O信号。

集线器接收模块接收来自集线器接口总线上的各路内部用户逻辑回传的JTAG输出信号Hub_tdo[15:0]。如前所述，寄存器值生成模块将获得的寄存器值传输给集线器接收模块，在这里，按照寄存器值hub_data的设置进行多路选择，符合设置条件的JTAG输出信号传输至集线器模块。数据输入对应的内部用户逻辑及逻辑子模块与数据输出对应的内部用户逻辑及逻辑子模块相对应，从而实现对于某一具体的内部用户逻辑中的逻辑子模块实现输入一位数据的同时输出一位数据。

JTAG输出信号传输模块用于将传输至集线器模块的JTAG输出信号传输至JTAG总线，判断解析模块与JTAG输出信号传输模块相连，使得JTAG输出信号传输模块根据判决解析模块判断的结果传输JTAG输出信号。当为奇数帧时，因此时加载到JTAG接口上的数据为控制信息，则将此时的JTAG串行输入信号shift_data[0]传输至JTAG总线上作为JTAG输出信号TDO_OUT。当为偶数帧时，将传输至集线器模块的JTAG输出信号传输至JTAG总线作为JTAG输出信号TDO_OUT。

以Debug_core作为内部用户逻辑为例，对应的5位的逻辑子模块的标识信号ID_O[4:0]表示的Debug_core内部的各逻辑子模块的选通信号，如下表所示。

像这样使用集线器模块结构，在集线器接口总线上可以方便地连接多个不同的UserAPP，共享JTAG总线资源，实现节约资源，简化设计。其应用到FPGA中能提高对FPGA芯片进行配置，调试，监控的实现效率，同时也方便了UserAPPIP的设计。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (5)

1.一种JTAG接口与内部用户逻辑之间的连接装置，其特征在于，所述装置包括集线器模块，JTAG接口通过JTAG总线与所述集线器模块连接，所述集线器模块通过一路集线器接口总线连接多个内部用户逻辑，所述多个内部用户逻辑通过对应所述各内部用户逻辑的片选信号选择通信。

2.根据权利要求1所述的JTAG接口与内部用户逻辑之间的连接装置，其特征在于，所述内部用户逻辑中包括多个逻辑子模块，每个逻辑子模块通过对应所述逻辑子模块的标识信号选择通信。

3.根据权利要求2所述的JTAG接口与内部用户逻辑之间的连接装置，其特征在于，所述集线器模块包括：

判断解析模块，用于对加载到JTAG接口上的数据进行奇偶帧判断解析，奇数帧时传输控制信息，偶数帧时传输传递给内部用户逻辑的数据信息；

寄存器值生成模块，用于当所述加载到JTAG接口上的数据为奇数帧时，对所述数据进行串并变换，得到控制寄存器值；

集线器接口总线数据生成模块，用于当所述加载到JTAG接口上的数据为偶数帧时，将所述数据直接传输给集线器接口总线；并当所述加载到JTAG接口上的数据为奇数帧时，根据所述寄存器值生成模块得到的寄存器值获得集线器接口总线上的每个内部用户逻辑的片选信号以及各个内部用户逻辑中的逻辑子模块的标识信号。

4.根据权利要求3所述的JTAG接口与内部用户逻辑之间的连接装置，其特征在于，所述集线器接口总线数据生成模块还用于将来自所述JTAG总线上的JTAG的CAPTUREDR状态位信号传递至集线器接口总线上。

5.根据权利要求1-4中任一项所述的JTAG接口与内部用户逻辑之间的连接装置，其特征在于，所述集线器模块包括：

集线器接收模块，用于根据所述控制寄存器值选择接收来自各内部用户逻辑回传的JTAG输出信号；

JTAG输出信号传输模块，用于当所述加载到JTAG接口上的数据为奇数帧时将所述控制信息传输至JTAG总线，当所述加载到JTAG接口上的数据为偶数帧时将传输至所述集线器接收模块的JTAG输出信号回送至JTAG总线。