CN112198424A - Fpga芯片内的测试逻辑分析单元 - Google Patents

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Abstract

本发明公开了一种FPGA芯片内的测试逻辑分析单元。该测试逻辑分析单元包括逻辑分析模块，用于对被测用户逻辑单元输出的输出信号进行自动化分析；PCIE模块，用于使测试逻辑分析单元与外部计算机进行通信。本发明的测试逻辑分析单元可以在FPGA芯片内部实现对用户功能逻辑的输出信号进行自动化正确性分析。

Description

FPGA芯片内的测试逻辑分析单元
技术领域
本发明涉及FPGA(现场可编程逻辑门阵列)芯片领域，尤其涉及一种FPGA芯片内的测试逻辑分析单元。
背景技术
随着5G通信、物联网、人工智能、大数据、云计算等科学技术的不断发展，科技产业对集成电路的计算能力、计算延时和可编程性要求越来越高。FPGA因其自身高并行度、低延时、高灵活度、高性能功耗比等特性在各新兴技术领域正在被广泛使用。
然而FPGA因其技术生态不健全、开发难度大、开发周期长等原因，给开发者带来了极大的挑战。在这些挑战中，FPGA内部的用户功能逻辑测试环节的问题尤其突出。特别是在云FPGA系统和远程FPGA系统中，用户功能逻辑测试更是困难重重。其中最难解决的问题之一是逻辑正确性分析问题。
由于FPGA内逻辑是并行结构，所有逻辑电路同时工作。这给FPGA内逻辑正确性分析带来了极大的困难。对于用户逻辑输出的正确性分析，通常只能通过物理接口输出到外部设备或专用仪器上进行正确性分析。因此，在对FPGA内部逻辑输出进行正确性分析之前，必须先消耗大量时间精力测试硬件外部输出接口通信是否正确，同时还需要先确认用户逻辑输出接口连接的对侧设备或仪器功能是否正确。另外，对于用户逻辑内部信号的正确性分析，传统的手段通常使用FPGA原厂提供的逻辑分析仪工具(如Xilinx公司的Chipscope工具或Intel公司的SignalTap工具)来抓取少量的内部逻辑信号进行分析。然而利用逻辑分析工具需要先判断哪些信号可能出问题，再将该信号连接到逻辑分析工具的分析管脚上，然后重新编译下载运行才能进行逻辑分析，可分析逻辑数据量有限且使用非常不方便。一旦发现抓取的信号对逻辑分析无价值，需重新选择信号并重新编译下载然后再次进行逻辑分析判断。这就使得随着FPGA逻辑规模不断增大、逻辑编译时间不断增加，逻辑分析迭代效率不断降低。另外，逻辑分析工具抓取逻辑信号的数量受到FPGA内部逻辑资源和存储资源限制，只能抓取少量信号数据，且抓取信号的延时较大。逻辑分析工具抓取信号后通过EDA工具在外部计算机还原并显示逻辑内部信号的真实状态。逻辑正确性分析必须依靠FPGA测试工程师通过人工分析的方式去判断，这使得逻辑正确性分析在大规模复杂逻辑测试中越来越困难。
因此，需要提供一种能够对用户功能逻辑的输出信号的正确性进行高效分析的解决方案。
发明内容
有鉴于此，本发明提出了一种FPGA芯片内的测试逻辑分析单元，其能够解决以上技术问题。
本发明的技术方案如下：
一种FPGA芯片内的测试逻辑分析单元，包括：
逻辑分析模块，用于对被测用户逻辑单元输出的输出信号或测试信号进行自动化分析，所述逻辑分析模块包括向量缓存、周期时间表、边沿时间表、指令执行单元、比较结果缓存以及接口时序比较单元；
PCIE模块，用于使逻辑分析模块与外部计算机进行通信，所述PCIE模块包括PCIEIP单元、DMA写接口、DMA读接口。
根据本发明一优选实施例，所述向量缓存存储多条向量，每条向量包括周期时间表地址、边沿时间表地址、边沿数据、微指令以及微指令参数，所述指令执行单元通过读取所述向量缓存、时间周期表和边沿时间表，在所述接口时序比较单元生成期待信号。
根据本发明一优选实施例，所述接口时序比较单元被配置为从所述用户逻辑单元的输出信号接口接收输出信号，或从所述用户逻辑单元的测试信号接口接收测试信号。
根据本发明一优选实施例，所述接口时序比较单元进一步被配置为将所述输出信号或所述测试信号与所述期待信号进行比较，并且将比较结果存储到所述比较结果缓存中。
根据本发明一优选实施例，所述PCIE IP单元用于与外部计算机进行通信，所述DMA写接口用于向所述逻辑分析模块写入向量数据和配置数据，所述DMA读接口用于从所述逻辑分析模块中读取逻辑分析结果。
根据本发明一优选实施例，所述配置数据包括用于写入周期时间表的周期时间数据以及用于写入边沿时间表的边沿时间数据。
一种FPGA芯片，包括被测用户逻辑单元以及以上描述的测试逻辑分析单元。
根据本发明一优选实施例，所述FPGA芯片还包括扇出电路和配置寄存器，所述扇出电路被配置为在配置寄存器的控制下向外部物理接口和所述逻辑分析模块扇出所述被测用户逻辑单元的输出信号。
根据本发明一优选实施例，所述PCIE模块还包括寄存器接口，用于对所述配置寄存器进行设置。
由以上技术方案可以看出，本发明的测试逻辑分析单元可以在FPGA芯片内部实现对用户功能逻辑的输出进行自动化正确性分析，从而解决了现有技术中逻辑正确性分析困难的技术问题。
附图说明
参照附图，本发明的公开内容将变得更易理解。本领域技术人员容易理解的是，这些附图仅仅用于举例说明本发明的技术方案，而并非意在对本发明的保护范围构成限定。图中：
图1为现有技术中的FPGA芯片内部的结构示意图；
图2为根据本发明实施例的FGPA芯片内部的结构示意图；
图3为根据本发明实施例的向量缓存中的向量数据的示意图；
图4为根据本发明实施例的周期时间表的示意图；
图5为根据本发明实施例的边沿时间表的示意图；
图6为根据本发明的激励信号生成原理的示意图；
图7为根据本发明实施例的信号逻辑比较的示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面结合附图和具体实施例对本发明进行详细描述。
图1为现有技术中的FPGA芯片内部的结构示意图。如图1所示，FPGA芯片内包括用户功能逻辑单元。用户功能逻辑单元包括输入信号接口、测试信号接口以及输出信号接口。输入信号接口和输出信号接口分别与FPGA芯片的物理接口连接。测试信号接口通过JTAG接口与外部计算机连接。现有技术中对用户功能逻辑单元进行测试的激励信号是通过物理接口从FPGA芯片外部输入的。一些简单的测试的控制信号可以通过EDA厂商提供的VIO(虚拟引脚)技术进行生成，通过JTAG接口输出。用户功能逻辑单元的输出信号只能通过物理接口输出到外部设备或仪器进行逻辑正确性分析。如在背景技术部分所介绍的，现有技术中，不能对输出信号进行高效的逻辑正确性分析。
图2为根据本发明实施例的FGPA芯片内部的结构示意图。如图2所示，FPGA芯片内包括测试逻辑分析单元和被测用户逻辑单元。测试逻辑分析单元包括：逻辑分析模块和PCIE模块。逻辑分析模块用于对被测逻辑单元输出的输出信号或测试信号进行自动化分析。PCIE模块作为测试逻辑分析单元对外通信的接口，用于使逻辑分析模块与外部计算机进行通信。被测用户逻辑单元包括输入信号接口、测试信号接口和输出信号接口。FPGA芯片还可以包括扇出电路和配置寄存器。扇出电路被配置为在配置寄存器的控制下向外部物理接口和逻辑分析模块扇出被测用户逻辑单元的输出信号。
根据本发明的测试逻辑分析单元位于FPGA的芯片内部，因此可以在从FPGA芯片内部对被测用户逻辑单元的输出信号或测试信号进行自动化分析，不再需要将输出信号通过物理接口发送到外部分析设备进行分析或者通过FPGA厂商提供的分析工具抓取测试信号进行分析。
根据本发明的实施例，逻辑分析模块包括向量缓存、周期时间表、边沿时间表、指令执行单元、比较结果缓存、接口数据缓存以及接口时序比较单元。向量缓存存储多条向量。每条向量包括周期时间表地址、边沿时间表地址、边沿数据、微指令以及微指令参数。指令执行单元通过读取向量缓存、时间周期表和边沿时间表，在接口时序比较单元生成期待信号。接口时序比较单元可以将被测用户逻辑输出的输出信号或测试信号与期待信号进行比较，并且将比较结果存储到比较结果缓存中。外部计算机可以通过PCIE IP接口和DMA读接口，从接口数据缓存中读取比较结果缓存中的比较结果。被测用户逻辑单元的输入激励信号可以通过FPGA芯片的物理接口从外部设备获得。被测用户逻辑单元的控制信号可以通过VIO(虚拟IO)的方式向测试信号接口发送。
根据本发明的实施例，PCIE模块包括PCIE IP接口、DMA写接口、DMA读接口。PCIEIP接口用于与外部计算机进行通信。DMA写接口用于向逻辑分析模块写入向量数据和配置数据。DMA读接口用于从逻辑分析模块读取比较结果。配置数据包括用于写入周期时间表的周期时间数据以及用于写入边沿时间表的边沿时间数据。PCIE模块还可以包括寄存器接口，用于对配置寄存器进行设置。
以上对根据本发明实施例的FPGA芯片以及测试逻辑分析单元的结构进行了描述。下面将结合图3至图6详细介绍期待信号的生成方式。
图3为根据本发明实施例的向量缓存中的向量数据的示意图。如图3所示，向量缓存中存储用于生成激励信号或控制信号的多个向量。每个向量包括周期时间表地址、边沿时间表地址、边沿数据、微指令以及微指令参数。通过周期时间表地址，可以从周期时间表中获得周期时间数据。通过边沿时间表地址，可以从边沿时间表获得边沿时间数据。微指令用于控制向量执行的顺序、次数、节奏、条件等。微指令参数为执行微指令所需要的执行参数。指令执行单元可以通过读取向量缓存中的向量，获得周期时间数据、边沿时间数据、边沿数据、微指令以及微指令参数，执行微指令，进而在接口时序比较单元处生成期待信号。表1中列出了根据本发明实施例的一些常用的微指令以及相应的指令参数。通过微指令可以实现对期待信号的生成的控制。
Figure BDA0002701637890000051
图4为根据本发明实施例的周期时间表的示意图。如图4所示，根据本发明实施例的周期时间表中存储了256种波形周期。通过向量中的周期时间表地址可以指定周期时间表中的一种周期作为期待信号的周期。
图5为根据本发明实施例的边沿时间表的示意图。如图5所示，根据本发明实施例的边沿时间表中存储了256种边沿信息，每种边沿信息包括8个边沿时刻信息。通过向量中的边沿时间表地址可以指定边沿时间表中的一种边沿信息作为期待信号的边沿信息。
图6为根据本发明的期待信号生成原理的示意图。如图6所示，生成信号(即期待信号)是以时钟信号作为参照，通过周期T(32个时钟周期)、8个边沿时刻(第3、6、8、11、17、23、28以及31个时钟周期)以及8个边沿数据(10010110)定义的。周期T可以利用向量中的周期时间表地址从周期时间表中获得。8个边沿时刻可以利用向量中的边沿时刻表地址从边沿时刻表中获得。8个边沿数据(即在8边沿时刻的信号值)可以从向量中获得。通过以上信息结合微指令和微指令参数，可以在接口时序比较单元处生成期待信号，用于与被测用户逻辑单元的输出信号或测试信号进行比较，验证其正确性。
当需要改变期待信号时，可以使用外部计算机通过PCIE模块中的DMA写接口向向量缓存写入新的向量，从而使逻辑分析模块生成新的期待信号。另外，用户也可以使用外部计算机通过PCIE模块中的DMA写接口向周期时间表和/或边沿时间表写入新的周期时间数据和/或边沿时间数据，从而改变可供选择的周期时间和边沿时间。
图7为根据本发明实施例的信号逻辑比较的示意图。如以上描述的，接口时序比较单元可以将被测用户逻辑输出的输出信号或测试信号与期待信号进行比较。图7中的期待信号与图6中的期待信号相同。如图7所示，在边沿时刻4(即第11个时钟周期)，期待信号的值为1而真实信号的值为0，即真实信号值与期待信号值不同，此时比较结果的为1。在其他边沿时刻，真实信号值与期待信号值相同，因此比较结果值为0。接口时序比较单元在完成期待信号与真实信号的比较后，将比较结果存储到比较结果缓存中，供外部计算机通过PCIE模块读取。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (9)

1.一种FPGA芯片内的测试逻辑分析单元，包括：
逻辑分析模块，用于对被测用户逻辑单元输出的输出信号或测试信号进行自动化分析，所述逻辑分析模块包括向量缓存、周期时间表、边沿时间表、指令执行单元、比较结果缓存以及接口时序比较单元；
PCIE模块，用于使逻辑分析模块与外部计算机进行通信，所述PCIE模块包括PCIE IP单元、DMA写接口、DMA读接口。
2.根据权利要求1所述的测试逻辑分析单元，其特征在于，所述向量缓存存储多条向量，每条向量包括周期时间表地址、边沿时间表地址、边沿数据、微指令以及微指令参数，所述指令执行单元通过读取所述向量缓存、时间周期表和边沿时间表，在所述接口时序比较单元生成期待信号。
3.根据权利要求2所述的测试逻辑分析单元，其特征在于，所述接口时序比较单元被配置为从所述用户逻辑单元的输出信号接口接收输出信号，或从所述用户逻辑单元的测试信号接口接收测试信号。
4.根据权利要求3所述的测试逻辑分析单元，其特征在于，所述接口时序比较单元进一步被配置为将所述输出信号或所述测试信号与所述期待信号进行比较，并且将比较结果存储到所述比较结果缓存中。
5.根据权利要求1-4中任一项所述的测试逻辑分析单元，其特征在于，所述PCIEIP单元用于与外部计算机进行通信，所述DMA写接口用于向所述逻辑分析模块写入向量数据和配置数据，所述DMA读接口用于从所述逻辑分析模块中读取逻辑分析结果。
6.根据权利要求5所述的测试逻辑分析单元，其特征在于，所述配置数据包括用于写入周期时间表的周期时间数据以及用于写入边沿时间表的边沿时间数据。
7.一种FPGA芯片，其特征在于，所述FPGA芯片包括被测用户逻辑单元以及根据权利要求1至6中任一项所述的测试逻辑分析单元。
8.根据权利要求7所述的FPGA芯片，其特征在于，所述FPGA芯片还包括扇出电路和配置寄存器，所述扇出电路被配置为在配置寄存器的控制下向外部物理接口和所述逻辑分析模块扇出所述被测用户逻辑单元的输出信号。
9.根据权利要求8所述的FPGA芯片，其特征在于，所述PCIE模块还包括寄存器接口，用于对所述配置寄存器进行设置。
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