JPH09130233A - フィールドプログラマブルゲートアレイ - Google Patents
フィールドプログラマブルゲートアレイInfo
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- JPH09130233A JPH09130233A JP27999995A JP27999995A JPH09130233A JP H09130233 A JPH09130233 A JP H09130233A JP 27999995 A JP27999995 A JP 27999995A JP 27999995 A JP27999995 A JP 27999995A JP H09130233 A JPH09130233 A JP H09130233A
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- Japan
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- programmable gate
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Abstract
(57)【要約】
【課題】本発明のタイプのＦＰＧＡの起動確認をするこ
とはできなかった。 【解決手段】基盤上で電源投入時に起動したＣＰＵ２は
Ｉ／ＯＰＴ２１で起動制御信号ａを制御してＣＴＬ１１
を起動させ、ＢＵＳ３を通してＭＥＭ４内の論理回路情
報をＦＰＧＡ１に読み込ませる。読み込まれた論理回路
情報によりＦＰＧＡ回路領域１２のゲートの接続を行
い、ＦＰＧＡ回路領域１２の論理回路が実現されると起
動状態信号ｂで通知する。ＳＴＡ１３には論理回路情報
のＩＤ番号が書き込まれる。ＣＰＵ２はＩ／ＯＰＴ２１
で起動状態信号ｂを確認し、ＦＰＧＡ１の論理回路が実
現されたことが分かると、ＦＰＧＡ１が正常に起動した
かどうかを確認するため、Ｉ／ＯＰＴ２１で起動確認信
号ｃを制御し、ＢＵＳ３を通してＳＴＡ１３から論理回
路情報のＩＤ番号を読み出し、期待するＩＤ番号に相当
する情報が読み出されたとき、ＦＰＧＡ１が正常に起動
したと判断する。
とはできなかった。 【解決手段】基盤上で電源投入時に起動したＣＰＵ２は
Ｉ／ＯＰＴ２１で起動制御信号ａを制御してＣＴＬ１１
を起動させ、ＢＵＳ３を通してＭＥＭ４内の論理回路情
報をＦＰＧＡ１に読み込ませる。読み込まれた論理回路
情報によりＦＰＧＡ回路領域１２のゲートの接続を行
い、ＦＰＧＡ回路領域１２の論理回路が実現されると起
動状態信号ｂで通知する。ＳＴＡ１３には論理回路情報
のＩＤ番号が書き込まれる。ＣＰＵ２はＩ／ＯＰＴ２１
で起動状態信号ｂを確認し、ＦＰＧＡ１の論理回路が実
現されたことが分かると、ＦＰＧＡ１が正常に起動した
かどうかを確認するため、Ｉ／ＯＰＴ２１で起動確認信
号ｃを制御し、ＢＵＳ３を通してＳＴＡ１３から論理回
路情報のＩＤ番号を読み出し、期待するＩＤ番号に相当
する情報が読み出されたとき、ＦＰＧＡ１が正常に起動
したと判断する。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路の製造後に
ユーザが論理回路をプログラムすることが可能なフィー
ルドプログラマブルゲートアレイに関し、特に基盤上で
電源投入時にその都度論理回路情報を集積回路の外部か
ら読み込みこの読み込まれた論理回路情報により集積回
路内部のゲートの接続が行われるタイプのフィールドプ
ログラマブルゲートアレイに関する。
ユーザが論理回路をプログラムすることが可能なフィー
ルドプログラマブルゲートアレイに関し、特に基盤上で
電源投入時にその都度論理回路情報を集積回路の外部か
ら読み込みこの読み込まれた論理回路情報により集積回
路内部のゲートの接続が行われるタイプのフィールドプ
ログラマブルゲートアレイに関する。
【０００２】
【従来の技術】従来のフィールドプログラマブルゲート
アレイの一例として、特開平５−９０９４９号公報に所
載の「フィールドプログラマブルゲートアレイ」を挙げ
ることができる。
アレイの一例として、特開平５−９０９４９号公報に所
載の「フィールドプログラマブルゲートアレイ」を挙げ
ることができる。
【０００３】この従来例のフィールドプログラマブルゲ
ートアレイはプログラムされた論理回路中のノードをよ
り自由に選択してその信号状態を効率良く外部に読み出
すことにより、プログラムされた論理回路のデバッグ能
率を向上させることを目的としており、内部のノード位
置をアドレス指定するノード指定手段と、アドレス指定
されたノード位置の信号状態を外部から指定されたタイ
ミングで外部に読み出す信号状態読出し手段とを備え、
所望のノード信号状態を所望のタイミングでフィールド
プログラマブルゲートアレイ外部からモニタすることが
できるものである。
ートアレイはプログラムされた論理回路中のノードをよ
り自由に選択してその信号状態を効率良く外部に読み出
すことにより、プログラムされた論理回路のデバッグ能
率を向上させることを目的としており、内部のノード位
置をアドレス指定するノード指定手段と、アドレス指定
されたノード位置の信号状態を外部から指定されたタイ
ミングで外部に読み出す信号状態読出し手段とを備え、
所望のノード信号状態を所望のタイミングでフィールド
プログラマブルゲートアレイ外部からモニタすることが
できるものである。
【０００４】
【発明が解決しようとする課題】基盤上で電源投入時に
その都度論理回路情報を集積回路の外部から読み込みこ
の読み込まれた論理回路情報により集積回路内部のゲー
トの接続が行われるタイプの本発明のフィールドプログ
ラマブルゲートアレイは、基盤上で論理回路の変更が可
能であるため、今後、様様な種類の開発が見込まれる
が、基盤上でフィールドプログラマブルゲートアレイが
正常に起動しないとプログラムされた論理回路が実現さ
れないことになるので、フィールドプログラマブルゲー
トアレイの起動確認が必要である。
その都度論理回路情報を集積回路の外部から読み込みこ
の読み込まれた論理回路情報により集積回路内部のゲー
トの接続が行われるタイプの本発明のフィールドプログ
ラマブルゲートアレイは、基盤上で論理回路の変更が可
能であるため、今後、様様な種類の開発が見込まれる
が、基盤上でフィールドプログラマブルゲートアレイが
正常に起動しないとプログラムされた論理回路が実現さ
れないことになるので、フィールドプログラマブルゲー
トアレイの起動確認が必要である。
【０００５】しかしながら、上記従来のフィールドプロ
グラマブルゲートアレイでは、外部読出し機能がプログ
ラムされた論理回路の動作中にフィールドプログラマブ
ルゲートアレイ内部のノードの信号状態をモニタする構
成であるため、論理回路のデバッグ能率を向上する目的
には有効であるが、本発明のフィールドプログラマブル
ゲートアレイの起動確認には不向きであるという問題点
があった。
グラマブルゲートアレイでは、外部読出し機能がプログ
ラムされた論理回路の動作中にフィールドプログラマブ
ルゲートアレイ内部のノードの信号状態をモニタする構
成であるため、論理回路のデバッグ能率を向上する目的
には有効であるが、本発明のフィールドプログラマブル
ゲートアレイの起動確認には不向きであるという問題点
があった。
【０００６】これは、初期のフィールドプログラマブル
ゲートアレイでは、基盤上に実装する前に論理回路情報
が集積回路内部にプログラムされており、基盤上で電源
投入時にその都度集積回路内部のゲートの接続が行われ
ることはあり得なかったので、起動確認の必要が無かっ
たためである。
ゲートアレイでは、基盤上に実装する前に論理回路情報
が集積回路内部にプログラムされており、基盤上で電源
投入時にその都度集積回路内部のゲートの接続が行われ
ることはあり得なかったので、起動確認の必要が無かっ
たためである。
【０００７】本発明の目的は、制御手段がアクセスした
フィールドプログラマブルゲートアレイ内の起動確認手
段から情報を読み出して期待する識別番号を読み出せる
かどうかにより、正常に起動したかどうかを確認するフ
ィールドプログラマブルゲートアレイを提供することに
ある。
フィールドプログラマブルゲートアレイ内の起動確認手
段から情報を読み出して期待する識別番号を読み出せる
かどうかにより、正常に起動したかどうかを確認するフ
ィールドプログラマブルゲートアレイを提供することに
ある。
【０００８】
【課題を解決するための手段】本発明によれば、基盤上
で電源投入時にその都度論理回路情報を集積回路の外部
から読み込みこの読み込まれた前記論理回路情報により
前記集積回路内部のゲートの接続が行われるタイプのフ
ィールドプログラマブルゲートアレイにおいて、前記基
盤上で接続された制御手段から読出し可能で且つ前記集
積回路内部のゲートの接続を定義する前記論理回路情報
の識別番号がプログラムされる起動確認手段を備えるこ
とを特徴とするフィールドプログラマブルゲートアレイ
が得られる。
で電源投入時にその都度論理回路情報を集積回路の外部
から読み込みこの読み込まれた前記論理回路情報により
前記集積回路内部のゲートの接続が行われるタイプのフ
ィールドプログラマブルゲートアレイにおいて、前記基
盤上で接続された制御手段から読出し可能で且つ前記集
積回路内部のゲートの接続を定義する前記論理回路情報
の識別番号がプログラムされる起動確認手段を備えるこ
とを特徴とするフィールドプログラマブルゲートアレイ
が得られる。
【０００９】また、前記起動確認手段は前記論理回路情
報の識別番号に相当する情報が書き込まれたバージョン
レジスタと、内部制御信号を入力して選択信号を生成す
る選択制御回路と、前記選択信号により制御されバスに
前記バージョンレジスタの内容を出力する出力制御回路
とを備え、前記制御手段は前記バスを通してアクセスし
た前記バージョンレジスタから期待する識別番号に相当
する情報が読み出せるかどうかにより前記フィールドプ
ログラマブルゲートアレイの起動状態を確認することを
特徴とするフィールドプログラマブルゲートアレイが得
られる。
報の識別番号に相当する情報が書き込まれたバージョン
レジスタと、内部制御信号を入力して選択信号を生成す
る選択制御回路と、前記選択信号により制御されバスに
前記バージョンレジスタの内容を出力する出力制御回路
とを備え、前記制御手段は前記バスを通してアクセスし
た前記バージョンレジスタから期待する識別番号に相当
する情報が読み出せるかどうかにより前記フィールドプ
ログラマブルゲートアレイの起動状態を確認することを
特徴とするフィールドプログラマブルゲートアレイが得
られる。
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明のフィールドプログラマブル
ゲートアレイの一実施形態を示すブロック図、図２は図
１における起動確認回路の一例のブロック図である。
ゲートアレイの一実施形態を示すブロック図、図２は図
１における起動確認回路の一例のブロック図である。
【００１２】図１を参照すると、本実施形態の基盤上で
電源投入時にその都度論理回路情報を集積回路の外部か
ら読み込みこの読み込まれた論理回路情報により集積回
路内部のゲートの接続が行われるタイプのフィールドプ
ログラマブルゲートアレイ（ＦＰＧＡ）１は中央制御装
置（ＣＰＵ）２と接続されている。
電源投入時にその都度論理回路情報を集積回路の外部か
ら読み込みこの読み込まれた論理回路情報により集積回
路内部のゲートの接続が行われるタイプのフィールドプ
ログラマブルゲートアレイ（ＦＰＧＡ）１は中央制御装
置（ＣＰＵ）２と接続されている。
【００１３】このＦＰＧＡ１は、論理回路情報を集積回
路の外部から読み込む制御を行う制御回路（ＣＴＬ）１
１と、論理回路が実現されるＦＰＧＡ回路領域１２とを
備え、ＦＰＧＡ回路領域１２は論理回路情報の識別番号
（ＩＤ番号）が書き込まれる起動確認回路（ＳＴＡ）１
３を含んでいる。
路の外部から読み込む制御を行う制御回路（ＣＴＬ）１
１と、論理回路が実現されるＦＰＧＡ回路領域１２とを
備え、ＦＰＧＡ回路領域１２は論理回路情報の識別番号
（ＩＤ番号）が書き込まれる起動確認回路（ＳＴＡ）１
３を含んでいる。
【００１４】ＣＴＬ１１はＣＰＵ２の入出力ポート（Ｉ
／ＯＰＴ）２１との間で起動制御信号ａ，起動状態信号
ｂおよび起動確認信号ｃのやりとりを行い、ＣＰＵ２の
制御に従って論理回路情報を集積回路の外部から読み込
む制御を行う。
／ＯＰＴ）２１との間で起動制御信号ａ，起動状態信号
ｂおよび起動確認信号ｃのやりとりを行い、ＣＰＵ２の
制御に従って論理回路情報を集積回路の外部から読み込
む制御を行う。
【００１５】論理回路情報を記憶するメモリ（ＭＥＭ）
４がバス（ＢＵＳ）３によってＦＰＧＡ１とＣＰＵ２と
に接続されており、論理回路情報はＭＥＭ４からＢＵＳ
３を通して読み込まれる。
４がバス（ＢＵＳ）３によってＦＰＧＡ１とＣＰＵ２と
に接続されており、論理回路情報はＭＥＭ４からＢＵＳ
３を通して読み込まれる。
【００１６】そして、ＳＴＡ１３は図２に示すように、
論理回路情報のＩＤ番号に相当する情報が書き込まれた
バージョンレジスタ（ＶＲＧ）１３２と、内部制御信号
ｄを入力して選択信号ｅを生成する選択制御回路（ＳＬ
Ｃ）１３１と、選択信号ｅにより制御され内部バス１３
４を通してＢＵＳ３にＶＲＧ１３２の内容を出力する出
力制御回路（ＯＴＣ）１３３とで構成されている。
論理回路情報のＩＤ番号に相当する情報が書き込まれた
バージョンレジスタ（ＶＲＧ）１３２と、内部制御信号
ｄを入力して選択信号ｅを生成する選択制御回路（ＳＬ
Ｃ）１３１と、選択信号ｅにより制御され内部バス１３
４を通してＢＵＳ３にＶＲＧ１３２の内容を出力する出
力制御回路（ＯＴＣ）１３３とで構成されている。
【００１７】続いて、本実施形態の動作について図１，
図２を参照して説明する。
図２を参照して説明する。
【００１８】図１の構成において、ＣＰＵ２はＭＥＭ４
に記憶された論理回路情報をＦＰＧＡ１に読み込ませ
る。
に記憶された論理回路情報をＦＰＧＡ１に読み込ませ
る。
【００１９】基盤上で電源投入時に、まずＣＰＵ２が起
動し、ＣＰＵ２はＩ／ＯＰＴ２１で起動制御信号ａを制
御し、ＦＰＧＡ１の内部に組み込まれているＣＴＬ１１
を起動させ、ＢＵＳ３を通してＭＥＭ４に記憶されてい
る論理回路情報をＦＰＧＡ１に読み込ませる。
動し、ＣＰＵ２はＩ／ＯＰＴ２１で起動制御信号ａを制
御し、ＦＰＧＡ１の内部に組み込まれているＣＴＬ１１
を起動させ、ＢＵＳ３を通してＭＥＭ４に記憶されてい
る論理回路情報をＦＰＧＡ１に読み込ませる。
【００２０】ＦＰＧＡ１の内部に組み込まれているＣＴ
Ｌ１１は起動制御信号ａによりＢＵＳ３を通してＣＰＵ
２から論理回路情報の読込みを開始し、読み込まれた論
理回路情報によりＦＰＧＡ１の内部のＦＰＧＡ回路領域
１２のゲートの接続を行い、ＦＰＧＡ回路領域１２の論
理回路が実現されると起動状態信号ｂで通知する。
Ｌ１１は起動制御信号ａによりＢＵＳ３を通してＣＰＵ
２から論理回路情報の読込みを開始し、読み込まれた論
理回路情報によりＦＰＧＡ１の内部のＦＰＧＡ回路領域
１２のゲートの接続を行い、ＦＰＧＡ回路領域１２の論
理回路が実現されると起動状態信号ｂで通知する。
【００２１】ＦＰＧＡ１の内部のＦＰＧＡ回路領域１２
には、ＳＴＡ１３があり、読み込まれた論理回路情報に
より論理回路情報のＩＤ番号が書き込まれる。
には、ＳＴＡ１３があり、読み込まれた論理回路情報に
より論理回路情報のＩＤ番号が書き込まれる。
【００２２】ＣＰＵ２はＩ／ＯＰＴ２１で起動状態信号
ｂを確認し、ＦＰＧＡ１の論理回路が実現されたことが
分かると、ＦＰＧＡ１が正常に起動したかどうかを確認
するため、Ｉ／ＯＰＴ２１で起動確認信号ｃを制御し、
ＢＵＳ３を通してＦＰＧＡ１の内部のＳＴＡ１３から論
理回路情報のＩＤ番号を読み出し、期待するＩＤ番号に
相当する情報が読み出せるかどうかにより、ＦＰＧＡ１
が正常に起動したかどうかを判断する。
ｂを確認し、ＦＰＧＡ１の論理回路が実現されたことが
分かると、ＦＰＧＡ１が正常に起動したかどうかを確認
するため、Ｉ／ＯＰＴ２１で起動確認信号ｃを制御し、
ＢＵＳ３を通してＦＰＧＡ１の内部のＳＴＡ１３から論
理回路情報のＩＤ番号を読み出し、期待するＩＤ番号に
相当する情報が読み出せるかどうかにより、ＦＰＧＡ１
が正常に起動したかどうかを判断する。
【００２３】図２において、内部制御信号ｄはＣＰＵ２
がＢＵＳ３を通してＦＰＧＡ１の内部のＳＴＡ１３から
論理回路情報のＩＤ番号を読み出すことを通知する信号
である。
がＢＵＳ３を通してＦＰＧＡ１の内部のＳＴＡ１３から
論理回路情報のＩＤ番号を読み出すことを通知する信号
である。
【００２４】また、ＳＬＣ１３１は内部制御信号ｄによ
り選択信号ｅを生成してＯＴＣ１３３を制御し、ＯＴＣ
１３３は選択信号ｅによりＶＲＧ１３２の内容を内部バ
ス１３４に出力する。
り選択信号ｅを生成してＯＴＣ１３３を制御し、ＯＴＣ
１３３は選択信号ｅによりＶＲＧ１３２の内容を内部バ
ス１３４に出力する。
【００２５】さらに、ＶＲＧ１３２には論理回路情報の
ＩＤ番号が書き込まれている。内部バス１３４の内容は
外部のＢＵＳ３に出力され、ＣＰＵ２がＢＵＳ３を通し
てＶＲＧ１３２に書き込まれた論理回路情報のＩＤ番号
を読み出すことができる。
ＩＤ番号が書き込まれている。内部バス１３４の内容は
外部のＢＵＳ３に出力され、ＣＰＵ２がＢＵＳ３を通し
てＶＲＧ１３２に書き込まれた論理回路情報のＩＤ番号
を読み出すことができる。
【００２６】
【発明の効果】以上説明したように本発明は、基盤上で
電源投入時にその都度論理回路情報を集積回路の外部か
ら読み込みこの読み込まれた前記論理回路情報により集
積回路内部のゲートの接続が行われるタイプのフィール
ドプログラマブルゲートアレイにおいて、基盤上で接続
された制御手段から読出し可能で且つ集積回路内部のゲ
ートの接続を定義する論理回路情報の識別番号がプログ
ラムされる起動確認手段を備えることにより、また、上
記起動確認手段は論理回路情報の識別番号に相当する情
報が書き込まれたバージョンレジスタと、内部制御信号
を入力して選択信号を生成する選択制御回路と、選択信
号により制御されバスにバージョンレジスタの内容を出
力する出力制御回路とを備え、制御手段はバスを通して
アクセスしたバージョンレジスタから期待する識別番号
に相当する情報が読み出せるかどうかによりフィールド
プログラマブルゲートアレイの起動状態を確認すること
により、制御手段がフィールドプログラマブルゲートア
レイをアクセスし、フィールドプログラマブルゲートア
レイ内部の起動確認手段から期待するＩＤ番号に相当す
る情報が読み出せるかどうかによりフィールドプログラ
マブルゲートアレイが正常に起動したかどうか初期処理
で確認することができるので、フィールドプログラマブ
ルゲートアレイが起動していなければこれをリセットし
て再起動させる復旧処理を実施することができ、プログ
ラムされた論理回路が実現されるという効果を有する。
電源投入時にその都度論理回路情報を集積回路の外部か
ら読み込みこの読み込まれた前記論理回路情報により集
積回路内部のゲートの接続が行われるタイプのフィール
ドプログラマブルゲートアレイにおいて、基盤上で接続
された制御手段から読出し可能で且つ集積回路内部のゲ
ートの接続を定義する論理回路情報の識別番号がプログ
ラムされる起動確認手段を備えることにより、また、上
記起動確認手段は論理回路情報の識別番号に相当する情
報が書き込まれたバージョンレジスタと、内部制御信号
を入力して選択信号を生成する選択制御回路と、選択信
号により制御されバスにバージョンレジスタの内容を出
力する出力制御回路とを備え、制御手段はバスを通して
アクセスしたバージョンレジスタから期待する識別番号
に相当する情報が読み出せるかどうかによりフィールド
プログラマブルゲートアレイの起動状態を確認すること
により、制御手段がフィールドプログラマブルゲートア
レイをアクセスし、フィールドプログラマブルゲートア
レイ内部の起動確認手段から期待するＩＤ番号に相当す
る情報が読み出せるかどうかによりフィールドプログラ
マブルゲートアレイが正常に起動したかどうか初期処理
で確認することができるので、フィールドプログラマブ
ルゲートアレイが起動していなければこれをリセットし
て再起動させる復旧処理を実施することができ、プログ
ラムされた論理回路が実現されるという効果を有する。
【図面の簡単な説明】
【図１】本発明のフィールドプログラマブルゲートアレ
イの一実施形態を示すブロック図である。
イの一実施形態を示すブロック図である。
【図２】図１における起動確認回路の一例のブロック図
である。
である。
１ フィールドプログラマブルゲートアレイ｛ＦＰＧ
Ａ） ２ 中央処理装置（ＣＰＵ） ３ バス（ＢＵＳ） ４ メモリ（ＭＥＭ） １１ 制御回路（ＣＴＬ） １２ ＦＰＧＡ回路領域 １３ 起動確認回路（ＳＴＡ） ２１ 入出力ポート（Ｉ／ＯＰＴ） １３１ 選択制御回路（ＳＬＣ） １３２ バージョンレジスタ（ＶＲＧ） １３３ 出力制御回路（ＯＴＣ） １３４ 内部バス ａ 起動制御信号 ｂ 起動状態信号 ｃ 起動確認信号 ｄ 内部制御信号 ｅ 選択信号
Ａ） ２ 中央処理装置（ＣＰＵ） ３ バス（ＢＵＳ） ４ メモリ（ＭＥＭ） １１ 制御回路（ＣＴＬ） １２ ＦＰＧＡ回路領域 １３ 起動確認回路（ＳＴＡ） ２１ 入出力ポート（Ｉ／ＯＰＴ） １３１ 選択制御回路（ＳＬＣ） １３２ バージョンレジスタ（ＶＲＧ） １３３ 出力制御回路（ＯＴＣ） １３４ 内部バス ａ 起動制御信号 ｂ 起動状態信号 ｃ 起動確認信号 ｄ 内部制御信号 ｅ 選択信号
Claims (2)
- 【請求項１】 基盤上で電源投入時にその都度論理回路
情報を集積回路の外部から読み込みこの読み込まれた前
記論理回路情報により前記集積回路内部のゲートの接続
が行われるタイプのフィールドプログラマブルゲートア
レイにおいて、前記基盤上で接続された制御手段から読
出し可能で且つ前記集積回路内部のゲートの接続を定義
する前記論理回路情報の識別番号がプログラムされる起
動確認手段を備えることを特徴とするフィールドプログ
ラマブルゲートアレイ。 - 【請求項２】 前記起動確認手段は前記論理回路情報の
識別番号に相当する情報が書き込まれたバージョンレジ
スタと、内部制御信号を入力して選択信号を生成する選
択制御回路と、前記選択信号により制御されバスに前記
バージョンレジスタの内容を出力する出力制御回路とを
備え、前記制御手段は前記バスを通してアクセスした前
記バージョンレジスタから期待する識別番号に相当する
情報が読み出せるかどうかにより前記フィールドプログ
ラマブルゲートアレイの起動状態を確認することを特徴
とする請求項１記載のフィールドプログラマブルゲート
アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27999995A JP2859184B2 (ja) | 1995-10-27 | 1995-10-27 | フィールドプログラマブルゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27999995A JP2859184B2 (ja) | 1995-10-27 | 1995-10-27 | フィールドプログラマブルゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09130233A true JPH09130233A (ja) | 1997-05-16 |
| JP2859184B2 JP2859184B2 (ja) | 1999-02-17 |
Family
ID=17618903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27999995A Expired - Fee Related JP2859184B2 (ja) | 1995-10-27 | 1995-10-27 | フィールドプログラマブルゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859184B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235625A (ja) * | 2006-03-01 | 2007-09-13 | Kawasaki Microelectronics Kk | プログラマブルロジックシステム |
| CN112198424A (zh) * | 2020-09-25 | 2021-01-08 | 杭州加速科技有限公司 | Fpga芯片内的测试逻辑分析单元 |
-
1995
- 1995-10-27 JP JP27999995A patent/JP2859184B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235625A (ja) * | 2006-03-01 | 2007-09-13 | Kawasaki Microelectronics Kk | プログラマブルロジックシステム |
| CN112198424A (zh) * | 2020-09-25 | 2021-01-08 | 杭州加速科技有限公司 | Fpga芯片内的测试逻辑分析单元 |
| CN112198424B (zh) * | 2020-09-25 | 2023-04-25 | 杭州加速科技有限公司 | Fpga芯片内的测试逻辑分析单元 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2859184B2 (ja) | 1999-02-17 |
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