JP4046518B2 - ビット・エラー・レート測定 - Google Patents
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Description
【発明の属する技術分野】
本発明は、デジタル回路の過渡反応の特性解明に関するものである。
【0002】
【従来の技術】
デジタル回路の過渡反応、すなわち、論理0から論理1及びその逆への遷移の特性解明は、こうしたデジタル回路の設計並びに製造にとってますます重要になってきた。
【0003】
標準的なプロセスは、オシロスコープによってデジタル過渡反応を視覚化することである。実際の過渡信号がサンプリングされ、表示される。図1には、オシロスコープによって得られた典型的な視覚化例が示されているが、この場合、論理「低」と論理「高」の間における複数の個別遷移10A及び10Bと、「高」と「低」の間における複数の個別遷移20A及び20Bが、重ね合わせられ、従って、同時に表示される。図1の表現は、「アイ・ダイヤグラム」とも呼ばれ、データ・パターンの周期毎に、オシロスコープをトリガすることによって生成される。従って、パターン内の全ての遷移は、スクリーンに同時に示される。
【0004】
デジタル回路のもう1つの特性解明では、いわゆるビット・エラー・レート(BER)、すなわち、観測されるデジタル信号の総数に対するエラー・デジタル信号(Bit)の比率を求めることが必要になる。超えてはならない典型的なエラー・ビット・レートは、10−9〜10−12の範囲であり、換言すれば、用途に従って、109〜1012のうち1つのエラーを許容することができる。一方、それは、有意味のテスト結果(例えば、>95%の信頼水準)を得るには、エラーなしで、少なくとも(109〜1012の)3倍のBitのテストを実施しなければならないということになる。しかし、これによって、測定時間が長くなるので、BERの特性解明は、一般に、極めて時間を浪費するタスクである。
【0005】
図2には、図1と同じテストに関して得られた、いわゆるBERアイ・ダイヤグラムが示されているが、両方とも、出願人であるアジレント・テクノロジ社製の、Agilent(登録商標)81200 Data Generator/Analyzer Platform及びAgilent(登録商標)E4874 Characterization Software Componentsによって得られたものである。2次元グラフ式表現としてのアイ・ダイヤグラムは、解析器の遅延及びしきい値に関する掃引を利用して生成される。BER情報は、各サンプリング・ポイント毎にカラー・コーディングによって表示される。BERは、周期の一部内(アイ開口が100%未満であるため)及び正当なしきい値内においては、ほんのわずかにしかならない可能性がある。その結果、BERがサンプリング・ポイントによって決まる、アイ・パターンが生じることになる。BERの結果値は、各サンプリング・ポイント毎に求められる。
【0006】
図1のアイ・ダイヤグラム(オシロスコープによる)によって、パルス形に関する追加情報(オーバシュート等)が得られるが、図2のBERアイ・ダイヤグラム(Agilent 81200による)によれば、アイ内のサンプリング・ポイントの位置に従って、ビット・エラー・レートを予測することが可能な情報が得られる。
【0007】
デジタル回路の実際の過渡反応は、データ伝送速度が増すにつれて、次第に悪化する。低周波数において急峻な(高から低または低から高への)遷移を示す回路は、周波数が高くなると、「長い勾配」を示し、従って、勾配の実際の推移も、ジッタまたは他の影響を被ることになる。言うまでもなく、こうした「長く、ファジイな勾配」によって、やはり、エラーの確率が高まることになる。
【0008】
すなわち、製造環境におけるテスト用途に関して、オシロスコープ・アプローチ(図1)を適用できるのは、これまでのところ、こうしたグラフ式アイ・ダイヤグラムを「解釈する」ことが可能な高度な訓練を受けた人員が得られるか、あるいは、特定のマスク整合アルゴリズムが用いられている場合に限られることが分かっている。一方では、図2に示すBER測定は、一般に、極めて時間を浪費する。他方、BER測定は、一般に、全てのデータ・ビットを検討するが、オシロスコープ測定は、サンプリング・レートが制限されるので、データ情報のわずかな部分だけしか検出することができない。
【0009】
【発明が解決しようとする課題】
従って、本発明の目的は、とりわけ、製造作業場での運用を促進するために改良を施された過渡現象テストを提供することにある。
【0010】
【課題を解決するための手段】
この目的は、独立請求項によって解決される。望ましい実施態様については、従属請求項によって示されている。
【0011】
本発明によれば、デジタル回路(テストを受ける回路DUTとしての)は、テスト装置が、所定の数のサンプリング・ポイントについて合格/不合格テストを実施して、デジタル回路内における論理信号の過渡反応を特性解明するという形で、テストされる。各サンプリング・ポイント毎に、テスト装置は、観測されるデジタル信号の総数に対するエラー・デジタル信号の比率を表すビット・エラー・レート(BER)を求める。次に、求められたBER値と、そのサンプリング・ポイントに関するしきいBER値が比較され、求められたBER値がしきいBER値を超えると、このサンプリング・ポイントに関するテストは不合格になる。全てのサンプリング・ポイントが同じしきいBER値を有する可能性があるのは明白である。
【0012】
特定の用途によっては、全てのサンプリング・ポイントが合格すると、デジタル回路全体のテストが合格とみなすことが可能である。しかし、2つ以上のサンプリング・ポイントが不合格になる場合、あるいは、例えば、サンプリング・ポイントのいくつかまたは全てのBER値を合計した値が、定義済み総BER値を超える場合、そのテストだけが不合格になるように、追加解析判定基準を適用することも可能である。さらに、例えば、ある重要なサンプリング・ポイントの重要性または関連性を強調または優先するため、1つ以上のサンプリング・ポイントに関して求められたBER値が、定義済み評価係数によって評価されるように、評価基準を適用することも可能である。前述の判定基準及び解析方法は、単なる望ましい例でしかなく、網羅したものではないのは明白である。実際の解析及び規定の判定基準は、特にそのデジタル回路の用途及び仕様との関係において決まる。
【0013】
サンプリング・ポイントは、デジタル回路の特性解明を効率よく行われるように選択するのが望ましい。サンプリング・ポイントは、クリティカルな遷移領域において選択するのが望ましい。サンプリング・ポイント数を最小限に抑えることによって、必要なテスト時間も最短化される。サンプリング・ポイントの定義に有効な情報は、こうした他のデジタル回路に対する以前の測定結果、とりわけ、例えば図2に示すような、サンプリング・ポイントの全範囲に対する「完全な」測定結果である。従って、クリティカルな領域の識別が可能になる。その他の情報としては、デジタル回路のBER規格が考えられる。
【0014】
サンプリング・ポイントは、ユーザが「手動で」選択することもできるし、テスト装置が自動的に設定または提案することも可能である。後者の場合、テスト装置は、少なくとも、1つの基準測定値または他の基準情報を必要とする。さらに、半自動モードの場合、テスト装置は、「サンプリング・ポイント」を提案することができるが、これは、ユーザによる修正も可能であり、さらに、サンプリング・ポイントを追加することも可能である。
【0015】
サンプリング・ポイントは、適用可能であれば、DUTに加えられるか、または、DUTのクロック出力から得られる基準クロック信号の遷移に対するその絶対位置または相対位置によって決定されるのが望ましい。これは、基準クロック信号のような、信号の遷移それ自体または他の遷移に対する、絶対または相対しきい値、及び、絶対または相対サンプリング・ポイント遅延値を備えるサンプリング・ポイントを決定することによって実施可能である。
【0016】
望ましいサンプリング・ポイントを選択するための望ましい実施態様の場合、しきい値が一定に保たれている間に、サンプリング・ポイントの遅延掃引を行う、いわゆるバスタブ測定が用いられる。これは、例えば図2に示す、完全なBERアイ・ダイヤグラムのある単一行に相当する。こうした各測定によって、アイの開口部に対応する位相マージンが得られ、低のBER値から高のBER値への遷移(図1の場合、10A、20Aまたは20B、10Bである)における2つのサンプリング・ポイントが導き出されることになる。こうした測定は、高レベルと低レベルの間の選択レベルについて繰り返し実施することが可能である。例えば、振幅の20%、50%、及び、80%において、3回の測定を実施することによって、6つの特性サンプリング・ポイントが得られるようにするのが望ましい。こうして選択されたサンプリング・ポイントは、DUTの許容差に対処するため、わずかに「アイの内側」に向かってシフトさせることが可能である。
【0017】
本発明では、適用可能なサンプリング・ポイントの全範囲からほんのわずかではあるが、有意のサンプリング・ポイントを選択することによって、テスト時間を大幅に短縮することが可能になり、これにより、可能性のある自動化高速テスト応用例を、とりわけ、生産作業場で用いられる合格/不合格テストとして適用することが可能になる。2.488GHz(OC48)のクロック・レートで、<10−8のしきいBER値を用いて、6つの選択サンプリング・ポイントだけしかテストされないある例では、純測定時間は、わずか723msにしかならない。同期に関して1秒、さらに、再プログラミングに関して150nsを考慮すると、この合計によって、全テスト時間はほぼ2.5sになる。これに対して、オシロスコープの場合には、まず、サンプリング・ポイント毎に100〜200のサンプルに関して、その2.5sを考慮に入れることになったであろう。すなわち、本発明によれば、時間を短縮して、テストの信頼性が向上することになる。
【0018】
本発明が、部分的にまたは全体として、任意の種類のデータ・キャリアに記憶することができるか、もしくは、前記データ・キャリアによって別様に供給することが可能な、または、任意の適合するデータ処理装置において、もしくは、前記データ処理装置によって実行することが可能な、1つ以上の適合するソフトウェア・プログラムによって実施または支援することが可能であることは明白である。
【0019】
【発明の実施の形態】
図3では、発生器100によって、テストを受ける装置(DUT)110に刺激テスト信号(「データ・イン」及び「クロック・イン」)が加えられ、解析器120が、DUT110から応答信号(「データ・アウト」及び「クロック・アウト」)を受信する。このアーキテクチャは、発生器100と解析器120の両方を含む、出願人であるアジレント・テクノロジ社製のAgilent(登録商標)ParBERT(登録商標)81250によって施すのが望ましい。解析器120は、できれば、受信した応答信号からの再構成(例えば、PRBSを用いる場合)を通じて、または、予測データ・メモリを対照することによって、DUT110から受信した応答信号と予測応答信号を比較する。予測応答信号が、やはり、発生器100からの刺激テスト信号から直接導き出すことができるのも明白である。
【0020】
動作時、発生器100によって、DUT110に刺激信号が加えられ、解析器120が、DUT110からその刺激信号に対する応答信号を受信する。解析器120は、DUT110から受信した応答信号と予測データ信号を比較する。処理装置130(Agilent(登録商標)ParBERT(登録商標)81250の一部とすることも可能である)が、あらかじめ与えられた数のサンプリング・ポイントのそれぞれについて、BER値を求める。各サンプリング・ポイントは、マスタ・クロック遷移に対する遅延時間、及び、DUT110の出力信号に関するしきい値によって決定するのが望ましい。
【0021】
処理装置130は、さらに、各サンプリング・ポイント毎に、求められたBER値とあらかじめ与えられたしきいBER値を比較する。求められたBER値がしきいBER値を超える場合、このサンプリング・ポイントに関するテストは、「不合格」とみなされることになる。そうではなく、求められたBER値が、しきいBER値以下の場合には、このサンプリング・ポイントに関するテストは、「合格」とみなされることになる。
【0022】
望ましい実施態様の場合、少なくとも1つのサンプリング・ポイントに関するテストが「不合格」になると、処理装置130は、テスト全体(全てのサンプリング・ポイントに関する)を「不合格」とみなすことになる。
【0023】
図4には、図1に示す遷移のグラフ表現を用いたサンプリング・ポイントの選択が例示されている。しかし、言うまでもなく、このサンプリング・ポイントの選択は、図1の表示とは無関係であり、図4の表現は、より明確な理解に役立つだけのものである。
【0024】
望ましいサンプリング・ポイントを選択するため、いわゆるバスタブ測定が実行される。そのため、サンプリング・ポイント遅延掃引が施され、しきい値が一定に保たれる。図1の例では、しきい値レベルを高と低の間の約20%、50%、及び、80%のレベルにして、3回の測定が施される。こうした各測定毎に、ライン10A、20A、または、20B、10Bとの「交差点」において、低BER値(BERアイ・ダイヤグラムの内側における)から高BER値への遷移に関する2つのサンプリング・ポイントが検出される。
【0025】
図4の例の場合、20%レベルの掃引によって、ライン20Aとの「交差点」において、低BER値から高BER値への遷移点としてサンプリング・ポイント400Aが検出され、ライン10Bとの「交差点」において、低BER値から高BER値への遷移点としてサンプリング・ポイント410Aが検出される。従って、50%レベルの掃引によって、2つのサンプリング・ポイント420A(ライン20Aとの「交差点」において)、及び、430A(ライン20Bとの「交差点」において)が検出され、80%レベルの掃引によって、2つのサンプリング・ポイント440A(ライン10Aとの「交差点」において)、及び、450A(ライン20Bとの「交差点」において)が検出される。この結果、6つの特性サンプリング・ポイントが既に得られたことになり、DUT110に関する有意の合格/不合格テストを施すことが可能になる。
【0026】
DUT110の潜在的許容差に対処するため、選択されたサンプリング・ポイント400A〜450Aを「アイの内側」に向かってシフトすることによって、「補正された」サンプリング・ポイント400B〜450Bが得られるようにすることが可能である。
【0027】
特定の実施態様例(図4に基づく)の場合、「補正」サンプリング・ポイント400B〜450Bは、DUT110に関する高速合格/不合格テストを実行するための典型的なサンプリング・ポイントとして選択される(図3の測定セットアップにおいて)。10−9のしきいBER値が、サンプリング・ポイント400B〜450Bのそれぞれについてセットされる。6つの選択サンプリング・ポイントのそれぞれについて、処理装置130は、実際のBER値を求めて、求められた実際のBER値とあらかじめ与えられたしきいBER値を比較する。
【0028】
処理装置130は、少なくとも1つのサンプリング・ポイントに関するテストが、「不合格」の場合、換言すれば、少なくとも1つのサンプリング・ポイントの実際のBER値が10−9のしきいBER値を超えると、テスト全体(6つ全てのサンプリング・ポイントに関する)を「不合格」とみなすことになる。
【0029】
以上の説明及び添付の図面から、当該技術者には本発明に対するさまざまな修正が明らかになるであろう。従って、本発明は、付属の特許請求の範囲によってのみ制限されるものとする。しかしながら、本発明の広汎な応用の可能性に鑑み、以下に本発明の実施態様を幾つか例示する。
【0030】
(実施態様1)
テストを受ける装置DUT(110)としてデジタル回路をテストするための方法であって、
(a)所定の数のサンプリング・ポイントのそれぞれについて、観測されるデジタル信号の総数に対するエラー・デジタル信号の比率を表したビット・エラー・レートBERを求めるステップと、
(b)前記求められたBER値がそのサンプリング・ポイントに関するしきいBER値を超えるか否かを判定することによって、前記所定の数のサンプリング・ポイントのそれぞれに関するテストを実行するステップと、
(c)ステップ(b)の前記テスト結果を解析して、前記DUT(110)の状態に関するステートメントを生成するステップが含まれている、
方法。
【0031】
(実施態様2)
ステップ(a)の前に、
論理状態間における遷移特性に関して典型的なサンプリング・ポイントとして、前記所定の数のサンプリング・ポイントを選択するステップ(a1)が含まれることを特徴とする、実施態様1に記載の方法。
【0032】
(実施態様3)
ステップ(a1)に、以前の測定データを解析して、前記所定の数のサンプリング・ポイントを選択するステップ(a2)が含まれることを特徴とする、実施態様2に記載の方法。
【0033】
(実施態様4)
ステップ(a2)に、低BER値から高BER値への遷移におけるサンプリング・ポイントを選択するステップ(a3)が含まれることを特徴とする、実施態様3に記載の方法。
【0034】
(実施態様5)
ステップ(a3)に、前記DUT(110)の許容差に対処するため、前記選択されたサンプリング・ポイントを調整するステップが含まれることを特徴とする、実施態様4に記載の方法。
【0035】
(実施態様6)
ステップ(c)において、前記求められたBER値の1つがそのサンプリング・ポイントに関するしきいBER値を超えると、前記DUT(110)の状態が、テストに不合格とみなされることを特徴とする、実施態様1または上述の実施態様の任意の1つに記載の方法。
【0036】
(実施態様7)
ステップ(c)に、さらに、
1つ以上のサンプリング・ポイントに関して求められた前記BER値を事前定義された評価係数で評価することにより、評価基準を適用するステップ(c1)が含まれることを特徴とする、実施態様1または上述の実施態様の任意の1つに記載の方法。
【0037】
(実施態様8)
コンピュータのようなデータ処理システムによる実行時に、実施態様1または上述の実施態様の任意の1つに記載の方法を実行するため、データ・キャリアに記憶されるのが望ましいソフトウェア・プログラムまたは製品。
【0038】
(実施態様9)
テストを受ける装置DUT(110)としてデジタル回路をテストするためのテスト装置(100、120、130)であって、
所定の数のサンプリング・ポイントのそれぞれについて、観測されるデジタル信号の総数に対するエラー・デジタル信号の比率を表すことになる、ビット・エラー・レートBERを求めるための処理装置(130)と、
前記求められたBER値がそのサンプリング・ポイントに関するしきいBER値を超えるか否かを判定し、前記テスト結果を解析して、前記DUT(110)の状態に関するステートメントを生成することによって、前記所定の数のサンプリング・ポイントのそれぞれに関するテストを実行するための解析装置(120)が含まれている、
テスト装置。
【図面の簡単な説明】
【図1】オシロスコープ測定によって得られる典型的なアイ・ダイヤグラムである。
【図2】BER測定によって得られる典型的なアイ・ダイヤグラムである。
【図3】本発明によるテスト・アーキテクチャの原理を示す図である。
【図4】サンプリング・ポイントの選択を例示した図である。
【符号の説明】
100 信号発生器
110 DUT
120 解析装置
130 処理装置
Claims (9)
- テストを受ける装置DUTとしてディジタル回路をテストするための方法であって、
時間位置とレベル閾値によって定まる所定数のサンプリング・ポイントのそれぞれについて、前記DUTから受信する信号を期待される信号と比較することにより、観測されるディジタル信号の総数に対するエラー・ディジタル信号の比率を表すビット・エラー・レートBERを求める第一のステップと、
前記求められたBER値がそのサンプリング・ポイントに関するしきいBER値を超えるか否かを判定することによって、前記所定数のサンプリング・ポイントのそれぞれに関するテストを実行する第二のステップと、
前記第二のステップの前記テスト結果を解析して、前記DUTの状態に関するステートメントを生成する第三のステップと、
を含む方法。 - 前記第一のステップの前に、論理状態間における遷移特性を代表するサンプリング・ポイントとして、前記所定数のサンプリング・ポイントを選択する第四のステップが含まれることを特徴とする、請求項1に記載の方法。
- 前記第四のステップに、以前の測定データを解析して、前記所定数のサンプリング・ポイントを選択する第五のステップが含まれることを特徴とする、請求項2に記載の方法。
- 前記第五のステップに、低BER値から高BER値への遷移におけるサンプリング・ポイントを選択する第六のステップが含まれることを特徴とする、請求項3に記載の方法。
- 前記第六のステップに、前記DUTの許容差に対処するため、前記選択されたサンプリング・ポイントを調整するステップが含まれることを特徴とする、請求項4に記載の方法。
- 前記第三のステップにおいて、前記求められたBER値の1つがそのサンプリング・ポイントに関するしきいBER値を超えると、前記DUTの状態がテストに不合格とみなされることを特徴とする、請求項1乃至請求項5のいずれかに記載の方法。
- 前記第三のステップに、さらに、1つ以上のサンプリング・ポイントに関して求められた前記BER値を事前定義された評価係数で評価することにより、評価基準を適用するステップが含まれることを特徴とする、請求項1乃至請求項6のいずれかに記載の方法。
- 請求項1乃至請求項7のいずれかに記載の方法をデータ処理装置に実行させるためのプログラムを供給するデータ・キャリア。
- テストを受ける装置DUTとしてディジタル回路をテストするためのテスト装置であって、
時間位置とレベル閾値によって定まる所定数のサンプリング・ポイントのそれぞれについて、前記DUTから受信する信号を期待される信号と比較することにより、観測されるディジタル信号の総数に対するエラー・ディジタル信号の比率を表すビット・エラー・レートBERを求めるための処理装置と、
前記求められたBER値がそのサンプリング・ポイントに関するしきいBER値を超えるか否かを判定することによって、前記所定数のサンプリング・ポイントのそれぞれに関するテストを実行し、前記テスト結果を解析して前記DUTの状態に関するステートメントを生成する解析装置と、
を含むテスト装置。
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US6810346B2 (en) | 2002-01-31 | 2004-10-26 | Agilent Technologies, Inc. | Composite eye diagrams |
US6668235B2 (en) * | 2002-03-28 | 2003-12-23 | Agilent Technologies, Inc. | Identification of channels and associated signal information contributing to a portion of a composite eye diagram |
EP1502377B1 (en) * | 2002-05-08 | 2012-08-08 | Rohde & Schwarz GmbH & Co. KG | Method for testing the error ratio of a device using a preliminary probability |
EP1426779B1 (en) * | 2002-07-25 | 2007-08-15 | Agilent Technologies, Inc. | BER tester with signal sampling with clock recovery |
JP2007515816A (ja) * | 2003-08-06 | 2007-06-14 | アジレント・テクノロジーズ・インク | 任意のテスト信号を使用するデジタルデータ信号のテスト |
EP1508813B1 (en) * | 2003-08-20 | 2007-01-31 | Agilent Technologies, Inc. | Spectral jitter analysis allowing jitter modulation waveform analysis |
US7174279B2 (en) * | 2004-03-31 | 2007-02-06 | Teradyne, Inc. | Test system with differential signal measurement |
US7668233B2 (en) * | 2004-07-28 | 2010-02-23 | Circadiant Systems, Inc. | Method of determining jitter and apparatus for determining jitter |
KR100630710B1 (ko) * | 2004-11-04 | 2006-10-02 | 삼성전자주식회사 | 다수개의 페일 비트를 검출할 수 있는 반도체 메모리의페일 비트 검출 장치 |
US20090219395A1 (en) * | 2005-08-29 | 2009-09-03 | Tektronix, Inc. | Measurement and Display for Video Peak Jitter with Expected Probability |
US7610520B2 (en) | 2006-02-06 | 2009-10-27 | Agilent Technologies, Inc. | Digital data signal testing using arbitrary test signal |
JP4684961B2 (ja) * | 2006-07-10 | 2011-05-18 | アンリツ株式会社 | 試験信号検証装置 |
US8705603B2 (en) * | 2008-02-05 | 2014-04-22 | Vitesse Semiconductor Corporation | Adaptive data recovery system with input signal equalization |
US8284888B2 (en) | 2010-01-14 | 2012-10-09 | Ian Kyles | Frequency and phase acquisition of a clock and data recovery circuit without an external reference clock |
US8537480B1 (en) * | 2010-11-23 | 2013-09-17 | Western Digital Technologies, Inc. | Hard drive testing |
US8515416B2 (en) * | 2011-04-29 | 2013-08-20 | Silicon Laboratories Inc | Performing testing in a radio device |
US10491342B1 (en) | 2018-07-23 | 2019-11-26 | Hewlett Packard Enterprise Development Lp | Bit error ratio tests with two-sided bit error ratio frequentist intervals |
JP2020047332A (ja) * | 2018-09-18 | 2020-03-26 | 株式会社東芝 | ライト回数の上限値の設定方法及び磁気ディスク装置 |
US11216325B2 (en) * | 2019-06-28 | 2022-01-04 | Arista Networks, Inc. | Reducing cross talk among connector pins |
CN114301544A (zh) * | 2021-09-08 | 2022-04-08 | 深圳市星芯顶科技有限公司 | 具有眼图功能的误码仪 |
CN115542136B (zh) * | 2022-09-29 | 2024-09-10 | 苏州工业园区慧鱼科技有限公司 | 基于fpga的线缆测试方法及设备 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4207523A (en) * | 1977-09-01 | 1980-06-10 | Honeywell Inc. | Digital channel on-line pseudo error dispersion monitor |
US4234954A (en) * | 1979-01-24 | 1980-11-18 | Ford Aerospace & Communications Corp. | On-line bit error rate estimator |
EP0020827B1 (en) * | 1979-06-15 | 1982-12-01 | The Post Office | An arrangement for monitoring the performance of a digital transmission system |
DE3012400C2 (de) * | 1980-03-29 | 1986-03-06 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Verfahren zur Überwachung der Bitfehlerrate |
JP2604606B2 (ja) * | 1987-11-24 | 1997-04-30 | 株式会社アドバンテスト | 回路試験装置 |
US4920537A (en) * | 1988-07-05 | 1990-04-24 | Darling Andrew S | Method and apparatus for non-intrusive bit error rate testing |
AU643727B2 (en) * | 1989-12-07 | 1993-11-25 | Commonwealth Of Australia, The | Error rate monitor |
US5228042A (en) * | 1991-02-07 | 1993-07-13 | Northern Telecom Limited | Method and circuit for testing transmission paths |
CA2056679C (en) * | 1991-11-29 | 2002-02-12 | Timothy Joseph Nohara | Automatic monitoring of digital communication channel conditions using eye patterns |
JPH07225263A (ja) * | 1994-02-09 | 1995-08-22 | Advantest Corp | ビット誤り測定器 |
GB2302191B (en) * | 1995-02-24 | 2000-05-10 | Advantest Corp | Bit error measurement system. |
US5831988A (en) * | 1997-01-23 | 1998-11-03 | Unisys Corporation | Fault isolating to a block of ROM |
US6169907B1 (en) * | 1997-10-21 | 2001-01-02 | Interwave Communications International Ltd. | Power control of remote communication devices |
US6249518B1 (en) * | 1998-08-07 | 2001-06-19 | Nortel Networks Limited | TDMA single antenna co-channel interference cancellation |
US6178213B1 (en) * | 1998-08-25 | 2001-01-23 | Vitesse Semiconductor Corporation | Adaptive data recovery system and methods |
US6292911B1 (en) * | 1998-12-17 | 2001-09-18 | Cirrus Logic, Inc. | Error detection scheme for a high-speed data channel |
GB2350531B (en) * | 1999-05-26 | 2001-07-11 | 3Com Corp | High speed parallel bit error rate tester |
US6430715B1 (en) * | 1999-09-17 | 2002-08-06 | Digital Lightwave, Inc. | Protocol and bit rate independent test system |
US6583903B1 (en) * | 2000-03-02 | 2003-06-24 | Worldcom, Inc. | Method and system for controlling polarization mode dispersion |
US6950972B2 (en) * | 2001-11-16 | 2005-09-27 | Oplink Communications, Inc. | Multi-purpose BER tester (MPBERT) for very high RZ and NRZ signals |
US7149938B1 (en) * | 2001-12-07 | 2006-12-12 | Applied Micro Circuits Corporation | Non-causal channel equalization |
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