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Die
vorliegende Erfindung betrifft eine Schaltung, die ermöglicht,
dass alle Anschlüsse
einer Einrichtung, die eine eingebaute Selbsttestmöglichkeit enthält, in einer
Abtastkette für
eine Abtastprüfung enthalten
sind, und insbesondere, jedoch nicht ausschließlich eine Speichereinrichtung.
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Die
Abtastprüfung
ist eine gut eingeführte Technik
zum Prüfen
der Verbindungen von integrierten Schaltungen sowie zum Prüfen der
Funktionalität und
der Leistungsfähigkeit
von logischen Schaltungen. Der IEEE-Standard 1149.1-1990 definiert
Schaltungen zur Abtastprüfung.
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Es
ist vorgesehen, dass eine einfache Abtastprüfung die Unversehrtheit von
Verbindungen in einer integrierten Schaltung prüft. Das wird erreicht, indem
eine Abtastkette von Prüfinformationen
durch die Verbindungen geleitet wird und sichergestellt wird, dass
die korrekten Informationen ausgetastet werden.
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Bestimmte
Blöcke
in integrierten Schaltungseinrichtungen eignen sich jedoch nicht
zur vollständigen
Abtastprüfung.
Eine Speichereinrichtung, wie etwa ein RAM, besitzt z. B. Daten-,
Adressen- und Steuereingänge
sowie einen Datenausgang. Der Datenausgang ist jedoch nicht direkt
mit den Daten-, Adressen- und Steuereingängen verbunden. Bei einer Abtastprüfung wird
deswegen eine derartige Speichereinrichtung normalerweise mit einer
Schaltung versehen, derart, dass der Dateneingang zur Speichereinrichtung
direkt zu ihrem Datenausgang umgeleitet werden kann. Auf diese Weise
können
der Dateneingang und die Ausgangsverbindungen der Speichereinrichtung
durch Abtasten geprüft
werden, es gibt jedoch keine Mittel zur Abtastprüfung der Steuer- und Adresseneingänge der
Speichereinrichtung. Der Dateneingang zur Speichereinrichtung besitzt
die gleiche Breite wie der Datenausgang und kann deswegen bei einer
Abtastprüfung
in einfacher Weise direkt auf ihren Speicherdatenausgang geleitet
werden.
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Bei
derartigen Anordnungen wird die Speichereinrichtung selbst während einer
Abtastprüfung nicht
geprüft,
sondern sie wird bei einem separaten eingebauten Selbsttest (BIST)
geprüft.
Zu diesem Zweck ist gewöhnlich
ein BIST-Controller vorgesehen, der Prüfsignale für die Speichereinrichtung auf den
Dateneingangs-, Adressen- und Steuersignalleitungen erzeugt und
prüft,
dass die korrekten Datenausgänge
durch die Speichereinrichtung erzeugt werden.
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Der
BIST-Controller kann im Einzelnen bestimmte Bits von Prüfmustern
in die Speichereinrichtung schreiben und anschließend die
Prüfmuster
lesen, um sicherzustellen, dass die gelesenen Prüfmuster den geschriebenen Mustern
entsprechen.
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Obwohl
die Speichereinrichtung selbst unter Verwendung eines eingebauten
Selbsttests in geeigneter Weise geprüft werden kann und die Dateneingangs-
und Datenausgangsverbindungen unter Verwendung einer Abtastprüfung geprüft werden
können,
gibt es einen Nachteil bei der Prüfung von integrierten Schaltungen,
die derartige Speichereinrichtungen enthalten, dahingehend, dass
kein Mittel vorhanden ist, um insbesondere die Unversehrtheit der Verbindungen
der Steuer- und
Adressensignalleitungen zu prüfen.
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Dieser
Nachteil bei der Anwendung der Abtastprüfung auf integrierte Schaltungen
ist nicht nur mit adressierten Speichereinrichtungen verbunden, sondern
im Allgemeinen mit Vorrichtungen verbunden, die eine Anzahl von
Eingängen
besitzen, die größer als
die Anzahl der Ausgänge
ist, und bei denen keine direkte Korrelation zwischen den Eingängen und
den Ausgängen
vorhanden ist. Diese anderen Einrichtungen können z. B. eine FIFO-Warteschlange
oder einen Stapel enthalten, der keine Adresse besitzt, sondern
stattdessen eine interne Beschaffenheit aufweist, um die Adressierung
zu bewältigen.
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Es
ist daher eine Aufgabe der vorliegenden Erfindung, eine Schaltung
zu schaffen, die ermöglicht,
dass eine Einrichtung, die eine größere Anzahl von Eingängen als
Ausgänge
besitzt, wie etwa eine Einrichtung in einer integrierten Schaltung
mit eingebauten Selbsttestmöglichkeiten,
einer Abtastprüfung unterzogen
werden kann, um die Unversehrtheit der Verbindungen aller Signalleitungen
zu prüfen.
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Die
Zusammenfassung des japanischen Patents
JP 03 185696 A beschreibt
eine Vorrichtung zum Prüfen
einer schnellen Halbleitervorrichtung mit einer vorhandenen Halbleiterprüfeinrichtung
durch das Bereitstellen einer arithmetischen Schaltung zwischen
Ausgangsdaten-Busleitungen, die parallele Operationen ausführt. Eine
Exklusiv-ODER-Schaltung zwischen Busleitungen ist mit einem Schalter, der
ebenfalls mit der Einrichtung verbunden ist, so verbunden, dass
der Schalter bei der Prüfung
mit dem Ausgang des Exklusiv-ODER-Gatters verbunden ist.
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Ein
zusätzliches
Problem entsteht dadurch, dass die zu prüfende Einrichtung ein getaktetes
Element enthalten kann. Bei der Abtastprüfungsbetriebsart, bei der die
Einrichtung umgangen wird, wird somit ein derartiges getaktetes
Element aus dem Abtastweg entfernt. Wenn ein Verknüpfungsweg
von dem Ausgang einer zu prüfenden
Einrichtung zu dem Eingang der nächsthöheren Ebene
in der Hierarchie des Schaltungsentwurfs vorhanden ist, könnte das während der
Umleitungsbetriebsart eine Verknüpfungsschleife
erzeugen, bei der die Möglichkeit
von Schwingungen bestehen und die für den Umfang der Prüfung nachteilig
ist.
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Gemäß der vorliegenden
Erfindung wird daher eine Schaltung zur Abtastprüfung einer Einrichtung geschaffen,
die mehrere Eingänge
und zumindest einen Ausgang hat, wobei die Anzahl von Eingängen größer als
die Anzahl von Ausgängen
ist, wobei die Schaltung aufweist: ein Exklusiv-ODER-Gatter, um
die mehreren der Eingänge
zu empfangen und um einen Exklusiv-ODER-Ausgang zu erzeugen; und
dadurch gekennzeichnet, dass die Einrichtung zumindest ein getaktetes
Element enthält;
wobei die Schaltung ferner aufweist; einen Abtastzwischenspeicher
bzw. -latch, um als einen Dateneingang den Exklusiv-ODER-Ausgang
zu empfangen und als einen Datenausgang einen getakteten Exklusiv-ODER-Ausgang zur Verfügung zu
stellen; eine Multiplexeinrichtung, um den zumindest einen Datenausgang
zu empfangen und den getakteten Exklusiv-ODER-Ausgang von dem Abtastzwischenspeicher
bzw. -latch zu empfangen und um selektiv einen wie etwa einen Datenausgang
auszugeben; wobei die Multiplexeinrichtung in Reaktion auf ein Abtast-Prüfsignal
den getakteten Exklusiv-ODER-Ausgang als den Datenausgang in einer
Abtastkette ausgibt.
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Die
Erfindung schafft außerdem
ein Verfahren zur Abtastprüfung
einer Einrichtung, die mehrere Eingänge und zumindest einen Ausgang
hat, wobei die Anzahl von Eingängen
größer als
die Anzahl von Ausgängen
ist, wobei das Verfahren aufweist: die Eingänge werden mit einer Exklusiv-ODER-Operation
bearbeitet, um einen Exklusiv-ODER-Ausgang zu erzeugen; und dadurch,
dass die Einrichtung zumindest ein Taktelement enthält und durch
die Schritte: Zwischenspeichern bzw. Latchen des Exklusiv-ODER-Ausgangs
und zur Verfügungstellung
eines getakteten Exklusiv-ODER-Ausgangs; und wahlweise wird einer
von dem zumindest einen Ausgang und dem getakteten Exklusiv-ODER-Ausgang
ausgegeben, wobei der getaktete Exklusiv-ODER-Ausgang in Reaktion
auf ein Abtastprüfsignal
ausgegeben wird.
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Für ein besseres
Verständnis
der vorliegenden Erfindung und um zu zeigen, wie diese realisiert werden
kann, wird nun lediglich beispielhaft auf die 1 bis 4 der
beigefügten
Zeichnung Bezug genommen, in der:
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1 ein
Blockschaltplan ist, der eine zu prüfende integrierte Schaltung
darstellt, die eine Speichereinrichtung enthält;
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2 ein
Blockschaltplan einer Schaltung ist, die ermöglicht, dass alle Verbindungen
der Speichereinrichtung gemäß einer
beispielhaften Ausführungsform
der vorliegenden Erfindung einer Abtastprüfung unterzogen werden können;
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3 ein
Blockschaltplan ist, der eine Schaltung veranschaulicht, die ermöglicht,
dass eine Speichereinrichtung einer Abtastprüfung unterzogen werden kann,
wenn die Speichereinrichtung ein getaktetes Element enthält; und
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4 eine
Schaltung veranschaulicht, die ermöglicht, dass alle Verbindungen
der Speichereinrichtung dann, wenn die Speichereinrichtung ein getaktetes
Element enthält,
gemäß einer
Ausführungsform
der vorliegenden Erfindung einer Abtastprüfung unterzogen werden können.
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In
der folgenden Beschreibung wird die vorliegende Erfindung unter
Bezugnahme auf eine beispielhafte Ausführungsform beschrieben, bei
der die Einrichtung, die eine Anzahl von Eingängen hat, die größer als
die Anzahl von Ausgängen
ist, eine adressierte Speichereinrichtung ist. Es ist jedoch klar,
dass die vorliegende Erfindung nicht auf eine derartige beispielhafte
Ausführungsform
beschränkt
ist und in einer Umgebung zur Abtastprüfung im Allgemeinen auf jede
Einrichtung angewendet werden kann, die eine Anzahl von Eingängen hat,
die größer als
eine Anzahl von Ausgängen
ist.
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1 veranschaulicht
einen Blockschaltplan einer integrierten Schaltungseinrichtung,
die ein Speicherelement enthält.
Die integrierte Schaltungseinrichtung enthält eine Funktionslogik, die
allgemein mit dem Bezugszeichen 2 angegeben ist, und eine Speichereinrichtung 8.
Die integrierte Schaltungseinrichtung ist außerdem mit Multiplexeinrichtungen 10, 12, 14, 16 und 18 versehen,
um Prüfoperationen
zu implementieren, wie später
beschrieben wird.
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Ein
Prüf-Controller 4 ist
vorgesehen, um die Prüfoperationen
zu steuern, die an der integrierten Schaltung ausgeführt werden.
Der Prüf-Controller kann
einen TAP-Controller (TAP, Prüfzugangsanschluss)
gemäß IEEE-Standard
1149.1-1990 enthalten. Der Prüf-Controller 4 kann
auf der integrierten Schaltung oder außerhalb davon vorgesehen sein.
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Wie
in 1 gezeigt ist, umfasst die Funktionslogik 2 Blöcke der
Verknüpfungslogik 24 und 26 und
Zwischenspeicher 20, 22. Die Funktionslogik 2 kann
tatsächlich
mehrere derartige Blöcke
aus Logikschaltungen und Zwischenspeichern enthalten. Daher kann
die Funktionslogik des Chips in Blöcke der Kombinationslogik unterteilt
sein, die zwischen Zwischenspeichern oder getakteten Elementen angeordnet
sind. Für
den Zweck der Ausführung
einer Abtastprüfung
gemäß IEEE-Standard 1149.1-1990
wird jeder der Zwischenspeicher in der Funktionslogik durch einen
Abtastzwischenspeicher ersetzt, der durch Elemente 20 und 22 angegeben
ist. Der Abtastzwischenspeicher schafft die Möglichkeit, während normalen
Funktionsoperationen der Funktionslogik 2 als normaler
Zwischenspeicher betrieben zu werden und kann bei einer Abtastprüfungsoperation eine
Abtastprüfung
ausführen,
wie später
beschrieben wird.
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Der
Prüf-Controller 4 erzeugt
auf der Leitung 34 ein Signal, das den Beginn eines eingebauten Selbsttests
BIST angibt, auf der Leitung 32 ein Signal, das den Beginn
einer Abtastprüfung
SCAN angibt, auf der Leitung 30 einen Abtastdatenausgang SCANDO
und auf den Leitungen 28 Abtaststeuersignale SCANCO. Der
Prüf-Controller 4 empfängt außerdem auf
der Leitung 29 ein Abtastdateneingangssignal SCANDI von
der Funktionslogik. Der Prüf-Controller 4 kann
weitere Prüfsteuersignale empfangen
und erzeugen, was für
einen Fachmann selbstverständlich
ist. Der Logikblock 26 empfängt auf der Leitung 36 ein
Eingangssignal von einer Stelle innerhalb der integrierten Schaltung
oder möglicherweise
außerhalb
des Chips. Der Logikblock 26 erzeugt auf der Leitung 38 ein
Ausgangssignal an den Abtastzwischenspeicher 22. Der Abtastzwischenspeicher 22 erzeugt
auf der Leitung 40 ein Ausgangssignal an den Logikblock 24,
der seinerseits auf der Leitung 42 ein Ausgangssignal an
den Abtastzwischenspeicher 20 erzeugt. Der Abtastzwischenspeicher 20 erzeugt
einen Datenausgang auf der Leitung 44. Der Abtastzwischenspeicher 22 empfängt außerdem auf
der Leitung 30 das Signal SCANDO von dem Prüf-Controller 4,
gibt auf der Leitung 52 seinen eigenen Abtastausgang aus,
der in den Abtastzwischenspeicher 20 eingegeben wird, wobei
der Abtastzwischenspeicher 20 seinerseits auf der Leitung 54 einen Abtastausgang
ausgibt, der zu der weiteren Schaltung in der Funktionslogik 2 geschaltet
wird oder möglicherweise
auf der Leitung 29 direkt zu dem Abtastdateneingangssignal
SCANDI zum Prüf-Controller 4 geschaltet
wird. Die Abtaststeuersignale SCANCO auf der Leitung 28 werden
in die Abtastzwischenspeicher 20 und 22 eingegeben,
um die Abtastprüfungsoperationen
zu steuern, und die Abtastzwischenspeicher 20 und 22 empfangen
außerdem
auf der Leitung 32 das Signal SCAN.
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Die
Funktionslogik 2 erzeugt im normalen Betrieb auf den Leitungen 44 Datensignale,
auf der Leitung 46 Adressensignale und auf der Leitung 48 Steuersignale
an die Speichereinrichtung 8. Jedes dieser Daten-, Adressen-
und Steuersignale bildet einen der zwei Eingänge für jede der Multiplexeinrichtungen 10, 12 bzw. 14.
Der BIST-Controller 6 erzeugt Prüfdaten-, Adressen- und Steuersignale
auf den Leitungen 56, 58 bzw. 60 an einander
abwechselnde Eingänge
von jeder der Multiplexeinrichtungen 10, 12 und 14.
Die Multiplexeinrichtungen 10, 12 und 14 werden
durch das Signal BIST gesteuert, um einen Satz Eingänge von
ihren entsprechenden Sätzen
von Eingängen
auf den entsprechenden Ausgangsleitungen 64, 66 und 68 auszugeben.
Der Ausgang 64 der Multiplexeinrichtung 10 bildet
die Dateneingangssignale DATAIN für die Speichereinrichtung 8,
die Ausgänge
auf der Leitung 66 von der Multiplexeinrichtung 12 bilden
den Adresseneingang ADDRESS für die
Speichereinrichtung 8 und die Ausgänge auf den Leitungen 68 von
der Multiplexeinrichtung 14 bilden die Steuereingänge CONTROL
für die
Speichereinrichtung 8. Für die Zwecke dieser beispielhaften
Ausführungsform
besitzt der Dateneingang DATAIN für die Speichereinrichtung 8 eine
Breite von acht Bit, der Adresseneingang ADDRESS besitzt eine Breite von
sechs Bit und der Steuereingang CONTROL besitzt eine Breite von
zwei Bit. Der Dateneingang DATAIN auf der Leitung 64 bildet
außerdem
einen Eingang für
die Multiplexeinrichtung 18. Der andere Eingang der Multiplexeinrichtung 18 wird
durch den Datenausgang der Speichereinrichtung 8 auf der
Leitung 70 bereitgestellt. Die Multiplexeinrichtung 18 wird
durch das Signal SCAN auf der Leitung 32 gesteuert, um
einen ihrer zwei Eingänge
für den
Ausgang als die Ausgangsdaten DATAOUT auf der Leitung 72 auszuwählen, der
einen Eingang für
die Multiplexeinrichtung 16 bildet. Die Multiplexeinrichtung 16 wird
durch das Signal BIST gesteuert, um die Ausgangsdaten DATAOUT auf
der Leitung 72 entweder über die Leitung 62 zum
BIST-Controller 6 oder über Leitungen 50 zur
Funktionslogik 2 zu schalten. Die integrierte Schaltung,
die in 1 gezeigt ist, besitzt drei Betriebsarten: die
Betriebsart der normalen Funktion, die Betriebsart der Abtastprüfung und
die Betriebsart des eingebauten Selbsttests.
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In
der Betriebsart der Normalfunktion wird keines der Signale SCAN
oder BIST gesetzt, so dass die Abtastzwischenspeicher 22 und 20 in
der Funktionslogik als normale Zwischenspeicher arbeiten, um Daten
durchzutakten. Obwohl in 1 keine Taktsignale gezeigt
sind, wird ein Fachmann anerkennen, dass alle getakteten Einrichtungen,
wie etwa die Abtastzwischenspeicher 20 und 22 und
der BIST-Controller 6 ein Systemtaktsignal empfangen. Die
Multiplexeinrichtungen 10, 12 und 14 werden
dann, wenn das Signal BIST nicht gesetzt ist, so gesteuert, dass die
entsprechenden Eingänge
auf den Leitungen 44, 46 und 48 an den
Ausgängen 64, 66 und 68 ausgegeben
werden. Die Multiplexeinrichtung 18 wird dann, wenn das
Signal SCAN nicht gesetzt ist, so gesteuert, dass sie die Signale
auf der Leitung 70 als Ausgangsdaten DATAOUT auf der Leitung 72 ausgibt,
und die Multiplexeinrichtung 16 wird dann, wenn BIST nicht
gesetzt ist, so gesteuert, dass sie die Ausgangsdaten DATAOUT auf
der Leitung 50 an die Funktionslogik ausgibt. Auf diese
Weise adressiert die Funktionslogik 2 die Speichereinrichtung 8 auf normale
Weise, um von dieser Daten zu lesen oder in diese Daten zu schreiben.
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In
einer Betriebsart des eingebauten Selbsttests setzt der Prüf-Controller 4 das
Signal BIST auf der Leitung 34, das den BIST-Controller 6 auslöst, um einen
Betrieb des eingebauten Selbsttests zu beginnen. Das BIST-Signal
schaltet die Multiplexeinrichtungen 10, 12 und 14 in
der Weise, dass die Signale auf den Leitungen 56, 58 und 60 auf
den Leitungen 64, 66 und 68 der Speichereinrichtung 8 ausgegeben
werden. Die Multiplexeinrichtung 16 wird so geschaltet,
dass der Datenausgang DATAOUT von der Leitung 72 auf die
Leitung 62 geschaltet wird und an den BIST-Controller 6 ausgegeben
wird. Die Multiplexeinrichtung 18 bleibt dann, wenn das
Signal SCAN nicht gesetzt ist, so geschaltet, dass die Signale auf
der Leitung 70 zu den Signalen auf der Leitung 72 geschaltet
werden. Der BIST-Controller 6 beginnt
dann eine standardmäßige Prüfoperation
der Speichereinrichtung 8, indem er Prüfmuster in die Speichereinrichtung 8 schreibt
und von dieser die geschriebenen Prüfmuster liest. Die Daten, die
von der Speichereinrichtung 8 gelesen werden und von dem BIST-Controller 6 auf
der Leitung 62 empfangen werden, werden mit einem erwarteten
Ergebnis verglichen. Auf diese Weise wird die Funktionalität der Speichereinrichtung 8 vollständig geprüft. Wenn
jedoch während
des eingebauten Selbsttests ein Fehler erfasst wird, kann dieser
Fehler bei der Speichereinrichtung 8, bei dem BIST-Controller 6 selbst
oder bei den Verbindungen, die den BIST-Controller und die Speichereinrichtung 8 umgeben,
liegen.
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Für den Zweck
der Prüfung
der Verbindungen nicht nur des BIST-Controllers und der Speichereinrichtung 8,
sondern außerdem
der Verbindungen der Funktionslogik 2 wird die Abtastprüfung bereitgestellt.
Eine Abtastprüfung
wird durch den Prüf-Controller 4 ausgelöst, indem
das Signal SCAN auf der Leitung 32 gesetzt wird. In einer
Betriebsart der Abtastprüfung
ist das Signal BIST nicht gesetzt, deswegen verbinden die Multiplexeinrichtungen 10, 12 und 14 ihre
Eingänge
auf den Leitungen 44, 46 und 48 mit ihren
Ausgängen
auf den Leitungen 64, 66 bzw. 68 und
die Multiplexeinrichtung 16 verbindet die Signale auf der
Leitung 72 mit den Signalen 50. Das Signal SCAN
schaltet dann, wenn es gesetzt ist, die Multiplexeinrichtung 18 in
der Weise, dass die Eingangsdaten DATAIN auf der Leitung 64 zu
den Ausgangsdaten DATAOUT auf der Leitung 72 ausgegeben
werden. In der Betriebsart der Abtastprüfung gibt der Prüf-Controller 4 auf
der Abtastdaten-Ausgangsleitung 30 serielle Bits der Daten
aus, die durch die Abtastkette geschoben werden sollen, die die
Abtastzwischenspeicher 20, 22 sowie weitere Abtastzwischenspeicher
umfasst. Derartige Prüfdaten
werden zwischen den verschiedenen Abtastzwischenspeichern 20 und 22 durch
die Leitungen 30, 52 und 54 getaktet.
Eine einfache Abtastprüfung
verschiebt diese Daten lediglich durch alle Abtastzwischenspeicher der
integrierten Schaltung und führt
sie als das Abtastdaten-Eingangssignal SCANDI auf der Leitung 29 zum
Prüf-Controller 4 zurück. Der
Prüf-Controller 4 stellt
dann fest, ob die zurückgetasteten
Daten mit den ausgetasteten Daten übereinstimmen. Jede Abweichung
gibt einen Fehler an.
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Eine
etwas nützlichere
Abtastprüfung
besteht darin, die tatsächliche
funktionale Unversehrtheit der Logik auf der integrierten Schaltung
zu prüfen.
Bei dieser funktionalen Abtastprüfung
wird wie zuvor ein serielles Abtastmuster durch die Abtastzwischenspeicher 20 und 22 getastet.
Nachdem das vollständige
Abtastmuster in die Abtastzwischenspeicher getastet wurde, werden
jedoch die Abtastzwischenspeicher durch Steuersignale SCANCO in
der Weise gesteuert, dass sie ihre Datenausgänge "aktualisieren". Daher erscheint z. B. bei dem Abtastzwischenspeicher 22 in
Reaktion auf eine "Aktualisieren"-Operation ein Abtastprüfbit an
dem Abtasteingang 30 zum Abtastzwischenspeicher 22 an
dem Datenausgang 40 des Abtastzwischenspeichers 22 und wird
in die Logik 24 eingegeben. Beim nächsten Taktzyklus "erfasst" der Abtastzwischenspeicher 20 den Ausgang
der Logik 24 an seinem Dateneingang 42. Der auf
diese Weise "erfasste" Datenaus gang wird dann
in der Abtastkette über
den Abtastausgang 54 des Abtastzwischenspeichers 20 zu
dem Prüf-Controller 4 zurückgeführt. Bei
dieser Operation kann der Prüf-Controller 4 somit
feststellen, ob die Ergebnisse, die durch die Logikblöcke 24 und 26 erreicht
werden, die erwarteten Ergebnisse sind. Auf diese Weise prüft diese
funktionale Abtastprüfung
nicht nur die Unversehrtheit der Verbindungen der integrierten Schaltung,
sondern außerdem
die Funktionalität
der Logikblöcke
der integrierten Schaltung. Wie erkannt wird, stellt bei einer derartigen
Abtastprüfung
die Verbindung, die durch die Signalleitungen 44, 64, 72 und 50 vorgesehen
ist, einen Teil der Abtastkette dar und deswegen kann jeder Fehler
der Verbindungen zwischen ihnen durch den Prüf-Controller 4 erfasst
werden. Es ist jedoch selbstverständlich, dass die Signalleitungen 66 und 68 keinen
Teil der Abtastkette darstellen.
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In 2 ist
eine Modifikation der Schaltung von 1 gezeigt,
die ermöglicht,
dass die Steuer- und Adressensignale für die Speichereinrichtung 8 als
Teil der Abtastkette enthalten sein können. Lediglich diejenigen
Elemente von 1, die erforderlich sind, damit
die Erfindung beschrieben werden kann, sind in 2 gezeigt.
Außerdem
werden in 2 gleiche Bezugszeichen verwendet,
um die gleichen Elemente wie die in 1 gezeigten
Elemente anzugeben.
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Um
zu ermöglichen,
dass die Steuer- und Adressensignale, die in die Speichereinrichtung 8 eingegeben
werden, durch Abtasten geprüft
werden können,
damit der Umfang der Abtastprüfung
an der integrierten Schaltung verbessert wird, ist an dem zweiten
Eingang der Multiplexeinrichtung 18 ein Exklusiv-ODER-Gatter 80 vorgesehen.
Wie in 2 gezeigt ist, bilden alle Signale auf den Leitungen 68, 66 und 64 Eingänge für das Exklusiv-ODER-Gatter 80.
Der Ausgang des Exklusiv-ODER-Gatters 80 auf der
Leitung 82 bildet anstelle der Eingangdaten DATAIN auf
der Leitung 64, die in 1 gezeigt
sind, den zweiten Eingang der Multiplexeinrichtung 18. Der
Ausgang des Exklusiv-ODER-Gatters 80 auf der Leitung 82 besitzt
eine Breite von acht Bit, um den geeigneten Eingang für die Multiplexeinrichtung 18 zu
bilden. Somit wird jedes Bit des Eingangsdatensignals auf der Leitung 64 mit
zumindest einem Bit entweder des Adressensignals ADDRESS oder des Steuersignals
CONTROL auf den Leitungen 66 bzw. 68 mit einer
Exklusiv-ODER-Operation bearbeitet. In der vorliegenden Erfindung
besitzt die Adresse eine Breite von sechs Bit und die Steuersignale
besitzen eine Breite von zwei Bit, wobei jedes Bit der Adresse mit
sechs Bit des Eingangsdatensignals einer Exklusiv-ODER-Operation
behandelt werden kann und die anderen zwei Bit des Eingangsdatensignals
können mit
den zwei Bit des Steuersignals CONTROL einer Exklusiv-ODER-Operation
behandelt werden. Somit ist jeder der acht Ausgänge auf der Signalleitung 82 des
Exklusiv-ODER-Gatters eine Exklusiv-ODER-Verknüpfung von zwei entsprechenden Eingängen. Eine Änderung
an einem der Eingänge wird
eine Änderung
des entsprechenden Ausgangs bewirken.
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Somit
kann in einer Betriebsart der Abtastprüfung das Abtastprüfmuster
in der Weise erzeugt werden, dass unterschiedliche Bit auf der Eingangsdaten-Signalleitung 64 erzeugt
werden, die einen Teil der Abtastkette bildet. In Reaktion auf eine Änderung der
Bit am Eingangsdatensignal sollten sich die Ausgänge des Exklusiv-ODER-Gatters 80 ändern. Sie werden
sich jedoch nicht ändern,
wenn sich außerdem
eines der Steuer- oder Adressensignale auf den Leitungen 68 und 66 ändern, wodurch
ein Fehler angezeigt wird. Somit können durch das Vorsehen des Exklusiv-ODER-Gatters 80,
das in 2 gezeigt ist, alle Verbindungen, die die Speichereinrichtung 2 umgeben,
durch Abtasten geprüft
werden.
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Wiederum
in 1 entsteht bei der Abtastprüfung ein weiteres Problem,
wenn die Speichereinrichtung 8 selbst ein getaktetes Element
enthält. Wenn
die Speichereinrichtung 8 ein getaktetes Element enthält, gibt
es Eingänge,
die nicht zu den Ausgängen
durchlässig
sind. In der Betriebsart der Abtastprüfung, bei der die Speichereinrichtung
umgangen wird, wird das getaktete Element der Speichereinrichtung 8 aus
dem normalen Schaltungsweg genommen. Wenn ein Verknüpfungsweg
von dem Ausgang 50 auf der nächsten Ebene der Entwurfshierarchie
zurück
zum Eingang 44 vorhanden ist, könnte dieser eine Verknüpfungsschleife
während
der Umleitungsbetriebsart erzeugen, bei der die Möglichkeit von
Schwingungen besteht und die für
die Prüfoperation
nachteilig ist. Um dieses Problem zu beseitigen kann ein getastetes
Flipflop in der Umleitung der Speichereinrichtung 8 enthalten
sein, wie in 3 dargestellt ist. In 3 werden
die gleichen Bezugszeichen verwendet, um Einrichtungen darzustellen, die
in den 1 oder 2 gezeigt sind.
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Wie
in 3 erkannt werden kann, wird das Problem, das durch
das Vorhandensein eines getakteten Elements in der Speichereinrichtung 8 bewirkt wird, überwunden,
indem ein Abtastzwischenspeicher 64 an dem zweiten Eingang
der Multiplexeinrichtung 18 angeordnet wird. Auf diese
Weise bilden die Eingangsdaten DATAIN für die Speichereinrichtung 8 einen
Eingang für
den Abtastzwischenspeicher 84, wobei der Ausgang des Abtastzwischenspeichers 84 auf
der Leitung 90 den zweiten Eingang für die Multiplexeinrichtung 18 anstelle
der eigentlichen Eingangsdaten auf der Leitung 64 bildet,
wie in 1 gezeigt ist. Die Eingangsdaten auf der Leitung 64 bilden
einen Dateneingang für
den Abtastzwischenspeicher und der Ausgang 90 ist der Datenausgang
des Abtastzwischenspeichers. Der Abtastzwischenspeicher 84 besitzt
außerdem
einen Abtasteingang 86 und einen Abtastausgang 88.
Der Abtasteingang 86 empfängt den Abtastausgang eines
anderen Abtastzwischenspeichers in einer Abtastkette, z. B. den
Ausgang 54 des Abtastzwischenspeichers 20. Der
Abtastausgang 88 des Abtastzwischenspeichers 84 bildet
einen Abtasteingang für
einen weiteren Abtastzwischenspeicher in der Abtastkette oder kann alternativ
direkt den Abtastdateneingang SCANDI auf der Leitung 29 für den Prüf-Controller 4 bilden. Der
Abtastzwischenspeicher 84 arbeitet exakt in der gleichen
Weise wie die Abtastzwischenspeicher 20 und 22 als
Funktionslogik 2, die oben beschrieben wurde.
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4 zeigt
die Kombination der Schaltungen der 2 und 3,
wobei sowohl das Exklusiv-ODER-Gatter 80 als auch der Abtastzwischenspeicher 84 vorgesehen
sind, um einen vollständigen Abtastumfang
der Verbindungen zur Speichereinrichtung 8 ohne das Problem
sicherzustellen, das mit möglichen
Schwingungen verbunden ist, die durch getaktete Elemente in der
Speichereinrichtung 8 eingeführt werden.