DE10338922A1 - Elektrische Diagnoseschaltung sowie Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung - Google Patents

Elektrische Diagnoseschaltung sowie Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung Download PDF

Info

Publication number
DE10338922A1
DE10338922A1 DE10338922A DE10338922A DE10338922A1 DE 10338922 A1 DE10338922 A1 DE 10338922A1 DE 10338922 A DE10338922 A DE 10338922A DE 10338922 A DE10338922 A DE 10338922A DE 10338922 A1 DE10338922 A1 DE 10338922A1
Authority
DE
Germany
Prior art keywords
input
gate
output
circuit
xor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10338922A
Other languages
English (en)
Other versions
DE10338922A8 (de
DE10338922B4 (de
Inventor
Andreas Leinigner
Michael GÖSSEL
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10338922.9A priority Critical patent/DE10338922B4/de
Priority to US10/568,842 priority patent/US7814384B2/en
Priority to PCT/DE2004/001799 priority patent/WO2005020075A1/de
Publication of DE10338922A1 publication Critical patent/DE10338922A1/de
Publication of DE10338922A8 publication Critical patent/DE10338922A8/de
Application granted granted Critical
Publication of DE10338922B4 publication Critical patent/DE10338922B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/318547—Data generators or compressors

Abstract

Die elektrische Diagnoseschaltung zum Testen eines integrierten Schaltkreises umfasst mehrere externe Eingänge (E), mehrere im Wesentlichen gleichartige, hintereinander angeordnete Schalteinheiten sowie einen Schaltungsausgang (116). Die Schalteinheiten sind derart steuerbar ausgebildet, dass ein am internen Eingang der Schalteinheit anliegendes Eingangssignal in Abhängigkeit eines Steuersignals der Schalteinheit entweder unverändert an den internen Eingang der jeweils dahinter angeordneten Schalteinheit weiterleitbar oder mit dem jeweils am externen Eingang (E) anliegenden Testsignal verknüpfbar ist.

Description

  • Die Erfindung betrifft eine elektrische Diagnoseschaltung sowie ein Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung.
  • Bedingt durch den hohen Integrationsgrad gängiger sequenzieller Schaltungen erfordern der Test und die Diagnose solcher Schaltungen einen hohen Aufwand. Beim Test elektronischer Schaltungen werden üblicherweise Testpattern an die Eingangskontakte der zu testenden Schaltungen angelegt und die Testantworten der Schaltungen ausgewertet.
  • Dabei ist es denkbar, die Testantworten der zu testenden Schaltungen in einem Multiinputsignaturregister zu einer Signatur zusammenzufassen bzw. zu kompaktieren. Die derart erhaltene Signatur wird in dem beim Test solcher integrierter Schaltungen zum Einsatz kommenden Testern mit bspw. mittels einer Simulation vorher ermittelten fehlerfreien Signatur verglichen. Wenn die beiden Signaturen übereinstimmen, so ist die integrierte Schaltung fehlerfrei. Sind die beiden Signaturen unterschiedlich, so ist die getestete Schaltung fehlerhaft.
  • Falls eine integrierte Schaltung bei einem solchen Test als fehlerhaft identifiziert wird, so ist es aufwändig und zeitraubend, die fehlerhafte Speicherzellen bzw. die fehlerhaften Elemente dieser integrierten Schaltung genau zu lokalisieren. Zum Identifizieren der fehlerhaften Speicherzellen bzw. des fehlerhaften Schaltungselements müssen daher anschließend an solche zusammenfassenden Testverfahren oft zeitaufwändige und kostenintensive 100%-Tests durch Diagnose durchgeführt werden.
  • Es ist daher Aufgabe der Erfindung, eine elektrische Diagnoseschaltung sowie ein Verfahren zum Testen und zur Diagnose einer integrierten Schaltung anzugeben, mit der bzw. mit dem fehlerhaft ausgegebene Daten der zu diagnostizierenden Schaltung sicher bemerkt sowie schnell und präzise lokalisiert werden können.
  • Diese Aufgabe wird mit dem Gegenstand der unabhängigen Patentansprüche gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den jeweiligen Unteransprüchen.
  • Die Erfindung betrifft eine elektrische Diagnoseschaltung zum Testen und/oder zur Diagnose einer integrierten Schaltung. Diese elektrische Diagnoseschaltung wird im folgenden auch als Kompaktor bezeichnet.
  • Dieser Kompaktor kann auf allen möglichen Schaltungen oder Geräten in jeder Abstraktionsebene bzw. auf jeder Messgeräteebene vorgesehen werden. Insbesondere ist es möglich, diesen Kompaktor auf der eigentlichen zu testenden und/oder zu diagnostizierenden integrierten Schaltung auszubilden, wodurch ein sogenannter Built-In Self Test der integrierten Schaltung möglich wird.
  • Der Kompaktor umfasst mehrere externe Eingänge zum Empfang von digitalen Ausgangswerten einer zu testenden oder zu diagnostizierenden integrierten Schaltung. Diese Ausgangswerte werden im folgenden auch als Testsignale oder als Testdaten bezeichnet. Die externen Eingänge des Kompaktors können direkt an entsprechenden digitalen Ausgängen von Scanpfaden einer solchen integrierten Schaltung anliegen.
  • Des weiteren umfasst die erfindungsgemäße elektrische Diagnoseschaltung mehrere im wesentlichen gleichartige, hintereinander angeordnete Schalteinheiten. Jede dieser Schalteinheiten ist mit jeweils einem externen Eingang verbunden und kann Testsignale einer integrierten Schaltung empfangen.
  • Ferner umfasst jede Schalteinheit jeweils einen internen Eingang für ein Eingangssignal einer davor angeordneten Schalteinheit und/oder für ein rückgekoppeltes Signal, das insbesondere von einer nachgeordneten Schalteinheit auf diesen internen Eingang zurückgeführt wird.
  • Die Schalteinheiten können durch ein Steuersignal derart angesteuert werden, dass ein am internen Eingang anliegendes Eingangssignal entweder unverändert an den internen Eingang der jeweils dahinter angeordneten Schalteinheit weitergeleitet wird und/oder unverändert auf einen internen Eingang einer davor angeordneten Schalteinheit rückgekoppelt wird, oder aber mit dem jeweils am externen Eingang anliegenden Testsignal verknüpft und der aus dieser Verknüpfung ermittelte Verknüpfungswert an den internen Eingang der jeweils dahinter angeordneten Schalteinheit weitergeleitet und/oder an den internen Eingang einer davor angeordneten Schalteinheit rückgekoppelt wird.
  • Der Kompaktor verfügt auch über einen Schaltungsausgang zur Ausgabe eines digitalen Ausgabewerts.
  • Mehrere gemäß der Erfindung hintereinandergeschaltete Schalteinheiten bilden ein Schieberegister. Ein Schieberegister, bei dem Ausgabewerte sowohl an den Anfang des Schieberegisters als auch zwischen einzelne Schalteinheiten des Schieberegisters rückgekoppelt werden, können auch als Schieberegister erster Art bezeichnet werden. Schieberegister, bei denen die Rückkopplung immer an den Anfang des Schieberegisters erfolgt, werden auch als Schieberegister zweiter Art bezeichnet. Dabei ist es möglich, dass nicht nur die Ausgabewerte des Schieberegisters, sondern auch jeweils zwischen den einzelnen Schalteinheiten liegende Werte an den Anfang rückgekoppelt werden.
  • Gemäß einem Grundgedanken der Erfindung können die einzelnen Schalteinheiten selektiv derart angesteuert werden, dass die an den jeweiligen externen Eingängen anliegenden Testsignale der zu testenden und/oder zu diagnostizierenden elektrischen Schaltung von den Schalteinheiten verarbeitet oder auch wahlweise ausgeblendet und nicht berücksichtigt werden. Dabei ist es bei dem erfindungsgemäßen Kompaktor nicht vorgesehen, an den externen Eingängen anliegende Testsignale durch feste Werte, bspw. durch den Wert Null zu ersetzen. Die an den externen Eingängen anliegenden Testsignale werden vielmehr selektiv ausgeblendet.
  • Falls auf wenigstens einem externen Eingang wenigstens ein fehlerhaftes Testsignal durch den nachfolgenden Tester festgestellt wird, so kann die fehlerhafte Scanzelle bzw. die fehlerhafte Speicherzelle oder das fehlerhafte Element der getesteten integrierten Schaltung nämlich durch eine geeignete Abfolge von Testläufen, bei denen einzelne Testsignale selektiv vom Kompaktor nicht erfasst werden, genau bestimmt werden.
  • Erfindungsgemäß werden die auf den Scanpfaden parallel ausgegebenen Testsignale als Informationsbits eines linearen fehlerkorrigierenden Codes betrachtet. Durch selektives Ausblenden von Scanpfaden werden die k Kontrollbits eines fehlerkorrigierenden Codes bei der Diagnose in k Durchläufen am Ausgang des nicht rückgekoppelten Kompaktors ausgegeben. Dadurch können die fehlerhaften Scanzellen genau bestimmt werden. Durch die Fähigkeit, mittels der Kontrollbits eine bestimmte Anzahl von Fehlern in einem Datenbereich korrigieren zu können, können diese Fehler auch genau lokalisiert werden.
  • Wird in einer vorteilhaften Weiterbildung der Erfindung für jeden der k Durchläufe nur die Signatur des Kompaktors und nicht sein Ausgang betrachtet, so lassen sich die fehlerhaften Scanpfade diagnostizieren. Die Anzahl der Kontrollbits wächst logarithmisch mit der Anzahl der Scanpfade. Die Anzahl der Kontrollbits ist im Sinne der dem Fachmann bekannten Codierungstheorie optimal.
  • In einer ersten Ausführungsform des Kompaktors umfasst jede Schalteinheit je ein Gatter, insbesondere ein exklusives Oder-Gatter, je einen Multiplexer und je eine Speichereinheit. Dabei führt jeder externe Eingang auf je einen Eingang des exklusiven Oder-Gatters.
  • Jeder interne Eingang der Schalteinheit führt auf einen ersten Eingang des Multiplexers und parallel dazu auf einen zweiten Eingang des exklusiven Oder-Gatters. Der Ausgang des exklusiven Oder-Gatters ist mit dem zweiten Eingang des Multiplexers verbunden. Der erste Eingang des Multiplexers wird hier als Nulleingang und der zweite Eingang des Multiplexers als der Eins-Eingang gewählt. Der Ausgang des Multiplexers steht mit einem Eingang des Speicherelements in Verbindung. Der Ausgang des Speicherelements stellt auch den Ausgang der Schalteinheit dar.
  • Ein solcher Kompaktor ermöglicht eine interne Ansteuerung derjenigen Werte, die im jeweils nächsten Taktzyklus von den Speicherelementen gelesen werden sollen. Durch das Vorsehen von Multiplexern ergibt sich für die Speicherelemente die Möglichkeit, entweder den Wert des vorhergehenden Speicherelements oder denjenigen Wert zu speichern, der sich aus der exklusiven Oder-Verknüpfung des Werts des davor angeordneten Speicherelements und des am jeweils zugeordneten externen Eingang anliegenden Testsignals ergibt. Bei dieser Ausführungsform des Kompaktors handelt es sich um eine besonders zuverlässig arbeitende und günstig herzustellende Variante.
  • Die Selektion, welche Testsignale welcher externer Eingänge des Kompaktors einer exklusiv Oder-Verknüpfung unterzogen werden sollen und für welche Testsignale welcher Eingänge eine solche Oder-Verknüpfung unterbleiben soll, kann dadurch erfolgen, dass der interne Eingang der Schalteinheit in Abhängigkeit des Steuersignals über den ersten Eingang des Multiplexers oder über das exklusive Oder-Gatter und den zweiten Eingang des Multiplexers mit dem Eingang des Speicherelements der Schalteinheit verbunden wird. Solche selektiven Verknüpfungen und Ausblendungen können mittels steuerbarer Multiplexer besonders vorteilhaft realisiert werden.
  • Gemäß einer weiteren Ausführungsform der Erfindung umfasst der Kompaktor auch eine steuerbare Rückkopplungseinheit, die mit dem Schaltungsausgang verbunden ist und mit welcher der Ausgabewert auf wenigstens einen internen Eingang einer Schaltein heit rückgekoppelt werden kann. Durch die Ansteuerbarkeit der Rückkopplungseinheit ist gewährleistet, dass die am Schaltungsausgang anliegenden Werte nur dann rückgekoppelt werden, wenn dies auch gewünscht ist. Ansonsten arbeitet der erfindungsgemäße Kompaktor wie ein normales nicht rückgekoppeltes Schieberegister. Durch das Ausstatten eines erfindungsgemäßen Kompaktors mit einer solchen steuerbaren Rückkopplungseinheit wird die Funktionalität erweitert.
  • Die Rückkopplungseinheit kann als steuerbares Gatter, insbesondere als steuerbares Und-Gatter ausgebildet sein und über einen Steuersignaleingang verfügen. Wenn an diesem Steuersignaleingang ein vorbestimmter Wert, insbesondere der Wert Eins anliegt, dann wird der Ausgabewert des Kompaktors auf einen oder mehrere interne Eingänge der Schalteinheiten rückgekoppelt. Der erfindungsgemäße Kompaktor kann somit auch im Kompaktiermodus betrieben werden, in dem sich die Signatur des Kompaktors zuverlässig berechnen lässt.
  • Gemäß einer vorteilhaften Weiterbildung der Erfindung können die Schalteinheiten der elektrischen Diagnoseschaltung jeweils über wenigstens zwei, insbesondere hintereinander geschaltete Speichereinheiten verfügen. Der Ausgang der jeweils letzten Speichereinheit jeder Schalteinheit bildet dann auch den Ausgang der betreffenden Schalteinheit. Somit stehen noch mehr Speicherelemente zum temporären Abspeichern der Testsignale zur Verfügung.
  • Es ist auch vorteilhaft, wenn eine oder mehrere Speichereinheiten jeweils hintereinandergeschaltet direkt vor dem Kompaktorausgang oder auch zwischen einzelnen Schalteinheiten platziert werden.
  • Gemäß einer weiteren Ausführungsform der Erfindung verfügt die Rückkopplungseinheit auch über ein exklusives Oder-Gatter, dessen Eingänge von Rückkopplungsleitungen gebildet werden, die jeweils nach wenigstens einer Schalteinheit abzweigen. Der Ausgang des exklusiven Oder-Gatters ist dabei auf einen Eingang des steuerbaren Gatters geführt. Diese vorteilhafte Ausführung des erfindungsgemäßen Kompaktors bildet ein Schieberegister zweiter Art. Dabei können Werte von mehreren Schalteinheiten verknüpft und an den Anfang des erfindungsgemäßen Kompaktors rückgekoppelt werden.
  • Wenn die Rückkopplungseinheit zusätzlich ein weiteres steuerbares Gatter aufweist, dessen Eingänge von einem weiteren Steuersignaleingang und vom Ausgang der letzten Schalteinheit des Kompaktors gebildet werden und dessen Ausgang den Kompaktorausgang bildet, ist es möglich, unbestimmte Werte bzw. X-Werte korrekt zu behandeln. Solche X-Werte kommen nämlich beim Test integrierter Schaltungen oft vor und lassen sich nicht vorhersagen. Durch das Vorsehen des weiteren steuerbaren Gatters wird zuverlässig vermieden, dass bei Auftreten solcher X-Werte der Zustand und die Signatur des Kompaktors unbestimmt wird und somit keine verlässliche Aussage über die Funktionsfähigkeit der getesteten bzw. diagnostizierten integrierten Schaltung mehr möglich ist. Solche unbestimmten Werte werden nämlich durch das weitere steuerbare Gatter auf einen bestimmten Wert gesetzt, wodurch erreicht wird, dass der Zustand des Kompaktors und auch die Ausgabewerte des Kompaktors vorhersagbar bleiben.
  • Das weitere steuerbare Gatter kann dabei als steuerbares Und-Gatter, als steuerbares Oder-Gatter, als steuerbares NAND- Gatter oder als steuerbares NOR-Gatter ausgebildet werden. Bei einem steuerbaren Und-Gatter ist im Falles des Auftretens eines X-Werts der Wert des Steuersignals auf Null, bei einem steuerbaren Oder-Gatter der Wert auf Eins zu setzen.
  • Bei Schieberegistern zweiter Art können zwischen jeweils nacheinander angeordneten Schalteinheiten weitere Gatter, insbesondere weitere exklusive Oder-Gatter liegen. Der jeweils am Schaltungsausgang anliegende Ausgabewert kann auf dieses weitere Gatter bzw. auf diese weiteren Gatter geführt werden, wodurch eine Rückkopplung gemäß dem Schieberegister erster Art erreicht werden kann. Mit einem derart aufgebauten Kompaktor können fehlerhafte Scanzellen schnell und zuverlässig bestimmt werden.
  • Gemäß einer Variante des erfindungsgemäßen Kompaktors kann die erste Schalteinheit abweichend von den übrigen, bereits beschriebenen Speichereinheiten ausgebildet sein und lediglich ein Und-Gatter sowie eine Speichereinheit umfassen. Dabei sind der erste externe Eingang auf den ersten Eingang des Und-Gatters, eine Steuerleitung auf den zweiten Eingang des Und-Gatters und der Ausgang des Und-Gatters auf die Speichereinheit geführt. Der Ausgang der Speichereinheit bildet den Ausgang der ersten Schalteinheit. Die übrigen Schalteinheiten des Kompaktors liegen bei dieser Variante in einer der bereits beschriebenen Ausführungsformen vor. Mit einem derart ausgestalteten erfindungsgemäßen Kompaktor lassen sich integrierte Schaltungen zuverlässig testen.
  • In einer weiteren Ausführungsform der Erfindung ist der Ausgang der letzten Schalteinheit mit einem linear rückgekoppelten Schieberegister verbunden. Das linear rückgekoppelte Schieberegister beinhaltet ein exklusives Oder-Gatter, mehrere nacheinander geschaltete Speicherelemente und wenigstens eine nach einem Speicherelement abzweigende Rückkopplungsleitung, die auf jeweils einen Eingang des exklusiven Oder-Gatters führt/führen. Das erste Speicherelement ist mit dem Ausgang des exklusiven Oder-Gatters verbunden. Mit einem Kompaktor, der ein derartiges Schiebregister aufweist, können integrierte Schaltungen ebenfalls zuverlässig getestet werden.
  • Gemäß einer vorteilhaften Weiterbildung weist der Kompaktor zu seiner Steuerung an seinen Eingängen eine Auswahlschaltung auf.
  • Die Erfindung betrifft auch eine zu testenden und/oder zu diagnostizierende integrierten Schaltung, auf der ein Kompaktor in einer der vorstehend beschriebenen Ausführungsformen, insbesondere zusätzlich zur normalen Schaltung quasi als add-on enthalten ist. Dabei ist der Kompaktor auf dem integrierten Schaltkreis oder auf dem Halbleiterbauteil monolithisch integriert.
  • Die Erfindung betrifft auch eine Nadelkarte zum Testen von integrierten Schaltungen, bei der ein Kompaktor in einer der vorstehend beschriebenen Ausführungsformen integriert ist.
  • Die Erfindung betrifft weiterhin ein testerspezifisches load board mit Testfassungen zum Einstecken von integrierten Schaltungen oder zur Aufnahme einer solchen Nadelkarte oder zum Anschluss eines handlers, wobei auf dem load board wenigstens ein Kompaktor in einer der vorstehend beschriebenen Ausführungsformen integriert ist. Ein solches load board kann auch als Adapterboard bezeichnet werden.
  • Die Erfindung betrifft ferner ein Messgerät bzw. einen Tester mit Mess-Sensoren, bspw. für Ströme und für Spannungen und mit Instrumenten zur Erzeugen von digitalen Signalen oder Datenströmen. Dabei ist auf dem Messgerät wenigstens ein Kompaktor in einer der vorstehend beschriebenen Ausführungsformen enthalten.
  • Gemäß einem weiteren Grundgedanken der Erfindung kann der erfindungsgemäße Kompaktor in allen vorstehend beschriebenen Ausführungsformen einfach und sehr platzsparend auf allen möglichen Schaltungen oder Geräten in jeder Abstraktionsebene bzw. auf jeder Messgeräteebene vorgesehen werden. Beeinträchtigungen der Funktionsweise ergeben sich dabei nicht. Die konkrete Ausgestaltung der vorstehend beschriebenen Gegenstände mit einem solchen Kompaktor ergibt sich für den Fachmann vollständig und eindeutig aus den in dieser Patentschrift enthaltenen Informationen sowie aus seinem Fachwissen. Dabei ist lediglich zu beachten, dass der Kompaktor jeweils zusätzlich zu den auf den vorstehend genannten Gegenständen enthaltenen Schaltungen aufzubringen ist.
  • Die Erfindung betrifft des weiteren ein Verfahren zum Testen und/oder zum Diagnostizieren einer integrierten Schaltung.
  • In einem ersten Verfahrensschritt wird zunächst ein Kompaktor bereitgestellt, der n externe Eingänge zum Empfang von Testdaten n paralleler Datenströme einer zu testenden und/oder zu diagnostizierenden integrierten Schaltung aufweist und der in der Lage ist, aus den empfangenen Testdaten Signaturen zu erzeugen. Die an den n externen Eingängen anliegenden Testdaten werden dabei über Schalteinheiten selektiv in die Erzeugung der Signaturen miteinbezogen oder nicht miteinbezogen.
  • Danach wird der Kompaktor mit der zu testenden und/oder zu diagnostizierenden integrierten Schaltung derart verbunden, dass die n Eingänge des Kompaktors an den n Ausgängen der Scanpfade der integrierten Schaltung anliegen.
  • Anschließend werden die Schalteinheiten mit einem Steuersignal beaufschlagt, so dass die an den internen Eingängen der Schalteinheiten anliegenden Eingangssignale mit den jeweils an den externen Eingängen anliegenden Testsignalen verknüpft werden und dass die jeweils aus diesen Verknüpfungen ermittelten Verknüpfungswerte an die internen Eingänge der jeweils dahinter angeordneten Schalteinheiten weitergeleitet werden.
  • Dann werden die Testsignale der Datenströme durch den Kompaktor in einen oder mehreren Testdurchläufen zu einer Signatur verarbeitet. Dabei werden mehrere aufeinanderfolgende Testdurchläufe durchgeführt, wobei in jedem Testdurchlauf eine neue Signatur erzeugt wird. Dabei werden die Testdaten der zu testenden und/oder zu diagnostizierenden integrierten Schaltung zu einem ein Bit breiten Datenstrom am Ausgang des Kompaktors verarbeitet, der auch als Ausgangssignatur bezeichnet wird.
  • Der Tester überprüft nun die Datenworte auf Korrektheit mittels Vergleich der durch den Kompaktor ermittelten Signaturen mit den im Tester abgelegten oder durch den Tester bspw. durch Simulation erzeugten korrekten Signaturen. Dabei wird der im Tester gespeicherte oder im Tester ermittelte ein Bit breite Datenstrom mit dem jeweils am Ausgang des Kompaktors anliegenden ein Bit breiten Datenstrom verglichen.
  • Falls der Tester ein oder mehrere fehlerhafte Signaturen feststellt, werden die folgenden Diagnoseschritte durchgeführt. Der Zeitpunkt, an dem mit der Durchführung dieser Diagnoseschritte begonnen wird, kann dabei unterschiedlich gewählt werden. Mit dem Ausführen der Diagnoseschritte kann sofort nach dem Feststellen einer einzigen fehlerhaften Signatur, nach dem Feststellen einer vorbestimmten Anzahl von fehlerhaften Signaturen oder erst nach Beendigung aller Testläufe begonnen werden.
  • Im Diagnosemodus werden k aufeinanderfolgende Testdurchläufe durchgeführt. Dabei werden nur jeweils diejenigen an dem Eingang Ei anliegenden Daten der n Datenströme im j-ten Durchlauf in die Kompaktierung in der elektrischen Diagnoseschaltung miteinbezogen, wenn der binäre Koeffizient ai,j der Gleichungen zur Bestimmung der Kontrollstellen eines linearen separierbaren fehlerkorrigierenden Kodes mit n Informationsstellen u1, ..., un und mit k Kontrollstellen v1, ..., vk gleich Eins ist. Diejenigen an dem Eingang Ei anliegenden Daten der n Datenströme, bei denen der binäre Koeffizient ai,j den Wert Null annimmt, werden hingegen im j-ten Durchlauf nicht mit in die Kompaktierung einbezogen
  • Die k Kontrollstellen v1, ..., vk sind dabei durch die k binären Gleichungen
    Figure 00130001
    Figure 00140001
    aus den n Informationsstellen bestimmt. Aus diesen Angaben ist es für einen Fachmann ohne weiteres möglich, die Informationsstellen u1, ..., un und die Kontrollstellen v1, ..., vk aus den Testdaten und aus den Signaturen zu ermitteln.
  • Aus den Kontrollstellen (vk) und aus den Informationsstellen (un) kann der Fachmann dann die fehlerhaften Elemente, insbesondere die fehlerhaften Werte und die korrekten Werte der fehlerhaften Zellen der integrierten Schaltung bestimmen.
  • Durch das erfindungsgemäße Verfahren können die fehlerhaft ausgegebenen Testsignale der diagnostizierten Schaltung anhand der Signaturen unter Verwendung von Informations- und Kontrollstellen lokalisiert werden. Das erfindungsgemäße Verfahren eignet sich allgemein für den Schaltungstest mittels parallelen Datenströmen und kann besonders gut bei integrierten Schaltungen mit Scanpfaden angewandt werden.
  • Erfindungsgemäß können diejenigen Zellen und Scanzellen der integrierten Schaltung, in denen fehlerhafte Testsignale während des Tests aufgetreten sind, anhand der kompaktierten Daten genau und schnell lokalisiert werden. Diese Bestimmung der fehlerhaften Zellen erfolgt durch Vergleich der nach der obigen Vorschrift erzeugten Kontrollstellen mit Kontrollbits, die im Tester abgelegt sind oder die im Tester durch Simulation ermittelt werden. Bei einem solchen Vergleich wird das Syndrom erzeugt, aus dem sich die fehlerhafte Informationsstelle eindeutig bestimmten lässt. Das erfindungsgemäße Verfahren ist an die zu erwartende Häufigkeit und an die zu erwartende Vertei lung von Fehlern flexibel anpassbar. Durch das erfindungsgemäße Verfahren kann eine fertigungsbegleitende 100%-Diagnose durchgeführt werden, die deutlich bessere Ergebnisse als stichprobenartige Überprüfungen liefert. Der Aufwand, die Geschwindigkeit und die Kosten für eine derartige Überprüfung werden beim Einsatz des erfindungsgemäßen Verfahrens optimiert.
  • Ein weiterer Vorteil des erfindungsgemäßen Verfahren liegt in der Reduktion des zur Bestimmung der ausfallenden Elemente oder Scanelemente nötigen Datenvolumens, und zwar sowohl in der Reduktion der für die zu testende integrierte Schaltung aufzuzeichnenden Daten als auch in der Reduktion der für die Fehlerlokalisierung abzuspeichernden Designdaten der integrierten Schaltung. Besonders vorteilhaft ist es auch, dass das erfindungsgemäße Verfahren fehlerunabhängig ist, d. h., dass keine individuellen Einstellungen nötig sind, um einen bestimmten Fehler rückrechnen zu können.
  • Das Verfahren erreicht seine höchste Leistungsfähigkeit, wenn in einem bestimmten Testbereich eine hohe Anzahl von Fehlern zu bestimmen ist, zumal das Verfahren ohne Zusatzaufwand alle Fehler in einem Intervall berechnet. Bei Paralleltests mit sehr hohem Parallelitätsgrad können alle integrierten Schaltungen gleich behandelt und damit gleichzeitig diagnostiziert werden.
  • Dieser Fall ist beim Test von integrierten Schaltungen mittels Scanpfaden für die ersten n Testvektoren gegeben. In der praktischen Anwendung des erfindungsgemäßen Verfahrens konnte bestätigt werden, dass eine hohe Anzahl von integrierten Schaltungen mit den Ausfällen aus den ersten n Testvektoren hinrei chend gut diagnostiziert werden konnte. Somit kann das erfindungsgemäße Verfahren für eine fertigungsbegleitende Datengenerierung zur Analyse von Ausfallursachen eingesetzt werden.
  • Dadurch, dass die zur Rückrechnung notwendigen designspezifischen Daten reduziert werden, kann auch der Einsatz von Online-Analyseprogrammen bzw. Online-Analysetools auf dem Tester während der Evaluierungs- und Ramp-up-Phase erleichtert werden. Die notwendigen Daten können auch innerhalb des produktiven Testprogramms gehalten werden. Die Pflege eines speziellen Analyseprogramms wird dadurch überflüssig.
  • Das Verfahren kann auch auf ein Design angewendet werden, das mehrere Strukturen von Multiinputsignaturregistern enthält, da die Rückkopplungen der Multiinputsignaturregister während der Diagnose aufgetrennt ist und so die einzelnen Multiinputsignaturregister zu einem großen Multiinputsignaturregister zusammengeschaltet werden können.
  • Bei dem erfindungsgemäßen Verfahren kann der Kompaktor, wie beschrieben, auf jeder Abstraktions- und Messgeräteebene ausgebildet sein und auf der zu testenden und/oder zu diagnostizierenden Schaltung selbst, auf der Nadelkarte, auf dem Loadboard oder auf dem Tester vorliegen. Dadurch ergibt sich eine schnelle uns sichere Verfahrensführung mit genauen Test- und Diagnoseergebnissen.
  • Gemäß einer vorteilhaften Ausprägung des erfindungsgemäßen Verfahrens können die Schalteinheiten vor dem Erfassen und Verarbeiten der Testdaten mit einem Steuersignal derart angesteuert werden, dass die an den internen Eingängen der Schalteinheiten anliegenden Eingangssignale mit den jeweils an den externen Eingängen anliegenden Testdaten verknüpft werden und dass die jeweils aus diesen Verknüpfungen ermittelten Verknüpfungswerte an die internen Eingänge der jeweils dahinter angeordneten Schalteinheiten weitergeleitet werden. Dabei können insbesondere alle Steuersignale ci,j der Multiplexer zu Eins gewählt werden. Dadurch ist gewährleistet, dass zunächst die tatsächlichen Signaturen der testenden und/oder zu diagnostizierenden Schaltung aus den Datenströmen ermittelt werden.
  • Falls der Kompaktor eine Rückkopplungseinheit aufweist, kann diese erfindungsgemäß so angesteuert werden, dass keine Werte rückgekoppelt werden.
  • Besonders vorteilhaft ist es, wenn der Verfahrensschritt des Diagnosemodus wie folgt ausgeführt wird.
  • Durchführen von k aufeinanderfolgenden Test-Durchläufen, wobei bei jedem Durchlauf eine Kontrollstelle (vk) nach der bereits angegebenen Vorschrift aus den Informationsstellen (un) bestimmt wird, solange bis alle Kontrollstellen (vk) ermittelt worden sind. Die Koeffizienten ai,j nehmen dabei die Werte Null oder Eins an. Die Schalteinheiten der elektrischen Diagnoseschaltung werden so gesteuert, dass die im i-ten Durchlauf am j-ten externen Eingang (Ej) anliegenden Testdaten nur dann einer Verknüpfung in den Schalteinheiten unterzogen werden, wenn das Steuersignal ci,j den Wert Eins annimmt. Das Steuersignal ci,j nimmt den Wert Null an, wenn der zugehörige Koeffizient ai,j den Wert Null annimmt oder wenn ein unbestimmter Wert im Datenstrom ausgeblendet werden soll.
  • Der Verfahrensschritt des Diagnosemodus kann auch wie folgt ausgeführt werden.
  • Durchführen von k aufeinanderfolgenden Test-Durchläufen, wobei die Steuerung der Schalteinheiten der elektrischen Diagnoseschaltung entsprechend den binären Koeffizienten ai,j der Gleichungen zur Bestimmung der Kontrollstellen v1, ..., vk eines linearen separierbaren fehlerkorrigierenden Kodes mit n Informationsstellen u1, ..., un und mit k Kontrollstellen v1, ..., vk so gesteuert werden, dass die im i-ten Durchlauf am j-ten externen Eingang (Ej) anliegenden Testdaten nur dann einer Verknüpfung in den Schalteinheiten der elektrischen Diagnoseschaltung unterzogen werden, wenn das binäre Steuersignal ci,j, den Wert Eins annimmt.
  • In einer vorteilhaften Weiterbildung des erfindungsgemäßen. Verfahrens werden die Multiplexer der Schalteinheiten durch die Steuersignal gesteuert.
  • Das erfindungsgemäße Verfahrens kann auch zum Test und/oder zur Diagnose von bestückten Leiterkarten oder von Platinen verwendet werden. Dabei ergeben sich im wesentlichen diejenigen Vorteile, die sich auch beim Test und/oder bei der Diagnose von integrierten Schaltungen ergeben.
  • Die Erfindung wird auch in einem Computerprogramm zum Ausführen des Verfahrens zum Testen und/oder zum Diagnostizieren einer integrierten Schaltung verwirklicht. Das Computerprogramm enthält dabei Programmanweisungen, die ein Computersystem veranlassen, ein solches Verfahren in einer vorstehend beschriebenen Ausführungsform auszuführen. Dabei werden insbesondere die Verfahrensschritte beginnend mit dem Steuern der Schalteinheiten oder beginnend mit dem Steuern der Rückkopplungseinheit mit einem Computersystem gesteuert oder auf einem Compu tersystem selbst durchgeführt. Das Computerprogramm gibt als Ergebnis die fehlerhaften Zellen oder Scanzellen der getesteten und diagnostizierten integrierten Schaltung auf einer Ausgabeeinheit aus, insbesondere auf einem Bildschirm oder auf einem Drucker. Sind durch das erfindungsgemäße Computerprogramm keine Fehler bei der diagnostizierten integrierten Schaltung festgestellt worden, so wird eine Mitteilung über die volle Funktionstüchtigkeit der integrierten Schaltung ausgegeben.
  • Durch das erfindungsgemäße Computerprogramm können integrierte Schaltung schnell, effektiv und zuverlässig getestet werden.
  • Die Erfindung betrifft außerdem ein Computerprogramm, das auf einem Speichermedium, insbesondere in einem Computerspeicher oder in einem Direkt-Zugriffsspeicher enthalten ist oder das auf einem elektrischen Trägersignal übertragen wird. Die Erfindung betrifft auch ein Trägermedium, insbesondere einen Datenträger, wie bspw. eine Diskette, ein Zip-Laufwerk, einen Streamer, eine CD oder eine DVD, auf denen ein vorstehend beschriebenes Computerprogramm abgelegt ist. Ferner betrifft die Erfindung ein Computersystem, auf dem ein solches Computerprogramm gespeichert ist. Schließlich betrifft die Erfindung auch ein Download-Verfahren, bei dem ein solches Computerprogramm aus einem elektronischen Datennetz, wie bspw. aus dem Internet, auf einen an das Datennetz angeschlossenen Computer heruntergeladen wird.
  • Als Abschätzung für die durch das erfindungsgemäße Verfahren eingesparte Testzeit kann folgender Ansatz dienen: Gegeben sei ein Halbleiterchip mit 500.000 Flipflops, die in 2.000 Scanketten a 250 Scanflipflops aufgeteilt sind. Die Testdaten wer den mit einem Multiinputsignaturregister komprimiert. Angenommen sei, dass sich aufgrund des Parallelitätsgrades zwei Halbleiterchips einen Patterngenerator teilen (d.h. 2 Halbleiterchips können unabhängig von weiteren Halbleiterchips stimuliert werden). Die Patternlaufzeit von 100 Scanloads beträgt 0,5 ms bei einer Shiftfrequenz von 50 MHz. Die Patternstartzeit beträgt 1ms, dies ist ein aktueller Wert der Produktionstester J750, J971. Sollen in den 100 Scan-Loads 20 Fehler delektiert werden, müsste beim herkömmlichen Verfahren das Pattern 40 mal gestartet werden, an den Ausfallstellen wird eine reduzierte Anzahl Scan-Elemente ausgelesen und dann das Pattern abgebrochen. Für die Anwendungszeit dieser 40 Wiederholungen sei im Durchschnitt die halbe Patternlaufzeit angenommen, dann beträgt die Patternlaufzeit für die Diagnose 50 ms (40·1,25 ms), zuzüglich müssten 20 * 2.000 = 40.000 Werte aus dem Speicher gelesen werden. Um auf vernünftige Lesezeiten der Fehlerinformation zu kommen, müsste der Tester sehr wahrscheinlich mit einem speziellen Speicher MTO ausgerüstet werden, da der Standard-Fehlerspeicher nur 256 Vektoren umfasst. Die Zeit für das Abspeichern der Daten sei hier aus Gründen fehlender Daten vernachlässigt. Generell sind Schreib/Lesezugriffe eher zeitaufwendig. Das vorgeschlagene Verfahren braucht nur einen Patterngenerator im gesamten Testsystem. Der Scantest müsste wegen der logarithmischen Abhängigkeit zur MISR Länge nur log2(2000) = 11 mal gestartet werden, bei einer reduzierten Fehlerwahrscheinlichkeit des Verfahrens 3·log2(2000) = 33 mal. Die Patternlaufzeit der Diagnose beträgt 11·1,5 = 16,5 ms, bzw. 49,5 ms und es müssten insgesamt 20·11 = 220 oder 660 Werte abgespeichert und gelesen werden, deswegen wird keine MTO gebraucht. Neben der Testzeiteinsparung sind auch die Anforderungen des vorgeschlagenen Verfahrens an das Testsystem wesentlich geringer.
  • Zusammenfassend kann festgestellt werden, dass die Erfindung ein Verfahren und eine Anordnung zur Komprimierung von Testdaten und/oder von Diagnosedaten einer Schaltung mit n Ausgängen A0, ..., An-1 unter Verwendung eines linearen, separierbaren und fehlerkorrigierenden Block-Codes mit n Informationsstellen u0, ..., un-1 und mit k Kontrollstellen v0, ..., vk-1 betrifft. Dabei sind die Kontrollstellen durch die Gleichung
    Figure 00210001
    aus den Informationsstellen bestimmt und die Koeffizienten ai,j, 1 ≤ i ≤ k, 1 ≤ j ≤ n nehmen die Werte Null oder Eins an. Die n Schaltungsausgänge A1, A2, ..., An der zu testenden und/oder zu diagnostizierenden Schaltung sind in k aufeinanderfolgenden Durchläufen mit n Eingängen E1, ..., En eines gesteuerten Kompaktors C mit mindestens n Eingängen und m Ausgängen verbunden. Dabei gilt m ≥ 1. Der gesteuerte Kompaktor bezieht in den k aufeinanderfolgenden Durchläufen in Abhängigkeit von den auf seinen Steuerleitungen anliegenden binären Steuersignalen ci,j, 1 ≤ i ≤ k, 1 ≤ j ≤ n im i-ten Durchlauf den an seinem jeweils j-ten Eingang Ej anliegenden Wert nicht in die Kompaktierung mit ein, wenn das Steuersignal ci,j den Wert Null annimmt. Wenn der Koeffizient ai,j in dem Gleichungssystem zur Bestimmung der Kontrollstelle vi des linearen separierbaren Blockkodes den Wert Null annimmt, ist das Steuersignal ci,j gleich Null. In den k aufeinanderfolgenden Durchläufen werden jeweils die gleichen Daten aus der zu testenden und/oder zu diagnostizierenden Schaltung ausgegeben. Zur Ermittlung der fehlerhaften Ausgaben der zu testenden und/oder zu diagnostizierenden Schaltung werden die tatsächlich erhaltenen, durch den gesteuerten Kompaktor kompaktierten Daten mit den kompaktierten korrekten Daten für die fehlerfreie Schaltung in den k aufeinanderfolgenden Durchläufen verglichen. Die kompaktierten korrekten Daten für die fehlerfreie Schaltung können dabei durch Schaltungssimulation bestimmt werden, wie das beim Entwurf elektronischer Schaltungen üblich ist.
  • Die Erfindung ist in den Zeichnungen anhand eines Ausführungsbeispiels näher veranschaulicht.
  • 1 zeigt einen ersten Kompaktorschaltplan eines ersten steuerbaren Kompaktors,
  • 2 zeigt einen zweiten Kompaktorschaltplan eines zweiten steuerbaren Kompaktors,
  • 3 zeigt einen dritten Kompaktorschaltplan eines weiteren steuerbaren Kompaktors,
  • 4 zeigt einen vierten Kompaktorschaltplan eines weiteren steuerbaren Kompaktors sowie eine schematische Darstellung von mit dem steuerbaren Kompaktor verbundenen Scanpfaden einer integrierten Schaltung,
  • 5 zeigt einen fünften Kompaktorschaltplan eines weiteren steuerbaren Kompaktors,
  • 6 zeigt einen sechsten Kompaktorschaltplan eines weiteren steuerbaren Kompaktors.
  • 1 zeigt einen ersten Kompaktorschaltplan 10 eines ersten steuerbaren Kompaktors.
  • Der in 1 gezeigte steuerbare Kompaktor ist nach Dokument [1] ein modifiziertes Signaturregister zweiter Art.
  • Der erste Kompaktorschaltplan 10 kann auch als modifiziertes Multiinputsignaturregister bezeichnet werden und umfasst n Eingänge E1, E2, E3, ..., En und einen Ausgang 116. Ferner umfasst der erste Kompaktorschaltplan 10 n Speicherelemente D1, D2, D3, ..., Dn-1, Dn; n Multiplexer MUX1, MUX2, MUX3, ..., MUXn; n exklusive Oder-Gatter XOR1, XOR2, XOR3, ..., XORn sowie ein weiteres exklusives Oder-Gatter XOR'3. Im folgenden mit XOR bezeichnete Oder-Gatter stellen immer exklusive Oder-Gatter dar.
  • Die Multiplexer MUX1–MUXn verfügen jeweils über einen Nulleingang und über einen Eins-Eingang sowie über jeweils einen Steuereingang 117–120, an dem jeweils ein binäres Steuersignal c1, c2, c3, ..., cn anliegt. Die Eingänge E1–En führen jeweils auf den ersten Eingang der Oder-Gatter XOR1–XORn. Der Kompaktorausgang 116 setzt an dem Ausgang des Speicherelements Dn an. Ferner ist ein erstes gesteuertes Und-Gatter 115 vorgesehen, dessen erster Eingang vom Kompaktorausgang 116 abzweigt und dessen zweiter Eingang von einem externen ersten Steuersignaleingang 123 gebildet wird, der das Steuersignal d trägt. Der Ausgang des ersten gesteuerten Und-Gatters 115 wird von der Rückkopplungsleitung 121 gebildet, die auf den Nulleingang des ersten Multiplexers MUX1 und auf den zweiten Eingang des ersten Oder-Gatters XOR1 geführt ist. Von der ersten Rückkopplungsleitung 121 zweigt eine zweite Rückkopplungsleitung 122 auf den zweiten Eingang des Oder-Gatters XOR'3 ab.
  • Gemäß der Erfindung werden Rückkopplungsleitungen jeweils in den zweiten Eingang eines Oder-Gatters XOR'i geführt, dessen erster Eingang mit dem Ausgang des davor angeordneten Spei cherelements Di-1 verbunden ist und dessen Ausgang mit dem Nulleingang des nachfolgenden Multiplexers MUX1 und parallel dazu über das nachfolgende Oder-Gatter XORi mit dem Eins-Eingang des nachfolgenden Multiplexers MUXi verbunden ist. Wenn bspw. ein linear rückgekoppeltes Schieberegister maximaler Länge für einen konkreten Wert n realisiert werden soll, dann sind die erforderlichen Rückkopplungsleitungen durch die Koeffizienten eines primitiven Rückkopplungspolynoms vom Grade n bestimmt, wie das bspw. in Dokument [2] beschrieben ist. Die genaue Auswahl der Rückkopplungsleitungen ist einem Fachmann bekannt und wird hier nicht weiter erläutert.
  • Der Ausgang des ersten Oder-Gatters XOR1 ist auf den Eins-Eingang des ersten Multiplexers MUX1 geführt. Der Ausgang des ersten Multiplexers MUX1 führt auf das erste Speicherelement D1, dessen Ausgang mit dem Nulleingang des zweiten Multiplexers MUX2 und mit den zweiten Eingang des zweiten Oder-Gatters XOR2 verbunden ist. Der Ausgang des zweiten Oder-Gatters XOR2 liegt an dem Eins-Eingang des zweiten Multiplexers MUX2 an. Der Ausgang des zweiten Multiplexers MUX2 ist mit dem zweiter Speicherelement D2 verbunden.
  • An den Eingängen des Oder-Gatters XOR'3, das dem zweiten Speicherelement D2 unmittelbar nachgeschaltet ist, liegen die Ausgangsleitungen des zweiten Speicherelements D2 sowie die zweite Rückkopplungsleitung 122 an. Die Ausgangsleitung des Oder-Gatters XOR'3 ist mit dem Nulleingang des dritten Multiplexers MUX3 und parallel dazu mit dem ersten Eingang des dritten Oder-Gatters XOR3 verbunden, dessen Ausgang mit dem Eins-Eingang des dritten Multiplexers MUX3 konnektiert ist.
  • Der Ausgang des dritten Multiplexers MUX3 steht mit dem dritten Speicherelement D3 in Verbindung. Diese Art der Hintereinanderschaltung der Oder-Gatter XOR, der Multiplexer MUX und der Speicherelemente D ist sinngemäß für die weiteren Elemente XOR4, ..., XORn; MUX4, ...., MUXn und D4, ..., Dn ausgeführt.
  • Ist der erste Steuersignaleingang 123 mit dem Steuersignal d = 1 belegt, dann ist die Rückkopplungslogik eingeschaltet. Wenn der am ersten Steuersignaleingang 123 anliegende Wert d = 0 gewählt wird, so wird der Ausgang des Speicherelements Dn nicht rückgekoppelt.
  • Nimmt das Steuersignal ci des Multiplexers MUXi den Wert Null an, dann wird der im vorherigen Speicherelement Di-1 gespeicherte Wert im nächsten Takt über den Multiplexer MUXi in das Speicherelement Di übergeben, und der am Eingang Ei des Multiplexers MUXi anliegende Wert wird nicht weitergeleitet.
  • Es wird also nicht der am Eingang Ei anliegende Wert durch einen festen Wert, bspw. durch den Wert Null ersetzt, der sich bei der im entsprechenden Oder-Gatter XORi vorgenommenen Verknüpfung nicht auswirken würde. Vielmehr ist im Falle, dass an der Steuerleitung eines Multiplexers MUXi ein Steuerwert ci = 0 anliegt, keine Verbindung von dem Eingang Ei zu dem nachfolgenden Speicherelement Di vorhanden.
  • Die parallele Rückkopplung des Ausgangssignals des Speicherelements Dn über die Rückkopplungsleitungen 121 und 122 funktioniert wie folgt.
  • Wenn die Steuerleitung 119 des dritten Multiplexers MUX3 mit dem Steuersignal c3 = 1 belegt ist, dann ist das Ausgangssig nal des Speicherelements Dn über die Rückkopplungsleitung 122, über das Oder-Gatter XOR'3, über das dritte Oder-Gatter XOR3 und über den dritten Multiplexer MUX3 in das dritte Speicherelement D3 rückgekoppelt. Wenn der Steuereingang 119 des dritten Multiplexers MUX3 hingegen mit dem Steuersignal c3 = 0 belegt ist, dann ist das Ausgangssignal des Speicherelements Dn über das Oder-Gatter XOR'3 und über den Multiplexer MUX3 zurückgekoppelt.
  • Wenn der Steuereingang 117 des ersten Multiplexers MUX1 mit dem Steuersignal c1 = 0 belegt ist, dann ist das Ausgangssignal des Speicherelements Dn über die erste Rückkopplungsleitung 121 und über den ersten Multiplexer MUX1 in das erste Speicherelement D1 rückgekoppelt. Wenn das Steuersignal c1 auf der ersten Steuerleitung 117 den Wert Eins annimmt, dann ist das Ausgangssignal des Speicherelements Dn hingegen über das erste Oder-Gatter XOR1 und über den ersten Multiplexer MUX1 in das erste Speicherelement D1 rückgekoppelt.
  • Wenn alle Steuerleitungen 117–120 mit den Steuersignalen c1, c2, ..., cn = 1 belegt sind und wenn zusätzlich am ersten Steuersignaleingang 123 das Steuersignal d = 1 anliegt, so arbeitet der steuerbare Kompaktor wie ein linear rückgekoppeltes Multiinputsignaturregister.
  • Wenn alle Steuerleitungen 117–120 zu einem bestimmten Zeitpunkt mit den Steuersignalen c1, c2, ...., cn = 0 belegt sind und wenn gleichzeitig der erste Steuersignaleingang mit dem Steuersignalwert d = 1 beaufschlagt wird, so werden die Werte der Eingänge E1, E2, ..., En keiner Oder-Verknüpfung mit den in den Speicherelementen D1, D2, ..., Dn gespeicherten Werten über die Oder-Gatter XOR1, XOR2, ..., XORn unterzogen, zumal die Speicherelemente D1, D2, ..., Dn in diesem Fall jeweils mit den Nulleingängen der Multiplexer MUX1, MUX2, ..., MUXn verbunden sind.
  • Durch Belegung der Steuersignale c1, c2, ..., cn mit den Werten Null oder Eins können unterschiedliche Verknüpfungen der Eingänge E1, E2, ..., En mit den jeweils in den Speicherelementen D1, D2, ..., Dn gespeicherten Werten vorgenommen werden. Diese Verknüpfungen können zu verschiedenen Zeitpunkten unterschiedlich gewählt werden.
  • Gilt zum Beispiel für einen bestimmten Zeitpunkt c1 = c3 = c4 = ... cn = 1 und c2 = 0, so wird nur der am zweiten Eingang E2 anliegende Wert nicht mit dem im davor angeordneten ersten Speicherelement D1 abgelegten Wert oder-verknüpft. Die Werte der übrigen Eingänge E1, E3, E4, ..., En werden hingegen mit den Inhalten der jeweils davor angeordneten Steuersignale Dn, D2, D3, ..., Dn-1 verknüpft.
  • Die Steuerung des Kompaktors gemäß dem ersten Kompaktorschaltplan 10 durch die Steuersignale c1, c2, ..., cn auf den Steuerleitungen 117–120 erfordert keine zusätzliche Steuerschaltung, die zwischen den Ausgänge der zu testenden und/oder zu diagnostizierenden Schaltungen anzuordnen ist, wie das bspw. in Dokument [3] beschrieben ist. Vielmehr ist die Steuerung vorteilhafterweise in den Kompaktor selbst integriert.
  • 2 zeigt einen zweiten Kompaktorschaltplan 11 eines zweiten steuerbaren Kompaktors.
  • Der zweite Kompaktorschaltplan 11 unterscheidet sich vom ersten Kompaktorschaltplan 10 dadurch, dass ein zusätzliches zweites gesteuertes Und-Gatter 125 vorgesehen ist. Die Eingänge des zweiten gesteuerten Und-Gatters 125 werden von dem Ausgang des Speicherelements Dn und von einem zweiten Steuersignaleingang 124 gebildet, der das Steuersignal s führt. Der Ausgang des zweiten gesteuerten Und-Gatters 125 bildet den Kompaktorausgang, von dem – wie beim ersten Kompaktorschaltplan 10 – eine Leitung abzweigt, die auf den ersten Eingang des ersten gesteuerten Und-Gatters 115 geführt ist.
  • Ist das Steuersignal s des zweiten Steuersignaleingangs 124 gleich Eins, so ist der in 2 gezeigte gesteuerte Kompaktor dem in 1 gezeigten gesteuerten Kompaktor funktionell gleichwertig. Ist hingegen das Steuersignal s gleich Null, so wird der Ausgabewert des Speicherelements Dn auf den Wert Null gesetzt, unabhängig davon, welchen Wert dieser Ausgabewert des Speicherelements Dn zuvor angenommen hat.
  • In gängigen elektronischen Schaltungen treten beim Test oft unbestimmte, nicht vorhersagbare Werte auf, die dann als X-Werte bezeichnet werden. Wird zu irgendeinem Zeitpunkt von dem Speicherelement Dn ein solcher X-Wert ausgegeben, so sind über die Rückkopplungsleitungen 121 und 122 die Werte der Speicherelemente D1 und D3 und einige Takte später die Inhalte mehrerer weiterer Speicherelemente des gesteuerten Kompaktors unbestimmt, was zu einem unbestimmt Zustand und zu einer unbestimmten Signatur des Kompaktors führt. Zuverlässige Aussagen über die Korrektheit der getesteten und/oder diagnostizierten Schaltung können in diesem Fall nicht mehr getroffen werden.
  • Setzt man in dem Fall, dass das Speicherelement Dn einen solchen unbestimmten X-Wert ausgibt, den Wert des Steuersignals s des zweiten Steuersignaleingangs 124 auf Null, so wird ein derartiger X-Wert durch den bestimmten Wert Null ersetzt. Dadurch ist gewährleistet, dass der Zustand des gesteuerten Kompaktors und sein Ausgang vorhersagbar bleiben.
  • Einem Fachmann ist klar, dass er anstelle des zweiten gesteuerten Und-Gatters 125 auch ein gesteuertes Oder-Gatter verwenden kann. In diesem Fall wird der vom Speicherelement Dn ausgegebene Wert durch den Wert Eins ersetzt. Ebenso können ein gesteuertes NAND-Gatter oder ein gesteuertes NOR-Gatter verwendet werden. Die Multiplexer-Anschlüsse können vertauscht werden, wenn man die Ansteuerung invertiert.
  • 3 zeigt einen dritten Kompaktorschaltplan 12 eines weiteren steuerbaren Kompaktors.
  • Der in 3 gezeigte steuerbare Kompaktor ist nach Dokument [1] ein modifiziertes Signaturregister erster Art.
  • Komponenten und Elemente des dritten Kompaktorschaltplans 12, die mit Komponenten und Elementen des ersten Kompaktorschaltplans 10 und des zweiten Kompaktorschaltplans 11 übereinstimmen, sind in 3 mit den gleichen Bezugszeichen gekennzeichnet und werden nicht extra erläutert.
  • Gemäß einem ersten Unterschied zum ersten Kompaktorschaltplan 10 sieht der dritte Kompaktorschaltplan 12 kein Oder-Gatter XOR'3 vor. Anstelle dessen ist der Ausgang des zweiten Speicherelements D2 direkt auf den Eingang des dritten Oder-Gatters XOR3 und parallel dazu auf den Nulleingang des dritten Multiplexers MUX3 geführt.
  • Gemäß einem weiteren Unterschied zum ersten Kompaktorschaltplan 10 ist im dritten Kompaktorschaltplan 12 ein weiteres Oder-Gatter XOR'1 vorgesehen. Auf die Eingänge dieses Oder-Gatters XOR'1 sind eine Rückkopplungsleitung 220 vom Ausgang des zweiten Speicherelements D2, eine zweite Rückkopplungsleitung 221 vom Ausgang des dritten Speicherelements D3 und eine weitere Rückkopplungsleitung 222 vom Ausgang des n-ten Speicherelements Dn geführt.
  • Gemäß einem weiteren Unterschied zum ersten Kompaktorschaltplan 10 ist das erste gesteuerte Und-Gatter 115 im dritten Kompaktorschaltplan 12 durch ein drittes gesteuertes Und-Gatter 214 ersetzt. Die Eingänge des dritten gesteuerten Und-Gatters 214 werden von einem dritten Steuersignaleingang 223, der das Steuersignal d trägt, und von dem Ausgang des Oder-Gatters XOR'1 gebildet. Der Ausgang des dritten gesteuerten Und-Gatters 214 führt auf den Nulleingang des ersten Multiplexers MUX1 und parallel dazu auf den Eingang des ersten Oder-Gatters XOR1.
  • Wenn der dritte Steuersignaleingang 223 mit dem Steuersignal d = 1 belegt ist, dann ist die Rückkopplungslogik eingeschaltet, und die Ausgangswerte der Speicherelemente D2, D3 und Dn werden über die Rückkopplungsleitungen 220, 221 und 222 und über das dritte gesteuerte Und-Gatter 214 rückgekoppelt.
  • Wenn die Steuerleitung 117 des Multiplexers MUX1 mit dem Steuersignal c1 = 0 belegt ist, erfolgt die Rückkopplung der Ausgangssignale in das erste Speicherelement D1 über den Nulleingang des ersten Multiplexers MUX1. Wenn die Steuerleitung 117 mit dem Steuersignal c1 = 1 belegt ist, erfolgt die Rückkopp- lung in das erste Speicherelement D1 über das erste Oder-Gatter XOR1 und über den Eins-Eingang des Multiplexers 1.
  • Wenn bspw. ein linear rückgekoppeltes Schieberegister maximaler Länge für einen konkreten Wert n zu realisieren ist, dann sind die erforderlichen Rückkopplungsleitungen auch beim dritten Kompaktorschaltplan 13 durch die Koeffizienten eines primitiven Rückkopplungspolynoms vom Grade n bestimmt, wie bspw. in Dokument [2] beschrieben.
  • Wenn sämtliche Steuerleitungen 117 bis 120 zu einem bestimmten Zeitpunkt mit den Steuersignalen c1, c2, ..., cn = 0 und gleichzeitig der dritte Steuersignaleingang 223 mit dem Steuersignal d = 1 belegt sind, so werden die an den Eingängen E1, E2, ..., En anliegenden Werte nicht mit den in den Speicherelementen D1, D2, ..., Dn gespeicherten Werten verknüpft, denn in diesem Fall sind die Speicherelemente D1, D2, ..., Dn jeweils mit den Nulleingängen der Multiplexer MUX1, MUX2, ..., MUXn verbunden.
  • Analog zu den Kompaktorschaltplänen 10 und 11 können auch bei dem durch den dritten Kompaktorschaltplan 12 beschriebenen Kompaktor durch individuelles Festlegen der Werte für die Steuersignale c1, c2, ..., cn auf Null oder Eins unterschiedliche Verknüpfungen der Eingänge E1, E2, ..., En mit jeweils in den Speicherelementen D1, D2, ..., Dn abgelegten Werten realisiert werden. Diese Verknüpfungen können zu verschiedenen Zeitpunkten unterschiedlich gewählt werden.
  • 4 zeigt einen vierten Kompaktorschaltplan 13 eines weiteren steuerbaren Kompaktors sowie eine schematische Darstellung von mit dem steuerbaren Kompaktor verbundenen Scanpfaden einer integrierten Schaltung 14.
  • Der vierte Kompaktorschaltplan 13 entspricht dem dritten Kompaktorschaltplan 12, wobei die Variable n den Wert 4 annimmt und der steuerbare Kompaktor demzufolge insgesamt vier Eingänge E1–E4, vier Multiplexer MUX1–MUX4, vier exklusive Oder-Gatter XOR1–XOR4 und vier Speicherelemente D1–D4 umfasst.
  • Die Steuerleitungen der Multiplexer MUX1–MUX4 sind mit den Bezugszeichen 320–323, das weitere Oder-Gatter mit dem Bezugszeichen 315, das vierte gesteuertes Und-Gatter mit dem Bezugszeichen 314 und der vierte Steuersignaleingang mit dem Bezugszeichen 313 gekennzeichnet.
  • Die integrierte Schaltung 14 weist vier Scan-Pfade SC1– SC4 auf. Eine Schaltung mit Scan-Pfaden kann in zwei verschiedenen Modes betrieben werden. Neben dem normalen Funktionsmode ist ein Scan-Mode realisiert, in dem Daten in die als Scan-Ketten konfigurierten Speicherelemente ein- und ausgeschoben werden können. Beim Test oder bei der Diagnose werden die als Scan-Kette verknüpften Speicherelemente der Scan-Pfade im Scan-Mode mit den Testvektoren oder mit den Diagnosevektoren geladen. In einem folgenden Schritt werden die in die Speicherelemente der Scan-Pfade eingeschobenen Daten von dem kombinatorischen Schaltungsteil der zu testenden oder zu diagnostizierenden Schaltung im Funktionsmode verarbeitet, und das Ergebnis dieser Verarbeitung wird in den Speicherelementen der Schaltung gespeichert. Anschließend wird das in den Speicherelementen der Scan-Pfade gespeicherte Ergebnis im Scan-Mode ausgeschoben und an den Ausgängen A1, ..., A4 der Scan-Pfade ausgegeben, während gleichzeitig die nächsten Test- oder Diagnosevektoren in die Scan-Pfade eingeschoben werden.
  • Beim Test derartiger Schaltungen werden die von den Scan-Pfaden ausgegebenen Daten in einem vorzugsweise linear rückgekoppelten Schieberegister mit n parallelen Eingängen zu einer Signatur akkumuliert, wie das dem Fachmann bekannt ist. Stimmt die ermittelte Signatur nicht mit der vorher berechneten Signatur überein, dann ist die getestete Schaltung fehlerhaft.
  • Eine detaillierte Beschreibung der Verwendung von Scan-Pfaden zum Test und zur Diagnose digitaler Schaltungen ist hier nicht notwendig, da sie einem Fachmann bekannt ist. Die Verwendung von Scan-Pfaden ist bspw. in Dokument [4] beschrieben.
  • In 4 ist dargestellt, dass die Daten u 1 / 1, u 1 / 2, u 1 / 3, u 1 / 4, u 1 / 5, u 2 / 1, u 2 / 2,... in dem Scan-Pfad SC1, die Daten t 1 / 1, t 1 / 2, t 1 / 3, t 1 / 4, t 1 / 5, t 2 / 1, t 2 / 2, ... in dem Scan-Pfad SC2, die Daten s 1 / 1, s 1 / 2, s 1 / 3, s 1 / 4, s 1 / 5, s 2 / 1, s 2 / 2, ... in dem Scan-Pfad SC3 und die Daten r 1 / 1, r 1 / 2, r 1 / 3 , r 1 / 4, r 1 / 5, r 1 / 2, r 2 / 2, ... in dem Scan-Pfad SC4 gespeichert sind. Diese Daten können im Scan-Mode der zu testenden integrierten Schaltung ausgeschoben werden.
  • Die integrierte Schaltung 14 weist vier Scan-Pfade SC1– SC4 auf. Die 4 Ausgänge A1–A4 der integrierten Schaltung 14 sind jeweils mit den vier Eingängen E1–E4 des steuerbaren Kompaktors verbunden.
  • Zunächst wird die Signatur der zu testenden Schaltung bestimmt. Dabei werden sämtliche Steuersignale c1, c2, c3, c4 der Multiplexer MUX1, MUX2, MUX3, MUX4 zu Eins gewählt. Im Falle eines Fehlers ist die Schaltung zu diagnostizieren. In aufeinanderfolgenden Durchläufen sind dann für unterschiedliche Wertekombinationen der binären Steuersignale c1, c2, c3, c4 die Ausgangssignaturen zu ermitteln.
  • Man bemerkt, dass die mit den Werten der Steuersignale c1 = c2 = c3 = c4 = 1 belegte Schaltung von 4 funktionell wie ein ganz normales linear rückgekoppeltes Schieberegister mit vier parallelen Eingängen E1, E2, E3 und E4 funktioniert und die Signatur eines Tests in der üblichen, einem Fachmann bekannten Weise gebildet werden kann. Ist nun die Signatur fehlerhaft, dann wird mit der Diagnose begonnen.
  • Die erfindungsgemäße Diagnose ist nachfolgend unter Verwendung eines fehlerkorrigierenden Hammingkodes mit vier Informationsstellen u1 = u, u2 = t, u3 = s und u4 = r und mit drei Kontrollstellen v1, v2 und v3 erläutert. Ein solcher Hammingkode ist dem Fachmann bspw. aus Dokument [5] bekannt und braucht hier nicht näher erläutert werden.
  • Die Informationsstellen werden dabei an den Eingängen E1–E4 erfasst, die Kontrollstellen werden wie nachfolgend beschrieben aus den Informationsstellen ermittelt.
  • Die Kontrollstellen v1, v2 und v3 sind durch die folgenden Gleichungen aus den korrekten Informationsstellen bestimmt. v1= u1⊕u2⊕u3 = u⊕t⊕s v2 = u1⊕u2⊕u4 = u⊕t⊕r v3 = u1⊕u3⊕u4 = u⊕s⊕r
  • Das Zeichen "⊕" repräsentiert die exklusive Oder-Verknüpfung XOR. Die korrekten Informationsstellen sind mit u1, u2, u3 und u4 und die tatsachlich beim Test oder bei der Diagnose erhal tenen Informationsstellen sind mit U1, U2, U3 und U4 bezeichnet.
  • Es wird die Annahme getroffen , dass ein Teil der Informationsstellen u1, u2, u3 und u4 in U1, U2, U3 und U4 gestört sein können. Der Zusammenhang zwischen den korrekten Werten und den tatsächlich beobachteten Werten der Informationsstellen wird üblicherweise durch die Beziehung Ui = ui⊕ei für i = 1, ..., 4 beschrieben. Dabei bildet e = (e1, e2, e3, e4) den Fehlervektor, dessen Werte in binärer Form vorliegen. Ist ei = 1, dann ist das i-te Informationsbit Ui fehlerhaft. Ist ei = 0, dann ist das i-te Informationsbit Ui korrekt.
  • Aus den tatsächlich erhaltenen Informationsbits U1, U2, U3 und U4 werden die tatsächlichen Kontrollstellen V1, V2, V3 durch das folgende Gleichungssystem bestimmt. V1 = U1⊕U2⊕U3 V2 = U1⊕U2⊕U4 V3 = U1⊕U3⊕U4
  • Wegen (U1, U2, U3, U4) = (u1, u2, u3, u4) ⊕ (e1, e2, e3, e4) gilt: S1 = V1⊕v1 = e1⊕e2⊕e3 S2 = V2⊕v2 = e1⊕e2⊕e4 S3 = V3⊕v3 = e1⊕e3⊕e4
  • Dabei wird (S1, S2, S3) in der Theorie der fehlerkorrigierenden Kodes üblicherweise als Syndrom des Fehlers (e1, e2, e3, e4) bezeichnet, der hier nur die Informationsstellen betrifft.
  • Man bemerkt, dass jeder Fehler, der ein Bit der Informationsstellen verfälscht, an seinem unterschiedlichen Syndrom erkannt werden kann. So führen die Einbit-Fehler, die durch die Fehlervektoren (1, 0, 0, 0), (0, 1, 0, 0), (0, 0, 1, 0) und (0, 0, 0, 1) beschrieben werden können, und die das erste, das zweite, das dritte und das vierte Informationsbit verfälschen, zu den unterschiedlichen Syndromen (1, 1, 1), (1, 1, 0), (1, 0, 1) und (0, 1, 1).
  • Liegt kein Fehler vor und gilt für den Fehlervektor (e1, e2, e3, e4) = (0, 0, 0, 0) , dann ist das Syndrom (0, 0, 0).
  • Bestimmt man also einfach die XOR-Summen S1 = V1⊕v1, S2 = V2⊕v2 und S3 = V3⊕v3 aus den beobachteten und den korrekten Kontrollstellen des Hammingkodes, so erhält man die Werte des Syndroms eines eventuell vorhandenen Fehler, aus dem man im Falle eines Fehlers, der nur ein Bit der Informationsstellen verfälscht, auf den zugehörigen Fehlervektor und damit auf die Stelle schließen kann, die in den Informationsstellen verfälscht worden ist.
  • Im Testmodus wird der Wert des auf der Steuerleitung 313 anliegenden Steuersignals d = 1 gesetzt. Dadurch lässt sich die Signatur berechnen. Dies ist dem Fachmann bekannt und braucht daher nicht weiter erläutert zu werden.
  • Im Diagnosemodus wird der Wert des auf der Steuerleitung 313 anliegenden Steuersignals d = 0 gesetzt, so dass der Ausgang des vierten gesteuerten Und-Gatters 314 gleich Null wird und die Rückkopplungslogik des vierten steuerbaren Kompaktors unterbrochen ist. Am Ausgang 326 des vierten steuerbaren Kompaktors werden nun die nacheinander ausgegebenen Werte y0, y1, y2, ... beobachtet. Sie stellen die Folge der Ausgangswerte bzw. die Ausgangssignatur dar. Sind die Speicherelemente D1, D2, D3 und D4 im Anfangszustand Null, dann gilt für festgelegte Werte c = (c1, c2, c3, c4) der Steuersignale der Steuerleitungen 320, 321, 322 und 323 für die am Ausgang 326 ausgegebenen Werte
    Figure 00370001
  • Dies kann auch in kompakter Form als y(c1,c2,c3,c4) = c4r⊕c3s⊕c2t⊕ c1ugeschrieben werden.
  • Dabei bezeichnen r, s, t, u und y die folgenden Spaltenvektoren.
  • Figure 00380001
  • Wir interpretieren nun die folgenden 4-Bit Worte
    Figure 00380002
    jeweils als die vier Informationsstellen des betrachteten fehlerkorrigierenden Hammingkodes mit vier Informationsstellen und mit drei Kontrollstellen.
  • Dann sind die Ausgangssignaturen y1(c), y2(c), y3(c), y4(c), y5(c), y6(c), y7(c), y8(c), ... diejenigen Werte der Kontrollstellen des Hammingkodes, die dem konkreten Wert der Steuervariablen c = (c1, c2, c3, c4) entsprechen. Die Anzahl der Kontrollstellen ist gleich 3, demzufolge ist der Test dreimal zu wiederholen. Bei den drei Wiederholungen des Testes werden die Werte der Steuervariablen c = (c1, c2, c3, c4) der Steuerleitungen 320–323 der Multiplexer MUX1, MUX2, MUX3 und MUX4 entsprechend den Koeffizienten in den Gleichungen zur Bestimmung der Kontrollstellen aus den Informationsstellen des Kodes gewählt.
  • Die erste Kontrollstelle v1 ist als v1 = u⊕t⊕s bestimmt. Deshalb sind die Werte der Kontrollsignale für die erste Anwendung des Tests c1 = 1, c2 = 1, c3 = 1, c4 = 0.
  • Die zweite Kontrollstelle v2 ist als v2 = u⊕t⊕r bestimmt. Deshalb sind die Werte der Kontrollsignale für die zweite Anwendung des Tests c1 = 1, c2 = 1, c3 = 0, c4 = 1.
  • Für die dritte Kontrollstelle v3 gilt v3 = u⊕s⊕r, weshalb die Werte der Kontrollsignale für die dritte Anwendung des Testes c1 = 1, c2 = 0, c3 = 1, c4 = 1 sind.
  • Das Syndrom zum Zeitpunkt i bezeichnen wir mit Si. Das Syndrom Si = (S1i , S2i , S3i )bildet die XOR-Summe der Kontrollstellen der korrekten Schaltung und der Kontrollstellen der getesteten, eventuell fehlerhaften Schaltung.
  • Für den betrachteten Hammingkode gilt. S1i = yki (1,1,1,0)⊕ybi (1,1,1,0) s2i = yki (1,1,0,1)⊕ybi (1,1,0,1) s3i =yki (1,0,1,1)⊕ybi (1,0,1,1)
  • Dabei sind die eindimensionalen Ausgaben des gesteuerten Kompaktors, die auch als Ausgangssignatur bezeichnet werden, ohne Rückkopplung für die fehlerfreie Schaltung mit y k / i(c) und für die tatsächlich beobachtete, möglicherweise fehlerhafte Schaltung als y b / i bezeichnet. Die Werte der korrekten, fehlerfreien Schaltung bestimmt man üblicherweise durch Simulation.
  • Wenn bspw. S1 = S2 = S3 = (0,0,0), S4 = (1,1,0), S5 = (0,0,0), S6 = (1,1,1) und S7 = (1,1,1) sind, dann sind die den Syndromen entsprechenden Fehlervektoren e1 = e2 = e3 = e5 = (0,0,0,0), e4 = (0,1,0,0), e6 = (1,0,0,0) und e7 = (1,0,0,0).
  • Man erkennt, dass im vierten Block ⌊r 1 / 4, s 1 / 3, t 1 / 2, u 1 / 1⌋ das zweite Bit und damit der Wert s 1 / 3 , im sechsten Block ⌊r 2 / 1, s 1 / 5, t 1 / 4, u 1 / 3⌋ das erste Bit und damit der Wert r 2 / 1 und im siebenten Block ⌊r 2 / 2, s 2 / 1, t 1 / 5, u 1 / 4⌋ das erste Bit und damit der Wert r 2 / 2 als verfälscht identifiziert werden.
  • Die fehlerhaften Scan-Zellen sind in 4 mit dem Zeichen "*" markiert worden.
  • Ebenso wie in dem beschriebenen Ausführungsbeispiel werden auch im allgemeinen Fall eine Vielzahl von fehlerhaften Scan-Zellen durch einen einfachen fehlerkorrigierenden Hammingkode richtig identifiziert. Wird ein Hammingkode angewandt, dann liegt die einzige Beschränkung für die Fehlererkennung darin, dass zwei gleichzeitig fehlerhafte Scan-Zellen nicht auf einer Nebendiagonale in den Scan-Pfaden liegen dürfen. Eine solche Nebendiagonale wäre bspw. durch die i-te Zelle im Scan-Pfad SC1, durch die (i+1)-te Zelle im Scanpfad SC2, durch die (i+2)-te Zelle im Scan-Pfad SC3 und durch die (i+3)-te Zelle im Scan-Pfad SC4 beschrieben.
  • Kann eine solche Bedingung nicht akzeptiert werden, so kann man einen anderen fehlerkorrigierenden linearen Block-Kode, bspw. einen sogenannten BCH-Kode verwenden, wie er bspw. im Dokument [4] beschrieben ist. Dann können bis zu T fehlerhafte Scan-Zellen, die auf einer Diagonalen liegen, korrekt identifiziert werden, wobei T ein wählbarer Parameter des Kodes ist.
  • Nachfolgend wird erläutert, wie ein unbestimmter Wert, der auch als X-Wert bezeichnet wird, in dem steuerbaren Kompaktor behandelt wird.
  • Angenommen, dass der Wert t 1 / 2 im Scan-Pfad SC2 unbestimmt ist, sodass bei dem durchgeführten Test nicht vorhergesagt werden kann, ob t 1 / 2 den Wert 0 oder 1 annimmt. Wird der unbestimmte Wert t 1 / 2 am Ausgang A2 des Scan-Pfades SC2 ausgegeben, dann ist das Steuersignal c2 auf der Steuerleitung 321 des Multiplexers MUX2 auf den Wert 0 zu setzen, sodass der Ausgang des Speicherelementes D1 über den 0-Eingang des Multiplexers MUX2 in den Eingang des nachfolgenden Speicherelements D2 geführt wird. Vom Eingang E2 gibt es dann keine Verbindung in das nachfolgende Speicherelement D2, so dass der unbestimmte Wert t 1 / 2 keinen Einfluss auf die Werte in den Speicherelementen D1–D4 des steuerbaren Kompaktors hat. Es ist dabei nicht nötig, den unbestimmten Wert t 1 / 2 auf einen bestimmten Wert zu setzen, um einen definierten Wert in den Speicherelementen D1–D4 zu garantieren.
  • 5 zeigt einen fünften Kompaktorschaltplan 15 eines weiteren steuerbaren Kompaktors.
  • Der fünfte Kompaktorschaltplan 15 entspricht dem ersten Kompaktorschaltplan 10, wobei anstelle des ersten Oder-Gatters XOR1 und anstelle des ersten Multiplexers MUX1 ein Und-Gatter 44 vorgesehen ist, dessen Ausgang auf das erste Speicherelement D1 führt. Die beiden Eingänge des Und-Gatters 44 werden von dem ersten Eingang E1 und von der Steuerleitung 416 gebildet, die das Steuersignal c1 führt.
  • Die Steuerleitungen 417 und 418 des zweiten Multiplexers MUX2 und des n-ten Multiplexers MUXn entsprechen den in 1 gezeigten Steuerleitungen 118 und 120. Mittels der Steuerleitungen 417 und 418 können die Steuersignale c2 und cn an die Multiplexer MUX2 und MUXn angelegt werden.
  • Der Ausgang 116 des Speicherelements Dn ist über eine Datenleitung 420 mit einem Eingang eines Oder-Gatters 415 verbunden. Der Ausgang des exklusiven Oder-Gatters 415 ist mit dem Eingang eines Speicherelements D'1 verbunden. Der Ausgang des Speicherelements D'1 ist auf den Eingang des Speicherelements D'2 geführt. Der Ausgang des Speicherelements D'2 ist zum einen mit dem Eingang des Speicherelements D'3 verbunden und zum anderen über eine Rückkopplungsleitung 427 auf einen weiteren Eingang des exklusiven Oder-Gatters 415 zurückgeführt. Der Ausgang des Speicherelements D'3 ist auf den Eingang des nächsten Speicherelements geführt. Der Ausgang des m-ten Speicherelements D'm ist über eine weitere Rückkopplungsleitung 428 auf einen weiteren Eingang des exklusiven Oder-Gatters 415 zurückgeführt.
  • Das exklusive Oder-Gatter 415 sowie die Speicherelemente D'1, D'2, D'3, ..., D'm bilden zusammen mit den Rückkopplungsleitungen 427 und 428 ein linear rückgekoppeltes Schieberegister. Der Entwurf von solchen linear rückgekoppelten Schieberegistern ist dem Fachmann bekannt und wird daher nicht weiter erläutert.
  • Wird für den Betrieb des steuerbaren Kompaktors gemäß dem ersten Kompaktorschaltplan 10 aus 1 die Rückkopplung ständig nicht benötigt, dann ist das Steuersignal d auf der Steuerleitung 123 ständig gleich Null. Die Rückkopplungsleitungen 121 und 122 führen dann ständig den Wert Null, der dann auch ständig am Null-Eingang des ersten Multiplexers MUX1 und am zweiten Eingang des ersten XOR-Gatters XOR1 anliegt. Man bemerkt, dass dann der erste Multiplexer MUX1 mit dem davorgeschalteten ersten XOR-Gatter XOR1 logisch einem UND-Gatter mit den beiden Eingängen c1 und E1 gleichwertig ist, dessen Ausgang in das Speicherelement D1 geführt ist.
  • In diesem Fall wird ein Fachmann das UND-Gatter 115 und die Rückkopplungleitungen 121 und 122 einfach weglassen und den ersten Multiplexer MUX1 mit dem Steuersignal c1 und mit dem vorgeschalteten ersten XOR-Gatter XOR1 durch ein einfaches UND-Gatter ersetzen, an dessen erstem Eingang der erste Eingang E1 angeschlossen ist und dessen zweiter Eingang das Steuersignal c1 des eingesparten Multiplexers MUX1 führt.
  • 6 zeigt einen sechsten Kompaktorschaltplan 16 eines weiteren steuerbaren Kompaktors.
  • Der sechste Kompaktorschaltplan 16 entspricht dem dritten Kompaktorschaltplan 12, wobei der sechste Kompaktorschaltplan 16 über weitere Speicherelemente D'1, D'2, ... D'n verfügt, in die keine Eingänge der Scan-Pfade eingekoppelt werden können. Diese weiteren Speicherelemente D'1, D'2, ... D'n sind jeweils direkt hinter den Speicherelementen D1, D2, ... Dn angeordnet. Am Schluss des sechsten Kompaktorschaltplans 16 befinden sich noch weitere Speicherelemente D'n, ... D'k. Die Anzahl der Speicherelemente ist bei dem steuerbaren Kompaktor gemäß dem sechsten Kompaktorschaltplan 16 größer als die Anzahl der Eingänge E1, ..., En.
  • Die Rückkopplungsleitungen 620–622 zweigen jeweils nach dem Speicherelement D'1, nach dem Speicherelement Dn und nach dem letzten Speicherelement D'r auf die Eingänge des Oder-Gatters XOR'1 ab.
  • Im Rahmen dieser Patentschrift sind die folgenden Dokumente zitiert:
    • [1] L. Voelkel und J. Pliquet: Signaturanalyse, Akademie-Verlag, Berlin, 1988,
    • [2] P.H. Bardell, W.H. Mc Anney and J. Savir: "Built-In Test for VLSI: Pseudorandom Techniques", New York, 1987, pp. 285-287,
    • [3] WO 01/38889 A1: Rajski, Tyzer, "Method and apparatus for selectively compacting test responses",
    • [4] M. Abramovici, M. Breuer and A. Friedman: "Digital Testing and Testable Design", Computer Science Press, 1990,
    • [5] S. Lin and D. Costello: "Error Control Coding, Fundamentals and Applications", Prentice-Hall, Englewood Cliffs, N. J., 1983.
    • 10
    erster Kompaktorschaltplan
    E1–En
    Eingänge
    D1–Dn
    Speicherelemente
    MUX1–MUXn
    Multiplexer
    XOR1–XORn, XOR'1, XOR'3
    exklusive Oder-Gatter
    115
    erstes gesteuertes Und-Gatter
    116
    Kompaktorausgang
    117–120
    Steuerleitungen
    c1–cn
    Steuersignale
    121, 122
    Rückkopplungsleitungen
    123
    erster Steuersignaleingang
    11
    zweiter Kompaktorschaltplan
    124
    zweiter Steuersignaleingang
    125
    zweites gesteuertes Und-Gatter
    12
    dritter Kompaktorschaltplan
    214
    drittes gesteuertes Und-Gatter
    223
    dritter Steuersignaleingang
    220–222
    Rückkopplungsleitungen
    13
    vierter Kompaktorschaltplan
    313
    vierter Steuersignaleingang
    314
    viertes gesteuertes Und-Gatter
    315
    Oder-Gatter
    320–323
    Steuerleitungen
    324–325
    Rückkopplungsleitungen
    326
    Kompaktorausgang
    14
    integrierte Schaltung
    A1–A4
    Ausgänge
    SC1–SC4
    Scanpfade
    14
    vierter Kompaktorschaltplan
    15
    fünfter Kompaktorschaltplan
    44
    viertes gesteuertes Und-Gatter
    415
    Oder-Gatter
    416
    Steuerleitung
    420
    Datenleitung
    427, 428
    Rückkopplungsleitungen

Claims (40)

  1. Elektrische Diagnoseschaltung zum Testen und/oder zur Diagnose einer integrierten Schaltung mit den folgenden Merkmalen: – mehrere externe Eingänge (En) zum Empfang von digitalen Werten, – mehrere im wesentlichen gleichartige, hintereinander angeordnete Schalteinheiten mit den folgenden Merkmalen: – jede Schalteinheit ist mit jeweils einem externen Eingang (En) zum Empfang eines Testsignals eines integrierten Schaltkreises (14) verbunden, – jede Schalteinheit weist jeweils einen internen Eingang für ein Eingangssignal von einer davor oder dahinter angeordneten Schalteinheit auf, – die Schalteinheiten sind derart steuerbar ausgebildet, dass ein am internen Eingang einer Schalteinheit anliegendes Eingangssignal in Abhängigkeit eines Steuersignals (cn) der Schalteinheit – entweder unverändert an den internen Eingang der jeweils dahinter angeordneten Schalteinheit oder den Schaltungsausgang weiterleitbar und/oder auf einen internen Eingang einer davor angeordneten Schalteinheit rückkoppelbar ist, – oder mit dem jeweils am externen Eingang (En) anliegenden Testsignal verknüpfbar und der aus dieser Verknüpfung ermittelte Verknüpfungswert an den internen Eingang der jeweils dahinter angeordneten Schalteinheit oder den Schaltungsausgang weiterleitbar und/oder an den internen Eingang einer davor angeordneten Schalteinheit rückkoppelbar ist, – einen Schaltungsausgang (116) zur Ausgabe eines Ausgabewerts.
  2. Elektrische Diagnoseschaltung nach Anspruch 1, dadurch gekennzeichnet, dass jede Schalteinheit je ein Gatter, insbesondere ein exklusives Oder-Gatter (XORn), je einen Multiplexer (MUXn) und je eine Speichereinheit (Dn) aufweist.
  3. Elektrische Diagnoseschaltung nach Anspruch 2, dadurch gekennzeichnet, dass jeder externe Eingang (En) auf je einen Eingang des exklusiven Oder-Gatters (XORn) führt, wobei jeder interne Eingang auf je einen ersten Eingang des dahinter angeordneten Multiplexers (MUXn) und parallel dazu auf je einen zweiten Eingang des zugehörigen exklusiven Oder-Gatters (XORn) führt, wobei jeder Ausgang des exklusiven Oder-Gatters (XORn) auf je einen zweiten Eingang des Multiplexers (MUXn) führt und wobei jeder Ausgang des Multiplexers (MUXn) auf je einen Eingang desjenigen Speicherelements (Dn) führt, dessen Ausgang den Ausgang der Schalteinheit darstellt.
  4. Elektrische Diagnoseschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der interne Eingang wenigstens einer Schalteinheit in Abhängigkeit des Steuersignals (cn) der Schalteinheit mit dem ersten Eingang des Multiplexers (MUXn) oder mit dem zweiten Eingang des exklusiven Oder-Gatters (XORn) verbunden ist.
  5. Elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die elektrische Diagnoseschaltung (10–13, 15, 16) eine mit dem Schaltungsausgang (116) verbundene, steuerbare Rückkopplungseinheit (115, 214, 314) aufweist, die so ausgebildet ist, dass der Ausgabewert auf wenigstens einen internen Eingang einer Schalteinheit rückkoppelbar ist.
  6. Elektrische Diagnoseschaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Rückkopplungseinheit (115, 214, 314) als steuerbares Gatter (115, 214, 314), insbesondere als steuerbares Und-Gatter (115, 214, 314) vorliegt und über einen Steuersignaleingang (123, 223, 313) verfügt, wobei das steuerbare Gatter (115, 214, 314) so ausgebildet ist, dass der Ausgabewert auf wenigstens einen internen Eingang einer Schalteinheit rückkoppelbar ist, wenn am Steuersignaleingang (123, 223, 313) ein vorbestimmter Wert anliegt.
  7. Elektrische Diagnoseschaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Schalteinheiten der elektrischen Diagnoseschaltung (10–13, 15, 16) jeweils über wenigstens zwei, insbesondere hintereinander geschaltete Speichereinheiten (D1, D'1; ...; Dn, D'n) verfügen, wobei der Ausgang der jeweils letzten Speichereinheit (D'1, ..., D'n) jeder Schalteinheit den Ausgang der betreffenden Schalteinheit bildet.
  8. Elektrische Diagnoseschaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass wenigstens eine weitere, nicht zu einer Schalteinheit gehörende Speichereinheit (D1, ..., Dn) vorgesehen ist, die an den Ausgang einer Schalteinheit der elektrischen Diagnoseschaltung (10–13, 15, 16) angeschlossen ist
  9. Elektrische Diagnoseschaltung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass die Rückkopplungseinheit (214, 314) über ein Oder-Gatter (XOR'1, 315), insbesondere über ein exklusives Oder-Gatter (XOR'1, 315) verfügt, wobei ein Eingang des steuerbaren Gatters (214, 314) mit dem Ausgang des Oder-Gatters (XOR'1, 315) verbunden ist und wobei die Eingänge des Oder-Gatters (XOR'1, 315) von wenigstens zwei Rückkopplungsleitungen (220–222; 324–325; 620–622) gebildet werden, die jeweils nach wenigstens einer Schalteinheit und/oder nach jeweils einer Speichereinheit (D1, D'1; ...; Dn, D'n; D'n+1; ...; D'r) abzweigen.
  10. Elektrische Diagnoseschaltung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, dass die Rückkopplungseinheit (115) ein weiteres steuerbares Gatter (125), insbesondere ein steuerbares Und-Gatter (125), ein steuerbares Oder-Gatter, ein steuerbares NAND-Gatter oder ein steuerbares NOR-Gatter aufweist, wobei die Eingänge des weiteres steuerbaren Gatters (125) von einem weiteren Steuersignaleingang (124) und vom Ausgang der letzten Schalteinheit gebildet sind, und wobei der Ausgang des weiteren steuerbaren Gatters (125) den Schaltungsausgang (116) bildet.
  11. Elektrische Diagnoseschaltung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, dass wenigstens ein weiteres Gatter (XOR'3), insbesondere ein exklusives Oder-Gatter (XOR'3) vorgesehen ist, das jeweils zwischen nacheinander angeordneten Schalteinheiten liegt, wobei der am Schaltungsausgang (116) anliegende Ausgabewert auf einen Eingang dieses weiteren Gatters (XOR'3) geführt ist.
  12. Elektrische Diagnoseschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Schalteinheit ein Und-Gatter (44) und eine Speichereinheit (D1) aufweist und dass alle weiteren Schalteinheiten je ein Gatter(XOR2–XORn), insbesondere ein exklusives Oder-Gatter (XOR2–XORn), je einen Multiplexer (MUX2–MUXn) und je eine Speichereinheit (D2–Dn) aufweisen.
  13. Elektrische Diagnoseschaltung nach Anspruch 12, dadurch gekennzeichnet, dass der erste externe Eingang (E1) auf den ersten Eingang des Und-Gatters (44) und eine Steuerleitung (416) auf den zweiten Eingang des Und-Gatters (44) führen, wobei der Ausgang des Und-Gatters (44) auf die Speichereinheit (D1) führt, deren Ausgang den Ausgang der ersten Schalteinheit darstellt und dass jeder weitere externe Eingang (E2–En) jeweils auf einen Eingang des jeweils zugehörigen exklusiven Oder-Gatters (XOR2–XORn) führt, wobei jeder interne Eingang der Schalteinheiten jeweils auf einen ersten Eingang des nachfolgenden Multiplexers (MUX2–MUXn) und parallel dazu auf einen zweiten Eingang des jeweiligen ex klusiven Oder-Gatters (XOR2–XORn) führt, wobei jeder Ausgang eines exklusiven Oder-Gatters (XOR2–XORn) jeweils auf einen zweiten Eingang des nachfolgenden Multiplexers (MUX2–MUXn) führt und wobei jeder Ausgang des Multiplexers (MUX2–MUXn) jeweils auf einen Eingang des nachfolgenden Speicherelements (D2–Dn) führt, dessen Ausgang den Ausgang der Schalteinheit darstellt.
  14. Elektrische Diagnoseschaltung nach Anspruch 13, dadurch gekennzeichnet, dass für alle Schalteinheiten außer der ersten Schalteinheit der interne Eingang mit dem ersten Eingang des Multiplexers (MUX2–MUXn) und mit dem zweiten Eingang des exklusiven Oder-Gatters (XOR2–XORn) verbunden ist.
  15. Elektrische Diagnoseschaltung nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass der Ausgang (116) der letzten Schalteinheit mit einem linear rückgekoppelten Schieberegister verbunden ist.
  16. Elektrische Diagnoseschaltung nach Anspruch 15, dadurch gekennzeichnet, dass das linear rückgekoppelte Schieberegister ein exklusives Oder-Gatter (415), mehrere nacheinander geschaltete Speicherelemente (D'1, ..., D'm) und wenigstens eine nach einem Speicherelement (D'1, ..., D'm) abzweigende Rückkopplungsleitung (427, 428) aufweist, die auf jeweils einen Eingang des exklusiven Oder-Gatters (415) führt/führen, wobei das erste Speicherelement (D'1) mit dem Ausgang des exklusiven Oder-Gatters (415) verbunden ist.
  17. Elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass an den Eingängen (En) der elektrischen Diagnoseschaltung (10–13, 15, 16) eine Auswahlschaltung vorgesehen ist, die zur Steuerung der elektrischen Diagnoseschaltung (10–13, 15, 16) bestimmt ist.
  18. Elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 17, die auf dem zu testenden und/oder zu diagnostizierenden integrierten Schaltkreis (14) monolithisch integriert ist.
  19. Nadelkarte zum Testen von integrierten Schaltkreisen, wobei die Nadelkarte eine elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 18 aufweist.
  20. Loadboard zur Aufnahme einer Nadelkarte zum Testen von integrierten Schaltkreisen und/oder mit einem oder mehreren Testsockeln zum Testen von integrierten Schaltkreisen und/oder zum Anschluss eines Handlers an einen Tester von integrierten Schaltkreisen, wobei das Loadboard eine elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 18 aufweist.
  21. Tester mit Mess-Sensoren, insbesondere für Ströme und Spannungen und mit Instrumenten zur Erzeugung von digitalen Signalen oder Datenströmen, wobei der Tester eine elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 18 aufweist.
  22. Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung mit den folgenden Schritten: a) Bereitstellen einer elektrischen Diagnoseschaltung (10–13, 15, 16), die n externe Eingänge (En) zum Empfang von Testdaten n paralleler Datenströme einer zu testenden und/oder zu diagnostizierenden integrierten Schaltung (14) aufweist und die in der Lage ist, aus den empfangenen Testdaten (u, t, s, r) Signaturen zu erzeugen, wobei die an den n externen Eingängen (En) anliegenden Testdaten (u, t, s, r) selektiv in die Erzeugung der Signaturen miteinbezogen oder nicht miteinbezogen werden, b) Verbinden der elektrischen Diagnoseschaltung (10–13, 15, 16) mit der zu testenden und/oder zu diagnostizierenden integrierten Schaltung (14) derart, dass die n Eingänge (En) der elektrischen Diagnoseschaltung (10–13, 15, 16) an den n Ausgängen (An) der integrierten Schaltung (14) anliegen, c) Steuern der Schalteinheiten der elektrischen Diagnoseschaltung (10–13, 15, 16) derart, dass die jeweils an den externen Eingängen (En) anliegenden Testdaten (u, t, s, r) in die Erzeugung der Signaturen miteinbezogen werden, d) Erfassen und Verarbeiten der Testdaten (u, t, s, r) der zu testenden und/oder zu diagnostizierenden integrierten Schaltung (14) zu mindestens einer Signatur in einer oder in mehreren aufeinanderfolgenden Testdurchläufen durch die elektrische Diagnoseschaltung (10–13, 15, 16), e) Überprüfen der Signatur auf Korrektheit mittels des Testers durch Vergleich der im Test ermittelten Signa tur mit der im Tester abgelegten oder durch den Tester ermittelten korrekten Signatur, f) Falls in Schritt e) wenigstens eine fehlerhafte Signatur ermittelt worden ist, Durchführen der folgenden Schritte: g) Durchführen von k aufeinanderfolgenden Testdurchläufen, wobei nur jeweils diejenigen an dem Eingang Ei anliegenden Daten der n Datenströme im j-ten Durchlauf in die Kompaktierung in der elektrischen Diagnoseschaltung (10–13, 15, 16) miteinbezogen werden, wenn der binäre Koeffizient ai,j der Gleichungen zur Bestimmung der Kontrollstellen eines linearen separierbaren fehlerkorrigierenden Kodes mit n Informationsstellen u1, ..., un und mit k Kontrollstellen v1, ..., vk gleich Eins ist, wobei die k Kontrollstellen v1, ..., vk durch die k binären Gleichungen
    Figure 00550001
    aus den n Informationsstellen bestimmt sind. h) Bestimmen der fehlerhaften Elemente in den n Datenströmen, insbesondere der fehlerhaften Scan-Zellen der diagnostizierten integrierten Schaltung (14) aus den Abweichungen der von der elektrischen Diagnoseschaltung (10–13, 15, 16) an ihrem Ausgang (116, 326) in den k Testdurchläufen ausgegebenen beobachteten Ausgangssignaturen ⌊yb1 ,yb2 ,yb3 ,...⌋von den entsprechenden korrekten Ausgangssignaturen ⌊yk1 ,yk2 ,yk3 ,...⌋
  23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass es sich bei den Datenströmen um Daten handelt, die aus den Scanpfaden (SCn) einer integrierten Schaltung ausgeschoben werden.
  24. Verfahren nach Anspruch 22 oder 23, dadurch gekennzeichnet, dass es sich bei der in Schritt a) bereitgestellten elektrischen Diagnoseschaltung (10–13, 15, 16) um eine elektrische Diagnoseschaltung (10–13, 15, 16) nach einem der Ansprüche 1 bis 18 handelt.
  25. Verfahren nach einem der Ansprüche 22 bis 24, dadurch gekennzeichnet, dass die in Schritt a) bereitgestellten elektrische Diagnoseschaltung (10–13, 15, 16) auf einer Nadelkarte nach Anspruch 19, auf einem Loadboard nach Anspruch 20 oder auf einem Tester nach Anspruch 21 ausgebildet ist.
  26. Verfahren nach einem der Ansprüche 22 bis 25, dadurch gekennzeichnet, dass in Schritt c) die Schalteinheiten mit einem Steuersignal (cn) derart angesteuert werden, dass die an den internen Eingängen der Schalteinheiten anliegenden Eingangssignale mit den jeweils an den externen Eingängen (En) anliegenden Testdaten (u, t, s, r) verknüpft werden und dass die jeweils aus diesen Verknüpfungen ermittelten Verknüpfungswerte an die internen Eingänge der jeweils dahinter angeordneten Schalteinheiten weitergeleitet werden.
  27. Verfahren nach einem der Ansprüche 22 bis 26, dadurch gekennzeichnet, dass in Verfahrensschritt d) alle Steuersignale ci,j, 1 ≤ i ≤ k, 1 ≤ j ≤ n der Multiplexer (MUX1, ..., MUXn) zu Eins gewählt werden.
  28. Verfahren nach einem der Ansprüche 22 bis 27, dadurch gekennzeichnet, dass falls die elektrische Diagnoseschaltung (10–13, 15, 16) eine Rückkopplungseinheit (115; 125; 214; 314) aufweist, sie vor Schritt c) derart angesteuert wird, dass sie nicht rückkoppelt.
  29. Verfahren nach einem der Ansprüche 22 bis 27, dadurch gekennzeichnet, dass falls die elektrische Diagnoseschaltung (10–13, 15, 16) eine Rückkopplungseinheit (115; 125; 214; 314) aufweist, sie vor Schritt g) derart angesteuert wird, dass sie nicht rückkoppelt.
  30. Verfahren nach einem der Ansprüche 22 bis 29, dadurch gekennzeichnet, dass der Verfahrensschritt g) wie folgt durchgeführt wird: Durchführen von k aufeinanderfolgenden Test-Durchläufen, wobei bei jedem Durchlauf eine Kontrollstelle (vk) nach folgender Vorschrift aus den Informationsstellen (un) be stimmt wird, solange bis alle Kontrollstellen (vk) ermittelt worden sind,
    Figure 00580001
    wobei die Koeffizienten ai,j mit 1 ≤ i ≤ k, 1 ≤ j ≤ n die Werte Null oder Eins annehmen, wobei die Schalteinheiten der elektrischen Diagnoseschaltung (10–13, 15, 16) so gesteuert werden, dass die im i-ten Durchlauf am j-ten externen Eingang (Ej) anliegenden Testdaten (u, t, s, r) nur dann einer Verknüpfung in den Schalteinheiten unterzogen werden, wenn das Steuersignal ci,j, mit 1 ≤ i ≤ k, 1 ≤ j ≤ n den Wert Eins annimmt, wobei das Steuersignal ci,j den Wert Null annimmt, wenn der zugehörige Koeffizient ai,j den Wert Null annimmt oder wenn ein unbestimmter Wert im Datenstrom ausgeblendet werden soll.
  31. Verfahren nach einem der Ansprüche 22 bis 29, dadurch gekennzeichnet, dass der Wert des an dem ersten Eingang (124) des UND-Gatters (125) anliegenden Steuersignals dann den wert Null annimmt, wenn ein unbestimmter Wert am Ausgang des vorgeschalteten Speicherelements Dn und damit an seinem zweiten Eingang anliegt.
  32. Verfahren nach einem der Ansprüche 22 bis 31, dadurch gekennzeichnet, dass der Verfahrensschritt g) wie folgt durchgeführt wird: Durchführen von k aufeinanderfolgenden Test-Durchläufen, wobei die Schalteinheiten der elektrischen Diagnoseschaltung (10–13, 15, 16) entsprechend den binären Koeffizienten ai,j der Gleichungen zur Bestimmung der Kontrollstellen v1, ..., vk eines linearen separierbaren fehlerkorrigierenden Kodes mit n Informationsstellen u1, ..., un und mit k Kontrollstellen v1, ..., vk so gesteuert werden, dass die im i-ten Durchlauf am j-ten externen Eingang (Ej) anliegenden Testdaten (u, t, s, r) nur dann einer Verknüpfung in den Schalteinheiten der elektrischen Diagnoseschaltung (10–13, 15, 16) unterzogen werden, wenn das binäre Steuersignal ci,j, mit 1 ≤ i ≤ k, 1 ≤ j ≤ n den Wert Eins annimmt, wobei das Steuersignal ci,j den Wert Null annimmt, wenn der zugehörige Koeffizient ai,j in den linearen Gleichungen zur Bestimmung der k Kontrollstellen des fehlererkennenden Kodes den Wert Null annimmt oder wenn ein unbestimmter Wert im Datenstrom ausgeblendet werden soll, wobei die k Kontrollstellen v1, ..., vk durch die k binären Gleichungen
    Figure 00590001
    aus den n Informationsstellen bestimmt sind.
  33. Verfahren nach einem der Ansprüche 22 bis 32, dadurch gekennzeichnet, dass die Multiplexer (MUXn) der Schalteinheiten durch die Steuersignale (cn) gesteuert werden.
  34. Verfahren nach einem der Ansprüche 22 bis 33, dadurch gekennzeichnet, dass zwischen den Ausgängen (An) der integrierten Schaltung (14) und den Eingängen (En) der elektrischen Diagnoseschaltung (10–13, 15, 16) eine Auswahlschaltung vorgesehen wird, welche die Eingabe in die elektrische Diagnoseschaltung (10–13, 15, 16) steuert.
  35. Verwendung des Verfahrens nach einem der Ansprüche 22 bis 34 zum Test und/oder zur Diagnose von bestückten Leiterkarten oder von Platinen.
  36. Computerprogramm zum Ausführen eines Verfahrens zum Testen eines integrierten Schaltkreises, das so ausgebildet ist, daß die Verfahrensschritte c) bis h) gemäß einem der Ansprüche 22 bis 34 ausführbar sind.
  37. Computerprogramm nach Anspruch 36, das auf einem Speichermedium, insbesondere in einem Computerspeicher oder in einem Direktzugriffsspeicher enthalten ist.
  38. Computerprogramm nach Anspruch 36, das auf einem elektrischen Trägersignal übertragen wird.
  39. Datenträger mit einem Computerprogramm nach Anspruch 36.
  40. Verfahren, bei dem ein Computerprogramm nach Anspruch 36 aus einem elektronischen Datennetz wie bspw. aus dem Internet auf einen an das Datennetz angeschlossenen Computer heruntergeladen wird.
DE10338922.9A 2003-08-20 2003-08-20 Elektrische Diagnoseschaltung sowie Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung Expired - Fee Related DE10338922B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10338922.9A DE10338922B4 (de) 2003-08-20 2003-08-20 Elektrische Diagnoseschaltung sowie Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung
US10/568,842 US7814384B2 (en) 2003-08-20 2004-08-11 Electrical diagnostic circuit and method for the testing and/or the diagnostic analysis of an integrated circuit
PCT/DE2004/001799 WO2005020075A1 (de) 2003-08-20 2004-08-11 Elektrische diagnoseschaltung sowie verfahren zum testen und/oder zur diagnose einer integrierten schaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10338922.9A DE10338922B4 (de) 2003-08-20 2003-08-20 Elektrische Diagnoseschaltung sowie Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung

Publications (3)

Publication Number Publication Date
DE10338922A1 true DE10338922A1 (de) 2005-03-31
DE10338922A8 DE10338922A8 (de) 2005-07-28
DE10338922B4 DE10338922B4 (de) 2016-07-14

Family

ID=34201966

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10338922.9A Expired - Fee Related DE10338922B4 (de) 2003-08-20 2003-08-20 Elektrische Diagnoseschaltung sowie Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung

Country Status (3)

Country Link
US (1) US7814384B2 (de)
DE (1) DE10338922B4 (de)
WO (1) WO2005020075A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005046588A1 (de) * 2005-09-28 2007-05-24 Infineon Technologies Ag Vorrichtung und Verfahren zum Test und zur Diagnose digitaler Schaltungen
DE102021003582A1 (de) 2020-08-28 2022-03-03 Sew-Eurodrive Gmbh & Co Kg Programmierbare Signalverarbeitungseinheit und Verfahren zum Betrieb einer programmierbaren Signalverarbeitungseinheit

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7941722B2 (en) * 2007-06-24 2011-05-10 Texas Instruments Incorporated Testing of integrated circuits using test module
US9766289B2 (en) 2015-10-06 2017-09-19 Nxp Usa, Inc. LBIST debug controller
CN113447799B (zh) * 2020-03-27 2022-06-14 阿里巴巴集团控股有限公司 集成电路、信息收集方法、设备
CN111948511A (zh) * 2020-05-27 2020-11-17 中核武汉核电运行技术股份有限公司 一种仪控卡件故障诊断系统及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574733A (en) * 1995-07-25 1996-11-12 Intel Corporation Scan-based built-in self test (BIST) with automatic reseeding of pattern generator
DE19929546C1 (de) * 1999-06-23 2000-09-07 Michael Goessel Multi-Mode Speicherelement
WO2001038889A1 (en) * 1999-11-23 2001-05-31 Mentor Graphics Corporation Method and apparatus for selectively compacting test responses

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4503537A (en) * 1982-11-08 1985-03-05 International Business Machines Corporation Parallel path self-testing system
US4601034A (en) * 1984-03-30 1986-07-15 Texas Instruments Incorporated Method and apparatus for testing very large scale integrated memory circuits
US5081626A (en) * 1989-12-08 1992-01-14 Hughes Aircraft Company System for detection and location of events
US5230000A (en) * 1991-04-25 1993-07-20 At&T Bell Laboratories Built-in self-test (bist) circuit
US5831992A (en) * 1995-08-17 1998-11-03 Northern Telecom Limited Methods and apparatus for fault diagnosis in self-testable systems
US5745500A (en) * 1996-10-22 1998-04-28 The United States Of America As Represented By The Secretary Of The Army Built-in self testing for the identification of faulty integrated circuit chips in a multichip module
US5930270A (en) * 1997-07-23 1999-07-27 International Business Machines Corporation Logic built in self-test diagnostic method
US6055660A (en) * 1997-10-02 2000-04-25 International Business Machines Corporation Method for identifying SMP bus transfer errors
US6158033A (en) * 1998-05-08 2000-12-05 S3 Incorporated Multiple input signature testing & diagnosis for embedded blocks in integrated circuits
US6442723B1 (en) * 1999-05-12 2002-08-27 International Business Machines Corporation Logic built-in self test selective signature generation
US6510398B1 (en) * 2000-06-22 2003-01-21 Intel Corporation Constrained signature-based test
US7644333B2 (en) * 2001-12-18 2010-01-05 Christopher John Hill Restartable logic BIST controller

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574733A (en) * 1995-07-25 1996-11-12 Intel Corporation Scan-based built-in self test (BIST) with automatic reseeding of pattern generator
DE19929546C1 (de) * 1999-06-23 2000-09-07 Michael Goessel Multi-Mode Speicherelement
WO2001038889A1 (en) * 1999-11-23 2001-05-31 Mentor Graphics Corporation Method and apparatus for selectively compacting test responses

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
GARNER,M., MÜLLER,B., SANDWEG,G.: Selbsttest digitaler Schaltungen. München (u.a.): Oldenbourg, 1990, S. 100-117, 140-151
GARNER,M., MÜLLER,B., SANDWEG,G.: Selbsttest digitaler Schaltungen. München (u.a.): Oldenbourg,1990, S. 100-117, 140-151 *
Internetseite "http://www.adobe.com/products/acrobat/readstep2. html" vom 17.12.2001 (rekonstruiert mittels http: 77www.archive.org) *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005046588A1 (de) * 2005-09-28 2007-05-24 Infineon Technologies Ag Vorrichtung und Verfahren zum Test und zur Diagnose digitaler Schaltungen
DE102005046588B4 (de) * 2005-09-28 2016-09-22 Infineon Technologies Ag Vorrichtung und Verfahren zum Test und zur Diagnose digitaler Schaltungen
DE102021003582A1 (de) 2020-08-28 2022-03-03 Sew-Eurodrive Gmbh & Co Kg Programmierbare Signalverarbeitungseinheit und Verfahren zum Betrieb einer programmierbaren Signalverarbeitungseinheit
WO2022042929A1 (de) 2020-08-28 2022-03-03 Sew-Eurodrive Gmbh & Co. Kg Programmierbare signalverarbeitungseinheit und verfahren zum betrieb einer programmierbaren signalverarbeitungseinheit

Also Published As

Publication number Publication date
DE10338922A8 (de) 2005-07-28
WO2005020075A1 (de) 2005-03-03
DE10338922B4 (de) 2016-07-14
US20080263421A1 (en) 2008-10-23
US7814384B2 (en) 2010-10-12

Similar Documents

Publication Publication Date Title
DE102006059158B4 (de) Integrierter Schaltkreischip mit zumindest zwei Schaltungskernen und zugehöriges Verfahren zum Testen
DE60030480T2 (de) Gerät und verfahren zum selektiven verdichten von testergebnissen
DE69825299T2 (de) Verfahren und vorrichtung zur anwendung von gewichteten zufallsmustern bei teilabtastung
DE602004009329T2 (de) Verfahren und system zum selektiven maskieren von testantworten
DE19855488A1 (de) Testmustergenerator mit verbesserter Testsequenzverdichtung
DE10343227A1 (de) System und Verfahren zum Testen eines Schaltungsaufbaus unter Verwendung einer extern erzeugten Signatur
DE60215933T2 (de) Verfahren und vorrichtung für fehlertolerante und flexible test-vektoren-erzeugung
DE19536226C2 (de) Testbare Schaltungsanordnung mit mehreren identischen Schaltungsblöcken
DE102005026403B4 (de) Verfahren zum Liefern von Abtastmustern zu einer elektronischen Vorrichtung
DE102005046588B4 (de) Vorrichtung und Verfahren zum Test und zur Diagnose digitaler Schaltungen
DE10355116B4 (de) Ein- und Ausgangsschaltung eines integrierten Schaltkreises, Verfahren zum Testen eines integrierten Schaltkreises sowie integrierter Schaltkreis mit einer solchen Ein- und Ausgangsschaltung
DE102005013883B3 (de) Schaltung zum Vergleichen von zwei n-stelligen binären Datenwörtern
DE3702408A1 (de) Verfahren und pruefvorrichtung zum pruefen einer integrierten schaltungsanordnung
DE102015110144B4 (de) Chip und Verfahren zum Testen einer Verarbeitungskomponente eines Chips
DE19952262A1 (de) Schaltungssystem und Verfahren zum Prüfen von Mikroprozessoren
DE102021128331B3 (de) Integrierte schaltung, testanordnung und verfahren zum testen einer integrierten schaltung
DE10338922B4 (de) Elektrische Diagnoseschaltung sowie Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung
DE10052721B4 (de) Integrierte Schaltung und Verfahren zum Testen einer integrierten Schaltung
EP1676141B1 (de) Auswerteschaltung und verfahren zum feststellen und/oder zum lokalisieren fehlerhafter datenworte in einem datenstrom
DE102004043050B4 (de) Verfahren, Halbleitervorrichtung und Testsystem zur Loop-back-Vermessung des Interface-Timings von Halbleitervorrichtungen
DE102005026402A1 (de) Verfahren und Vorrichtungen zum Programmieren und Betreiben einer automatischen Testausrüstung
DE10322726A1 (de) Verfahren und Vorrichtung zum Verbessern einer Testfähigkeit von I/O-Treiber/Empfängern
EP1221097B1 (de) Schaltungszelle zur testmuster-generierung und testmuster-kompression
DE10112560B4 (de) Verfahren und Vorrichtung zum Prüfen von Schaltungsmodulen
EP1734375B1 (de) Schaltung zur Komprimierung und Speicherung von Schaltungsdiagnosedaten

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8181 Inventor (new situation)

Inventor name: G?SSEL, MICHAEL, 15831 MAHLOW, DE

Inventor name: LEININGER, ANDREAS, 80469 MUENCHEN, DE

8196 Reprint of faulty title page (publication) german patentblatt: part 1a6
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R082 Change of representative

Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE

R020 Patent grant now final
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee