WO2005020075A1 - Elektrische diagnoseschaltung sowie verfahren zum testen und/oder zur diagnose einer integrierten schaltung - Google Patents

Elektrische diagnoseschaltung sowie verfahren zum testen und/oder zur diagnose einer integrierten schaltung Download PDF

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WO2005020075A1
WO2005020075A1 PCT/DE2004/001799 DE2004001799W WO2005020075A1 WO 2005020075 A1 WO2005020075 A1 WO 2005020075A1 DE 2004001799 W DE2004001799 W DE 2004001799W WO 2005020075 A1 WO2005020075 A1 WO 2005020075A1
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WO
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input
gate
output
diagnostic circuit
xor
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Application number
PCT/DE2004/001799
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English (en)
French (fr)
Inventor
Michael Goessel
Andreas Leininger
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to US10/568,842 priority Critical patent/US7814384B2/en
Publication of WO2005020075A1 publication Critical patent/WO2005020075A1/de

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Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/318547—Data generators or compressors

Definitions

  • the invention relates to an electrical diagnostic circuit and a method for testing and / or diagnosing an integrated circuit.
  • test patterns are usually applied to the input contacts of the circuits to be tested and the test responses of the circuits are evaluated.
  • Circuits used testers are compared with, for example, a simulation-free signature previously determined. If the two signatures match, the integrated circuit is error-free. If the two signatures are different, the circuit tested is faulty.
  • the invention relates to an electrical diagnostic circuit for testing and / or for diagnosing an integrated circuit.
  • This electrical diagnostic circuit is also referred to below as a compactor.
  • This compactor can be provided on all possible circuits or devices in every abstraction level or on every measuring device level. In particular, it is possible to design this compactor on the actual integrated circuit to be tested and / or diagnosed, which makes a so-called built-in soap test of the integrated circuit possible.
  • the compactor includes several external inputs for receiving digital output values of an integrated circuit to be tested or diagnosed. These output values are also referred to below as test signals or as test data.
  • the Ko paktors external inputs can be connected directly to corresponding digital outputs of scan paths of such an integrated circuit. .
  • the electrical diagnostic circuit comprises a plurality of switching units which are essentially of the same type and are arranged one behind the other. Each of these switching units is connected to an external input and can receive test signals from an integrated circuit.
  • each switching unit in each case has an internal input for an input signal of a switching unit arranged in front of it and / or for a feedback signal which is in particular fed back to this internal input by a downstream switching unit.
  • the switching units can be controlled by a control signal in such a way that an input signal present at the internal input is either passed unchanged to the internal input of the switching unit arranged behind it and / or is unchanged fed back to an internal input of a switching unit arranged in front of it, or with the respective one
  • the test signal present at the external input is linked and the link value determined from this link is forwarded to the internal input of the switching unit arranged behind it and / or is fed back to the internal input of a switching unit arranged in front of it.
  • the compactor also has a circuit output for outputting a digital output value.
  • Several switching units connected in series according to the invention form a shift register.
  • a shift register in which output values are fed back both to the beginning of the shift register and between individual switching units of the shift register can also be referred to as a shift register of the first type.
  • Shift registers in which the feedback always occurs at the beginning of the shift register are also referred to as shift registers of the second type. It is possible that not only the output values of the shift register, but also values between the individual switching units are fed back to the beginning.
  • the individual switching units can be controlled selectively in such a way that the test signals of the electrical circuit to be tested and / or diagnosed at the respective external inputs are processed by the switching units or are optionally masked out and not taken into account. It is not provided in the compactor according to the invention to replace test signals present at the external inputs with fixed values, for example with the value zero. Rather, the test signals applied to the external inputs are selectively hidden. If at least one faulty test signal is detected by the subsequent tester on at least one external input, the faulty scan cell or faulty memory cell or the faulty element of the integrated circuit tested can be identified by a suitable sequence of test runs in which individual test signals are selective not detected by the compactor, can be determined exactly.
  • the test signals output in parallel on the scan paths are regarded as information bits of a linear error-correcting code.
  • the k control bits of an error-correcting code are output during diagnosis in k runs at the output of the non-fed back compactor. This enables the faulty scan cells to be determined precisely.
  • the ability to use the control bits to correct a certain number of errors in a data area means that these errors can also be localized precisely.
  • the faulty scan paths can be diagnosed.
  • the number of control bits increases logarithmically with the number of scan paths.
  • the number of control bits is optimal in the sense of the coding theory known to the person skilled in the art.
  • Switching unit has a gate, in particular an exclusive OR gate, a multiplexer and a memory unit. Each external input leads to one input of the exclusive OR gate.
  • Each internal input of the switching unit leads to a first input of the multiplexer and in parallel to a second input of the exclusive OR gate.
  • the output of the exclusive OR gate is connected to the second input of the multiplexer.
  • the first input of the multiplexer is chosen here as the zero input and the second input of the multiplexer as the one input.
  • the output of the multiplexer is with an input of the storage element in connection.
  • the output of the memory element also represents the output of the switching unit.
  • Such a compactor enables internal control of those values which are to be read from the memory elements in the next clock cycle.
  • the provision of multiplexers gives the memory elements the option of storing either the value of the previous memory element or the value that results from the exclusive OR combination of the value of the memory element arranged in front of it and the test signal present at the assigned external input results.
  • This embodiment of the compactor is a particularly reliable and inexpensive to produce variant.
  • test signals of which external inputs of the compactor are to be subjected to an exclusive OR operation and for which test signals of which inputs such an OR operation is to be omitted can be made by the internal input of the switching unit depending on the control signal via the first input of the multiplexer or via the exclusive OR gate and the second input of the multiplexer to the input of the memory element of the switching unit.
  • Such selective combinations and suppression can be implemented particularly advantageously by means of controllable multiplexers.
  • the compactor also comprises a controllable feedback unit which is connected to the circuit output and with which the output value is connected to at least one internal input of a switching input. unit can be fed back.
  • the controllability of the feedback unit ensures that the values at the circuit output are only fed back when this is also desired. Otherwise, the compactor according to the invention works like a normal, non-feedback shift register.
  • the functionality is expanded by equipping a compactor according to the invention with such a controllable feedback unit.
  • the feedback unit can be designed as a controllable gate, in particular as a controllable AND gate, and can have a control signal input. If a predetermined value, in particular the value one, is present at this control signal input, then the output value of the compactor is fed back to one or more internal inputs of the switching units.
  • the compactor according to the invention can thus also be operated in compacting mode, in which the signature of the compactor can be reliably calculated.
  • the switching units of the electrical diagnostic circuit can in each case via at least two, in particular, have series-connected memory units'.
  • the output of the last storage unit of each switching unit then also forms the output of the switching unit concerned. This means that even more memory elements are available for temporarily storing the test signals.
  • the feedback unit also has an exclusive OR gate, the inputs of which are formed by feedback lines, each branching off after at least one switching unit.
  • the output of the exclusive OR gate is routed to an input of the controllable gate.
  • the feedback unit additionally has a further controllable gate, the inputs of which are formed by a further control signal input and the output of the last switching unit of the compactor, and the output of which forms the output of the compressor, it is possible to correctly handle undefined values or X values , Such X values often occur when testing integrated circuits and cannot be predicted.
  • the provision of the further controllable gate reliably prevents the state and signature of the compactor from becoming undetermined when such X values occur, and therefore no reliable information about the functionality of the tested or diagnosed integrated circuit is possible.
  • Such indefinite values are namely set to a specific value by the further controllable gate, which ensures that the state of the compactor and also the output values of the compactor remain predictable.
  • the further controllable gate can be used as a controllable AND gate, as a controllable OR gate, as a controllable NAND gate. Gates or formed as a controllable NOR gate. In the case of a controllable AND gate, if an X value occurs, the value of the control signal must be set to zero, in the case of a controllable OR gate the value must be set to one.
  • further gates in particular further exclusive OR gates, can be located between switching units arranged one after the other.
  • the output value present at the circuit output can be fed to this further gate or to these further gates, as a result of which a feedback according to the first-type shift register can be achieved.
  • the first switching unit can be designed differently from the other storage units already described and can comprise only an AND gate and a storage unit.
  • the first external input leads to the first input of the AND gate, a control line to the second input of the AND gate, and the output of the AND gate to the memory unit.
  • the output of the storage unit forms the output of the first switching unit.
  • the remaining switching units of the compactor are in this variant in one of the embodiments already described. Integrated circuits of this type can reliably test integrated circuits.
  • the output of the last switching unit is connected to a linear feedback shift register.
  • the linear feedback Shift register contains an exclusive OR gate, a plurality of memory elements connected in series and at least one feedback line branching off after a memory element, which leads to an input of the exclusive OR gate.
  • the first memory element is connected to the output of the exclusive OR gate. Integrated circuits can also be tested reliably with a compactor that has such a shift register.
  • the compactor has a selection circuit at its inputs for its control.
  • the invention also relates to an integrated circuit to be tested and / or diagnosed, on which a compactor in one of the embodiments described above, in particular in addition to the normal circuit, is quasi included as an add-on.
  • the compactor is monolithically integrated on the integrated circuit or on the semiconductor component.
  • the invention also relates to a needle card for testing integrated circuits, in which a compactor is integrated in one of the embodiments described above.
  • the invention further relates to a tester-specific load board with test sockets for inserting integrated circuits or for receiving such a needle card or for connecting a handler, at least one compactor being integrated in one of the above-described embodiments on the load board.
  • a load board can also be referred to as an adapter board.
  • the invention further relates to a measuring device or a tester with measuring sensors, for example for currents and for voltages and with instruments for generating digital signals or data streams. At least one compactor in one of the embodiments described above is contained on the measuring device.
  • Embodiments can be provided in a simple and very space-saving manner on all possible circuits or devices in each abstraction level or on each measuring device level. There are no impairments to the functionality.
  • the specific design of the objects described above with such a compactor results completely and unambiguously from the information contained in this patent specification and from his specialist knowledge. It should only be noted here that the compactor is to be applied in addition to the circuits contained on the objects mentioned above.
  • the invention further relates to a method for testing and / or diagnosing an integrated circuit.
  • a compactor is initially provided which has n external inputs for receiving test data n parallel data streams from an integrated circuit to be tested and / or diagnosed and which is able to generate signatures from the received test data.
  • the test data present at the n external inputs are selectively included or not included in the generation of the signatures via switching units.
  • the compactor is then connected to the integrated circuit to be tested and / or diagnosed in such a way that the n inputs of the compactor are applied to the n outputs of the scan paths of the integrated circuit.
  • Input signals applied to switching units are linked to the test signals applied to the external inputs, and that the logic values determined from these links are forwarded to the internal inputs of the switching units arranged behind them.
  • test signals of the data streams are then processed by the compactor in one or more test runs to form a signature. Several consecutive test runs are carried out, with a new signature being generated in each test run.
  • the test data of the integrated circuit to be tested and / or diagnosed are processed into a one-bit data stream at the output of the compactor, which is also referred to as an output signature.
  • the tester now checks the data words for correctness by comparing the signatures determined by the compactor with the correct signatures stored in the tester or generated by the tester, for example by simulation.
  • the bit width stored in the tester or determined in the tester becomes wide Data stream compared with the one bit wide data stream present at the output of the compactor.
  • the time at which these diagnostic steps are started can be selected differently.
  • the diagnostic steps can be carried out immediately after the detection of a single faulty signature, after the detection of a predetermined number of faulty signatures, or only after all test runs have ended.
  • k successive test runs are carried out. Only those data of the n data streams present at the input Ei in the jth pass are included in the compacting in the electrical diagnostic circuit if the binary coefficient a ⁇ , j of the equations for determining the control points of a linear, separable, error-correcting code with n Information points ui, ..., u n and with k control points vi, ..., v k is equal to one.
  • the data of the n data streams at the input Ei, in which the binary coefficient a ⁇ j assumes the value zero, on the other hand, are not included in the compaction in the jth pass
  • the person skilled in the art can then determine the faulty elements, in particular the faulty values and the correct values of the faulty cells of the integrated circuit.
  • the incorrectly output test signals of the diagnosed circuit can be localized on the basis of the signatures using information and control points.
  • the method according to the invention is generally suitable for the circuit test using parallel data streams and can be used particularly well in integrated circuits with scan paths.
  • those cells and scan cells of the integrated circuit in which faulty test signals have occurred during the test can be localized precisely and quickly on the basis of the compacted data.
  • the faulty cells are determined by comparing the control points generated according to the above regulation with control bits which are stored in the tester or which are determined in the tester by simulation. Such a comparison creates the syndrome from which the faulty information point can be clearly determined.
  • the method according to the invention is based on the frequency and distribution to be expected. Errors can be flexibly adapted. With the method according to the invention, a 100% diagnosis during production can be carried out, which delivers significantly better results than random checks. The effort, the speed and the costs for such a check are optimized when using the method according to the invention.
  • a further advantage of the method according to the invention lies in the reduction of the data volume required for determining the failing elements or scan elements, both in the reduction in the data to be recorded for the integrated circuit to be tested and in the reduction in the design data to be stored for the fault localization integrated circuit. It is also particularly advantageous that the method according to the invention is error-independent, i. This means that no individual settings are necessary to be able to calculate a specific error.
  • the method achieves its highest performance if a high number of errors has to be determined in a certain test area, especially since the method calculates all errors in one interval without additional effort. In parallel tests with a very high degree of parallelism, all integrated circuits can be treated equally and thus diagnosed at the same time.
  • the method can also be applied to a design that contains several structures of multi-input signature registers, since the feedback of the multi-input signature registers is separated during the diagnosis, and so the individual multi-input signature registers can be interconnected to form a large multi-input signature register.
  • the compactor can, as described, be formed on each abstraction and measuring device level and be present on the circuit to be tested and / or diagnosed itself, on the needle card, on the load board or on the tester. This results in a fast and safe procedure with precise test and diagnostic results.
  • the switching units can be controlled with a control signal prior to the acquisition and processing of the test data in such a way that the input signals present at the internal inputs of the switching units with the respective at the Test data present at external inputs are linked and that the link values determined from these links are forwarded to the internal inputs of the switching units arranged behind them.
  • all control signals c 1, j of the multiplexers can be selected to be one. This ensures that the actual signatures of the circuit to be tested and / or diagnosed are first determined from the data streams.
  • the compactor has a feedback unit, this can be controlled according to the invention in such a way that no values are fed back.
  • the procedural step of the diagnostic mode can also be carried out as follows. Carrying out k successive test runs, the control of the switching units of the electrical diagnostic circuit corresponding to the binary coefficients a ⁇ , j of the equations for determining the control points v x , ..., v k of a linearly separable error-correcting code with n information points ui, ..., u n and with k control points Vi, ..., v k are controlled in such a way that the test data present in the i-th pass at the j-th external input (Ej) can only be linked in the switching units of the electrical diagnostic circuit be subjected when the binary control signal Ci, j takes the value one.
  • the multiplexers of the switching units are controlled by the control signal.
  • the method according to the invention can also be used for testing and / or diagnosing printed circuit boards or printed circuit boards. This essentially results in the advantages that also arise in the test and / or in the diagnosis of integrated circuits.
  • the invention is also implemented in a computer program for executing the method for testing and / or diagnosing an integrated circuit.
  • the computer program contains program instructions that cause a computer system to carry out such a method in an embodiment described above.
  • the method steps are controlled starting with the control of the switching units or starting with the control of the feedback unit with a computer system or on a computer tersystem itself carried out.
  • the computer program outputs the defective cells or scan cells of the tested and diagnosed integrated circuit on an output unit, in particular on a screen or on a printer. If no errors in the diagnosed integrated circuit have been determined by the computer program according to the invention, a message about the full functionality of the integrated circuit is output.
  • Integrated circuits can be tested quickly, effectively and reliably by the computer program according to the invention.
  • the invention also relates to a computer program which is contained on a storage medium, in particular in a computer memory or in a direct access memory, or which is transmitted on an electrical carrier signal.
  • the invention also relates to a carrier medium, in particular a data carrier, such as a floppy disk, a zip drive, a strea er, a CD or a DVD, on which a computer program described above is stored.
  • the invention further relates to a computer system on which such a computer program is stored.
  • the invention also relates to a download method in which such a computer program is downloaded from an electronic data network, such as from the Internet, to a computer connected to the data network.
  • the following approach can serve as an estimate for the test time saved by the method according to the invention: Given a semiconductor chip with 500,000 flip-flops, which are divided into 2,000 scan chains of 250 scan flip-flops. The test data are compressed with a multi-input signature register. It is assumed that, due to the degree of parallelism, two semiconductor chips share a pattern generator (ie 2 semiconductor chips can be stimulated independently of other semiconductor chips). The pattern runtime of 100 scanloads is 0.5 ms at a shift frequency of 50 MHz. The pattern start time is 1ms, this is a current value of the production testers J750, J971.
  • the pattern would have to be started 40 times in the conventional method, a reduced number of scan elements is read out at the points of failure and the pattern is then terminated.
  • the tester would very probably have to be equipped with a special memory MTO, since the standard error memory only comprises 256 vectors. The time for saving the data is neglected here due to missing data. In general, read / write access is rather time-consuming.
  • the invention relates to a method and an arrangement for compressing test data and / or diagnostic data of a circuit with n outputs Ao, ..., A n - ⁇ using a linear, separable and error-correcting block code with n Information points u 0 , ..., u n - ⁇ and with k control points v 0 , ..., v k _ ⁇ concerns.
  • n circuit outputs Ai, A 2 , ..., A n of the circuit to be tested and / or diagnosed are in k successive runs with n inputs E x , ..., E n of a controlled compactor C with at least n inputs , and m outputs connected. In this case, m> 1 applies.
  • the controlled compactor in the k successive runs depends on the binary control signals Ci, j, l i i k k, l j j an n present on its control lines in its i-th run in each case -th input E j value not present in the compacting when the control signal Ci, j assumes the value zero. If the coefficient a 1, j assumes the value zero in the system of equations for determining the control point Vi of the linear separable block code, the control signal c ifj is zero. In the k successive runs the same data is output from the circuit to be tested and / or diagnosed.
  • the data actually obtained and compacted by the controlled compactor are compared with the compacted correct data for the faultless circuit in the k successive runs.
  • the compacted correct data for the error-free circuit can be determined by circuit simulation, as is common in the design of electronic circuits.
  • FIG. 1 shows a first compactor circuit diagram of a first controllable compactor
  • FIG. 2 shows a second compactor circuit diagram of a second controllable compactor
  • FIG. 3 shows a third compactor circuit diagram of a further controllable compactor
  • FIG. 4 shows a fourth compactor circuit diagram of another controllable compactor and a schematic illustration of scan paths of an integrated circuit connected to the controllable compactor
  • FIG. 5 shows a fifth compactor circuit diagram of another controllable compactor
  • FIG. 6 shows a sixth compactor circuit diagram of another controllable compactor.
  • FIG. 1 shows a first compactor circuit diagram 10 of a first controllable compactor.
  • the controllable compactor shown in FIG. 1 is a modified signature register of the second kind.
  • the first compact circuit diagram 10 can also be referred to as a modified multi-input signature register and comprises n inputs Ei, E 2 , E 3 , ..., E n and an output 116. Furthermore, the first compact circuit diagram 10 comprises n memory elements Di, D 2 , D 3 , ..., D n _ ⁇ , D n ; n multiplexers MUXi, MUX 2 , MUX 3 , ..., MUX n ; n exclusive OR gate XORi, XOR 2 , XOR 3 , ..., XOR n and another exclusive OR gate XOR ' 3 . In the following, OR gates designated with XOR always represent exclusive OR gates.
  • the multiplexers MUXi - MUX n each have a zero input and a one input as well as a control input 117-120, to which a binary control signal Ci, c 2 , c 3 , ..., c n is applied.
  • the inputs Ei - E n lead to the first input of the OR gates XORi - XOR n .
  • the compactor output 116 starts at the output of the memory element D n .
  • a first controlled AND gate 115 is provided, the first input of which branches off from the compactor output 116 and the second input of which is formed by an external first control signal input 123, which carries the control signal d.
  • the output of the first controlled AND gate 115 is formed by the feedback line 121, which leads to the zero input of the first multiplexer MUXi and to the second input of the first OR gate XORi.
  • a second feedback line 122 branches off from the first feedback line 121 to the second input of the OR gate XOR 1 3.
  • feedback lines are each led into the second input of an OR gate XOR'i, the first input of which connects to the output of the memory arranged in front of it.
  • Cherelements D ⁇ - ⁇ is connected and its output is connected to the zero input of the subsequent multiplexer MUXi and parallel to it via the subsequent OR gate XORi to the input input of the subsequent multiplexer MUXi.
  • a linear feedback shift register of maximum length is to be realized for a specific value n
  • the required feedback lines are determined by the coefficients of a primitive feedback polynomial of degree n, as described, for example, in document [2]. The exact selection of the feedback lines is known to a person skilled in the art and is not further explained here.
  • the output of the first OR gate XORi is routed to the input input of the first multiplexer MUXi.
  • the output of the first multiplexer MUXi leads to the first memory element Di, whose output is connected to the zero input of the second multiplexer MUX 2 and to the second input of the second OR gate XOR 2 .
  • the output of the second OR gate XOR is present at the one input of the second multiplexer MUX 2 .
  • the output of the second multiplexer MUX 2 is connected to the second memory element D 2 .
  • the OR gate XOR '3 which is the second memory element D 2 immediately downstream of the training are output lines of the second memory element D 2 and the second feedback line 122 to.
  • the output line of the OR gate XOR ' is connected to the zero input of the third multiplexer MUX 3 and in parallel to it to the first input of the third OR gate XOR 3 , the output of which is connected to the input input of the third multiplexer MUX 3 .
  • the output of the third multiplexer MUX 3 is connected to the third memory element D 3 .
  • control signal Ci of the multiplexer MUXi assumes the value zero, then the value stored in the previous memory element D ⁇ _ ⁇ is transferred to the memory element Di in the next cycle via the multiplexer MUXi, and the value present at the input Ei of the multiplexer MUXi is not passed on.
  • the parallel feedback of the output signal of the memory element D n via the feedback lines 121 and 122 functions as follows.
  • controllable compactor operates like a linearly fed back multi-input signature register.
  • control of the compactor according to the first compactor circuit diagram 10 by the control signals ci, c 2 ,..., C n on the control lines 117-120 does not require an additional control circuit to be arranged between the outputs of the circuits to be tested and / or diagnosed, as described, for example, in document [3]. Rather, the control is advantageously integrated into the compactor itself.
  • FIG. 2 shows a second compactor circuit diagram 11 of a second controllable compactor.
  • the second compactor circuit diagram 11 differs from the first compactor circuit diagram 10 in that an additional one second controlled AND gate 125 is provided.
  • the inputs of the second controlled AND gate 125 are formed by the output of the memory element D n and by a second control signal input 124 which carries the control signal s.
  • the output of the second controlled AND gate 125 forms the compactor output, from which - as in the first compactor circuit diagram 10 - a line branches off, which leads to the first input of the first controlled AND gate 115.
  • control signal s of the second control signal input 124 is one, the controlled compactor shown in FIG. 2 is functionally equivalent to the controlled compactor shown in FIG. If, on the other hand, the control signal s is equal to zero, the output value of the memory element D n is set to the value zero, irrespective of what value this output value of the memory element D n previously assumed.
  • a controlled OR gate can be used instead of the second controlled AND gate 125.
  • the value output by the storage element D n is replaced by the value one.
  • a controlled NAND gate or a controlled NOR gate can also be used.
  • the multiplexer connections can be interchanged if the control is inverted.
  • FIG. 3 shows a third compactor circuit diagram 12 of a further controllable compactor.
  • controllable compactor shown in FIG. 3 is a modified signature register of the first kind.
  • Components and elements of the third compactor circuit diagram 12 which correspond to components and elements of the first compactor circuit diagram 10 and the second compactor circuit diagram 11, are identified by the same reference symbols in FIG. 3 and are not explained separately.
  • the third compactor circuit diagram 12 does not provide an OR gate XOR ' 3 . Instead, the output of the second memory element D 2 is led directly to the input of the third OR gate XOR 3 and in parallel to the zero input of the third multiplexer MUX 3 .
  • a further OR gate XOR'i is provided in the third compactor circuit diagram 12.
  • a feedback line 220 from the output of the second memory element D 2 a second feedback line are out 221 from the output of the third memory element D 3 and another feedback line 222 from the output of the n-th storage element D n to the inputs of this OR gate XOR'i.
  • the first controlled AND gate 115 in the third compactor circuit diagram 12 is replaced by a third controlled AND gate 214.
  • the inputs of the third controlled AND gate 214 are formed by a third control signal input 223, which carries the control signal d, and by the output of the OR gate XOR'i.
  • the output of the third controlled AND gate 214 leads to the zero input of the first multiplexer MUXi and in parallel to the input of the first OR gate XORi.
  • the feedback logic is switched on, and the output values of the memory elements D 2 , D 3 and D n are controlled via the feedback lines 220, 221 and 222 and via the third controlled AND gate 214 fed back.
  • the necessary feedback lines are determined in the third compactor circuit diagram 13 by the coefficients of a primitive feedback polynomial of degree n, as described, for example, in document [2].
  • Di, D 2 , ..., D n stored values linked, because in this case the memory elements Di, D 2 , ..., D n are each with the zero inputs of the multiplexers MUXi, MUX 2 , ..., MUX n connected.
  • FIG. 4 shows a fourth compactor circuit diagram 13 of a further controllable compactor and a schematic representation of scan paths of an integrated circuit 14 connected to the controllable compactor.
  • the fourth compactor circuit diagram 13 corresponds to the third compactor circuit diagram 12, the variable n assuming the value 4 and the controllable compactor consequently a total of four inputs Ei - E 4 , four multiplexers MUXi ⁇ MUX 4 , four exclusive OR gates XORi - XOR 4 and comprises four memory elements Di - D 4 .
  • control lines of the multiplexers MUXi-MUX 4 are identified by the reference symbols 320-323, the further OR gate by the reference symbol 315, the fourth controlled AND gate by the reference symbol 314 and the fourth control signal input by the reference symbol 313.
  • the integrated circuit 14 has four scan paths SCi - SC 4 .
  • a circuit with scan paths can be operated in two different modes.
  • a scan mode is implemented in which data can be inserted and removed in the memory elements configured as scan chains.
  • the memory elements of the scan paths linked as a scan chain are loaded in scan mode with the test vectors or with the diagnostic vectors.
  • the data inserted into the memory elements of the scan paths are processed by the combinatorial circuit part of the circuit to be tested or diagnosed in functional mode, and the result of this processing is stored in the memory elements of the circuit.
  • the result stored in the memory elements of the scan paths is then pushed out in scan mode and output at outputs Ai, ..., A 4 of the scan paths, while at the same time the next test or diagnostic vectors are pushed into the scan paths .
  • the data output by the scan paths are accumulated in a preferably linearly shift register with n parallel inputs to form a signature, as is known to the person skilled in the art. If the determined signature does not match the previously calculated signature, then the tested circuit is faulty.
  • FIG. 4 shows that the data ... in the scan path SCi, the data ... in the scan path SC 2 , the data ... in the scan path SC 3 and the data tf, r, ... are stored in the scan path SC 4 . This data can be pushed out in the scan mode of the integrated circuit to be tested.
  • the integrated circuit 14 has four scan paths SCi - SC 4 .
  • the 4 outputs Ai-A 4 of the integrated circuit 14 are each connected to the four inputs Ei-E 4 of the controllable compactor.
  • the signature of the circuit to be tested is determined. All control signals Ci, c 2 , c 3 , c 4 of the multiplexers MUXi, MUX 2 , MUX 3 , MUX 4 are selected to be one. In the event of an error, the circuit must be diagnosed. In successive runs, the output signatures are then to be determined for different combinations of values of the binary control signals ci, c 2 , c 3 , c 4 . It should be noted that the circuit of FIG.
  • the information points are recorded at the entrances Ei - E 4 , the control points are determined from the information points as described below.
  • control points vi, v 2 and v 3 are determined from the correct information points by the following equations.
  • the character " ⁇ " represents the exclusive OR operation XOR.
  • the correct information points are given with u x , u 2 , u 3 and u 4 and are actually obtained during the test or diagnosis.
  • Information points are designated with Ui, U 2 , U 3 and U 4 .
  • the actual control points Vi, V 2 , V 3 are determined from the actually received information bits Ui, U 2 , U 3 and U 4 by the following system of equations.
  • any error that tampering with a bit of the information points can be recognized by its different syndrome.
  • the value of the control signal present on the control line 313 is set to 0, so that the output of the fourth controlled AND gate 314 becomes zero and the feedback logic of the fourth controllable compactor is interrupted.
  • the successively output values y 0 , yi, y 2 , ... are now observed. They represent the sequence of the output values or the output signature.
  • the number of checkpoints is 3, so the test must be repeated three times.
  • the one-dimensional outputs of the controlled compactor which are also referred to as the output signature, are designated without feedback for the error-free circuit with yf (c) and for the actually observed, possibly faulty circuit as y t b .
  • the faulty scan cells have been marked with the character "*" in FIG. 4.
  • a large number of faulty scan cells are correctly identified in the general case by a simple error-correcting Hamming code.
  • a Hamming code the only limitation for error detection is that two scan cells that are faulty at the same time must not lie on a secondary diagonal in the scan paths.
  • Such a secondary diagonal would be, for example, through the i-th cell in the scan path SCi, through the (i + 1) -th cell in the scan path SC 2 , through the (i + 2) -th cell in the scan path SC 3 and described by the (i + 3) th cell in the scan path SC 4 .
  • Another error-correcting linear block code for example a so-called BCH code, can be used, as described, for example, in document [4]. Then up to T can be faulty Scan cells lying on a diagonal are correctly identified, where T is a selectable parameter of the code.
  • Output value at output A 2 of the scan path SC 2 then the control signal c 2 on the control line 321 of the multiplexer MUX 2 is to be set to the value 0, so that the output of the memory element Di via the 0 input of the multiplexer MUX 2 in the input of the subsequent memory element D 2 is performed. There is then no connection from the input E 2 to the subsequent memory element D 2 , so that the undetermined value has no influence on the values in the memory elements Di-D 4 of the controllable compactor. It is not necessary to have the indefinite value to be set to a certain value in order to guarantee a defined value in the memory elements Di-D 4 .
  • FIG. 5 shows a fifth compactor circuit diagram 15 of a further controllable compactor.
  • the fifth compactor circuit diagram 15 corresponds to the first compactor circuit diagram 10, an AND gate 44 being provided instead of the first OR gate XORi and instead of the first multiplexer MUXi, the output of which leads to the first memory element Di.
  • the two inputs of the AND gate 44 are formed by the first input Ei and by the control line 416, which carries the control signal ci.
  • control lines 417 and 418 of the second multiplexer MUX 2 and the n-th multiplexer MUX n correspond to the control lines 118 and 120 shown in FIG. 1.
  • the control signals c 2 and c n can be sent to the multiplexers MUX 2 and MUX n can be created.
  • the output 116 of the memory element D n is connected to an input of an OR gate 415 via a data line 420.
  • the output of the exclusive OR gate 415 is connected to the input of a memory element D'i.
  • the output of the memory element D'i is led to the input of the memory element D ' 2 .
  • the output of the storage element D ' 2 is connected on the one hand to the input of the storage element D' 3 and on the other hand is fed back via a feedback line 427 to a further input of the exclusive OR gate 415.
  • the output of the memory element D ' 3 is led to the input of the next memory element.
  • the output of the m-th memory element D ' m is fed back to a further input of the exclusive OR gate 415 via a further feedback line 428.
  • FIG. 6 shows a sixth compactor circuit diagram 16 of a further controllable compactor.
  • the sixth compact circuit diagram 16 corresponds to the third compact circuit diagram 12, the sixth compact circuit diagram 16 having further memory elements D'i, D ' 2 ,... D' n , into which no inputs of the scan paths can be coupled. These further storage elements D'i, D ' 2 , ... D' n are each arranged directly behind the storage elements Di, D 2 , ... D n . At the end of the sixth compactor circuit diagram 16 there are further storage elements D ' n , ... D' k . The number of storage elements is according to the controllable compactor sixth compactor circuit diagram 16 greater than the number of inputs Ei, ..., E n .
  • the feedback lines 620-622 branch off after the memory element D'i, after the memory element D n and after the last memory element D ' r to the inputs of the OR gate XOR'i.

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Abstract

Die elektrische Diagnoseschaltung zum Testen eines integrierten Schaltkreises umfasst mehrere externe Eingänge (E), mehrere im wesentlichen gleichartige, hintereinander angeordnete Schalteinheiten sowie einen Schaltungsausgang (116). Die Schalteinheiten sind derart steuerbar ausgebildet, dass ein am internen Eingang der Schalteinheit anliegendes Eingangssignal in Abhängigkeit eines Steuersignals der Schalteinheit entweder unverändert an den internen Eingang der jeweils dahinter angeordneten Schalteinheit weiterleitbar oder mit dem jeweils am externen Eingang (E) anliegenden Testsignal verknüpfbar ist.

Description

Beschreibung
Elektrische Diagnoseschaltung sowie Verfahren zum Testen und/ oder zur Diagnose einer- integrierten Schaltung
Die Erfindung betrifft eine elektrische Diagnoseschaltung sowie ein Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung.
Bedingt durch den hohen Integrationsgrad gängiger sequenziel- ler Schaltungen erfordern der Test und die Diagnose solcher Schaltungen einen hohen Aufwand. Beim Test elektronischer Schaltungen werden üblicherweise Testpattern an die Eingangskontakte der zu testenden Schaltungen angelegt und die Test- antworten der Schaltungen ausgewertet.
Dabei ist es denkbar, die Testantworten der zu testenden Schaltungen in einem Multiinputsignaturregister zu einer Signatur zusammenzufassen bzw. zu kompaktieren. Die derart erhal- tene Signatur wird in dem beim Test solcher integrierter
Schaltungen zum Einsatz kommenden Testern mit bspw. mittels einer Simulation vorher ermittelten fehlerfreien Signatur verglichen. Wenn die beiden Signaturen übereinstimmen, so ist die integrierte Schaltung fehlerfrei. Sind die beiden Signaturen unterschiedlich, so ist die getestete Schaltung fehlerhaft.
Falls eine integrierte Schaltung bei einem solchen Test als fehlerhaft identifiziert wird, so ist es aufwändig und zeitraubend, die fehlerhafte Speicherzellen bzw. die fehlerhaften Elemente dieser integrierten Schaltung genau zu lokalisieren. Zum Identifizieren der fehlerhaften Speicherzellen bzw. des fehlerhaften Schaltungselements müssen daher anschließend an solche zusammenfassenden Testverfahren oft zeitaufwändige und kostenintensive 100%-Tests durch Diagnose durchgeführt werden.
Es ist daher Aufgabe der Erfindung, eine elektrische Diagnoseschaltung sowie ein Verfahren zum Testen und zur Diagnose einer integrierten Schaltung anzugeben, mit der bzw. mit dem fehlerhaft ausgegebene Daten der zu diagnostizierenden Schaltung sicher bemerkt sowie schnell und präzise lokalisiert werden können.
Diese Aufgabe wird mit dem Gegenstand der unabhängigen Patentansprüche gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den jeweiligen Unteransprüchen.
Die Erfindung betrifft eine elektrische Diagnoseschaltung zum Testen und/oder zur Diagnose einer integrierten Schaltung. Diese elektrische Diagnoseschaltung wird im folgenden auch als Kompaktor bezeichnet .
Dieser Kompaktor kann auf allen möglichen Schaltungen oder Geräten in jeder Abstraktionsebene bzw. auf jeder Messgeräteebene vorgesehen werden. Insbesondere ist es möglich, diesen Kompaktor auf der eigentlichen zu testenden und/oder zu diagnostizierenden integrierten Schaltung auszubilden, wodurch ein sogenannter Built-In Seif Test der integrierten Schaltung möglich wird.
Der Kompaktor umfasst mehrere externe Eingänge zum Empfang von digitalen Ausgangswerten einer zu testenden oder zu diagnosti- zierenden integrierten Schaltung. Diese Ausgangswerte werden im folgenden auch als Testsignale oder als Testdaten bezeichnet. Die externen Eingänge des Ko paktors können direkt an entsprechenden digitalen Ausgängen von Scanpfaden einer solchen integrierten Schaltung anliegen. ,
Des weiteren umfasst die erfindungsgemäße elektrische Diagno- seschaltung mehrere im wesentlichen gleichartige, hintereinander angeordnete Schalteinheiten. Jede dieser Schalteinheiten ist mit jeweils einem externen Eingang verbunden und kann Testsignale einer integrierten Schaltung empfangen.
Ferner umfasst jede Schalteinheit jeweils einen internen Eingang für ein Eingangssignal einer davor angeordneten Schalteinheit und/oder für ein rückgekoppeltes Signal, das insbesondere von einer nachgeordneten Schalteinheit auf diesen internen Eingang zurückgeführt wird.
Die Schalteinheiten können durch ein Steuersignal derart angesteuert werden, dass ein am internen Eingang anliegendes Eingangssignal entweder unverändert an den internen Eingang der jeweils dahinter angeordneten Schalteinheit weitergeleitet wird und/oder unverändert auf einen internen Eingang einer davor angeordneten Schalteinheit rückgekoppelt wird, oder aber mit dem jeweils am externen Eingang anliegenden Testsignal verknüpft und der aus dieser Verknüpfung ermittelte Verknüpfungswert an den internen Eingang der jeweils dahinter ange- ordneten Schalteinheit weitergeleitet und/oder an den internen Eingang einer davor angeordneten Schalteinheit rückgekoppelt wird.
Der Kompaktor verfügt auch über einen Schaltungsausgang zur Ausgabe eines digitalen Ausgabewerts. Mehrere gemäß der Erfindung hintereinandergeschaltete Schalteinheiten bilden ein Schieberegister. Ein Schieberegister, bei dem Ausgabewerte sowohl an den Anfang des Schieberegisters als auch zwischen einzelne Schalteinheiten des Schieberegisters rückgekoppelt werden, können auch als Schieberegister erster Art bezeichnet werden. Schieberegister, bei denen die Rückkopplung immer an den Anfang des Schieberegisters erfolgt, werden auch als Schieberegister zweiter Art bezeichnet. Dabei ist es möglich, dass nicht nur die Ausgabewerte des Schiebere- gisters, sondern auch jeweils zwischen den einzelnen Schalteinheiten liegende Werte an den Anfang rückgekoppelt werden.
Gemäß einem Grundgedanken der- Erfindung können die einzelnen Schalteinheiten selektiv derart angesteuert werden, dass die an den jeweiligen externen Eingängen anliegenden Testsignale der zu testenden und/oder zu diagnostizierenden elektrischen Schaltung von den Schalteinheiten verarbeitet oder auch wahlweise ausgeblendet und nicht berücksichtigt werden. Dabei ist es bei dem erfindungsgemäßen Kompaktor nicht vorgesehen, an den externen Eingängen anliegende Testsignale durch feste Werte, bspw. durch den Wert Null zu ersetzen. Die an den externen Eingängen anliegenden Testsignale werden vielmehr selektiv ausgeblendet . Falls auf wenigstens einem externen Eingang wenigstens ein fehlerhaftes Testsignal durch den nachfolgenden Tester festgestellt wird, so kann die fehlerhafte Scanzelle bzw. die fehlerhafte Speicherzelle oder das fehlerhafte Element der getesteten integrierten Schaltung nämlich durch eine geeignete Ab- folge von Testläufen, bei denen einzelne Testsignale selektiv vom Kompaktor nicht erfasst werden, genau bestimmt werden. Erfindungsgemäß werden die auf den Scanpfaden parallel ausgegebenen Testsignale als Informationsbits eines linearen fehlerkorrigierenden Codes betrachtet. Durch selektives Ausblenden von Scanpfaden werden die k Kontrollbits eines fehlerkor- rigierenden Codes bei der Diagnose in k Durchläufen am Ausgang des nicht rückgekoppelten Kompaktors ausgegeben. Dadurch können die fehlerhaften Scanzellen genau bestimmt werden. Durch die Fähigkeit, mittels der Kontrollbits eine bestimmte Anzahl von Fehlern in einem Datenbereich korrigieren zu können, kön- nen diese Fehler auch genau lokalisiert werden.
Wird in einer vorteilhaften Weiterbildung der Erfindung für jeden der k Durchläufe nur die Signatur des Kompaktors und nicht sein Ausgang betrachtet, so lassen sich die fehlerhaften Scanpfade diagnostizieren. Die Anzahl der Kontrollbits wächst logarithmisch mit der Anzahl der Scanpfade. Die Anzahl der Kontrollbits ist im Sinne der dem Fachmann bekannten Codierungstheorie optimal.
In einer ersten Ausführungsform des Kompaktors umfasst jede
Schalteinheit je ein Gatter, insbesondere ein exklusives Oder- Gatter, je einen Multiplexer und je eine Speichereinheit. Dabei führt jeder externe Eingang auf je einen Eingang des exklusiven Oder-Gatters.
Jeder interne Eingang der Schalteinheit führt auf einen ersten Eingang des Multiplexers und parallel dazu auf einen zweiten Eingang des exklusiven Oder-Gatters. Der Ausgang des exklusiven Oder-Gatters ist mit dem zweiten Eingang des Multiplexers verbunden. Der erste Eingang des Multiplexers wird hier als Nulleingang und der zweite Eingang des Multiplexers als der Eins-Eingang gewählt. Der Ausgang des Multiplexers steht mit einem Eingang des Speicherelements in Verbindung. Der Ausgang des Speicherelements stellt auch den Ausgang der Schalteinheit dar.
Ein solcher Kompaktor ermöglicht eine interne Ansteuerung derjenigen Werte, die im jeweils nächsten Taktzyklus von den Speicherelementen gelesen werden sollen. Durch das Vorsehen von Multiplexern ergibt sich für die Speicherelemente die Möglichkeit, entweder den Wert des vorhergehenden Speicherele- ments oder denjenigen Wert zu speichern, der sich aus der exklusiven Oder-Verknüpfung des Werts des davor angeordneten Speicherelements und des am jeweils zugeordneten externen Eingang anliegenden Testsignals ergibt. Bei dieser Ausführungsform des Kompaktors handelt es sich um eine besonders zuver- lässig arbeitende und günstig herzustellende Variante.
Die Selektion, welche Testsignale welcher externer Eingänge des Kompaktors einer exklusiv Oder-Verknüpfung unterzogen werden sollen und für welche Testsignale welcher Eingänge eine solche Oder-Verknüpfung unterbleiben soll, kann dadurch erfolgen, dass der interne Eingang der Schalteinheit in Abhängigkeit des Steuersignals über den ersten Eingang des Multiplexers oder über das exklusive Oder-Gatter und den zweiten Eingang des Multiplexers mit dem Eingang des Speicherelements der Schalteinheit verbunden wird. Solche selektiven Verknüpfungen und Ausblendungen können mittels steuerbarer Multiplexer besonders vorteilhaft realisiert werden.
Gemäß einer weiteren Ausführungsform der Erfindung umfasst der Kompaktor auch eine steuerbare Rückkopplungseinheit, die mit dem Schaltungsausgang verbunden ist und mit welcher der Ausgabewert auf wenigstens einen internen Eingang einer Schaltein- heit rückgekoppelt werden kann. Durch die Ansteuerbarkeit der Rückkopplungseinheit ist gewährleistet, dass die am Schaltungsausgang anliegenden Werte nur dann rückgekoppelt werden, wenn dies auch gewünscht ist. Ansonsten arbeitet der erfin- dungsgemäße Kompaktor wie ein normales nicht rückgekoppeltes Schieberegister. Durch das Ausstatten eines erfindungsgemäßen Kompaktors mit einer solchen steuerbaren Rückkopplungseinheit wird die Funktionalität erweitert.
Die Rückkopplungseinheit kann als steuerbares Gatter, insbesondere als steuerbares Und-Gatter ausgebildet sein und über einen Steuersignaleingang verfügen. Wenn an diesem Steuersignaleingang ein vorbestimmter Wert, insbesondere der Wert Eins anliegt, dann wird der Ausgabewert des Kompaktors auf einen oder mehrere interne Eingänge der Schalteinheiten rückgekoppelt. Der erfindungsgemäße Kompaktor kann somit auch im Kom- paktiermodus betrieben werden, in dem sich die Signatur des Kompaktors zuverlässig berechnen lässt.
Gemäß einer vorteilhaften Weiterbildung der Erfindung können die Schalteinheiten der elektrischen Diagnoseschaltung jeweils über wenigstens zwei, insbesondere hintereinander geschaltete Speichereinheiten verfügen'. Der Ausgang der jeweils letzten Speichereinheit jeder Schalteinheit bildet dann auch den Aus- gang der betreffenden Schalteinheit. Somit stehen noch mehr Speicherelemente zum temporären Abspeichern der Testsignale zur Verfügung.
Es ist auch vorteilhaft, wenn eine oder mehrere Speicherein- heiten jeweils hintereinandergeschaltet direkt vor dem Kompak- torausgang oder auch zwischen einzelnen Schalteinheiten platziert werden. Gemäß einer weiteren Ausführungsform der Erfindung verfügt die Rückkopplungseinheit auch über ein exklusives Oder-Gatter, dessen Eingänge von Rückkopplungsleitungen gebildet werden, die jeweils nach wenigstens einer Schalteinheit abzweigen. Der Ausgang des exklusiven Oder-Gatters ist dabei auf einen Eingang des steuerbaren Gatters geführt. Diese vorteilhafte Ausführung des erfindungsgemäßen Kompaktors bildet ein Schieberegister zweiter Art. Dabei können Werte von mehreren Schaltein- heiten verknüpft und an den Anfang des erfindungsgemäßen Kompaktors rückgekoppelt werden.
Wenn die Rückkopplungseinheit zusätzlich ein weiteres steuerbares Gatter aufweist, dessen Eingänge von einem weiteren Steuersignaleingang und vom Ausgang der letzten Schalteinheit des Kompaktors gebildet werden und dessen Ausgang den Ko pak- torausgang bildet, ist es möglich, unbestimmte Werte bzw. X- Werte korrekt zu behandeln. Solche X-Werte kommen nämlich beim Test integrierter Schaltungen oft vor und lassen sich nicht vorhersagen. Durch das Vorsehen des weiteren steuerbaren Gatters wird zuverlässig vermieden, dass bei Auftreten solcher X- Werte der Zustand und die Signatur des Kompaktors unbestimmt wird und somit keine verlässliche Aussage über die Funktionsfähigkeit der getesteten bzw. diagnostizierten integrierten Schaltung mehr möglich ist. Solche unbestimmten Werte werden nämlich durch das weitere steuerbare Gatter auf einen bestimmten Wert gesetzt, wodurch erreicht wird, dass der Zustand des Kompaktors und auch die Ausgabewerte des Kompaktors vorhersagbar bleiben.
Das weitere steuerbare Gatter kann dabei als steuerbares ünd- Gatter, als steuerbares Oder-Gatter, als steuerbares NAND- Gatter oder als steuerbares NOR-Gatter ausgebildet werden. Bei einem steuerbaren Und-Gatter ist im Falles des Auftretens eines X-Werts der Wert des Steuersignals auf Null, bei einem steuerbaren Oder-Gatter der Wert auf Eins zu setzen.
Bei Schieberegistern zweiter Art können zwischen jeweils nacheinander angeordneten Schalteinheiten weitere Gatter, insbesondere weitere exklusive Oder-Gatter liegen. Der jeweils am Schaltungsausgang anliegende Ausgabewert kann auf dieses wei- tere Gatter bzw. auf diese weiteren Gatter geführt werden, wodurch eine Rückkopplung gemäß dem Schieberegister erster Art erreicht werden kann. Mit einem derart aufgebauten Kompaktor können fehlerhafte Scanzellen schnell und zuverlässig bestimmt werden.
Gemäß einer Variante des erfindungsgemäßen Kompaktors kann die erste Schalteinheit abweichend von den übrigen, bereits beschriebenen Speichereinheiten ausgebildet sein und lediglich ein Und-Gatter sowie eine Speichereinheit umfassen. Dabei sind der erste externe Eingang auf den ersten Eingang des Und- Gatters, eine Steuerleitung auf den zweiten Eingang des Und- Gatters und der Ausgang des Und-Gatters auf die Speichereinheit geführt. Der Ausgang der Speichereinheit bildet den Ausgang der ersten Schalteinheit. Die übrigen Schalteinheiten des Kompaktors liegen bei dieser Variante in einer der bereits beschriebenen Ausführungsformen vor. Mit einem derart ausgestalteten erfindungsgemäßen Kompaktor lassen sich integrierte Schaltungen zuverlässig testen.
In einer weiteren Ausführungsform der Erfindung ist der Ausgang der letzten Schalteinheit mit einem linear rückgekoppelten Schieberegister verbunden. Das linear rückgekoppelte Schieberegister beinhaltet ein exklusives Oder-Gatter, mehrere nacheinander geschaltete Speicherelemente und wenigstens eine nach einem Speicherelement abzweigende Rückkopplungsleitung, die auf jeweils einen Eingang des exklusiven Oder-Gatters führt/führen. Das erste Speicherelement ist mit dem Ausgang des exklusiven Oder-Gatters verbunden. Mit einem Kompaktor, der ein derartiges Schiebregister aufweist, können integrierte Schaltungen ebenfalls zuverlässig getestet werden.
Gemäß einer vorteilhaften Weiterbildung weist der Kompaktor zu seiner Steuerung an seinen Eingängen eine Auswahlschaltung auf.
Die Erfindung betrifft auch eine zu testenden und/oder zu di- agnostizierende integrierten Schaltung, auf der ein Kompaktor in einer der vorstehend beschriebenen Ausführungsformen, insbesondere zusätzlich zur normalen Schaltung quasi als add-on enthalten ist. Dabei ist der Kompaktor auf dem integrierten Schaltkreis oder auf dem Halbleiterbauteil monolithisch integ- riert.
Die Erfindung betrifft auch eine Nadelkarte zum Testen von integrierten Schaltungen, bei der ein Kompaktor in einer der vorstehend beschriebenen Ausführungsformen integriert ist.
Die Erfindung betrifft weiterhin ein testerspezifisches load board mit Testfassungen zum Einstecken von integrierten Schaltungen oder zur Aufnahme einer solchen Nadelkarte oder zum An- schluss eines handlers, wobei auf dem load board wenigstens ein Kompaktor in einer der vorstehend beschriebenen Ausführungsformen integriert ist. Ein solches load board kann auch als Adapterboard bezeichnet werden. Die Erfindung betrifft ferner ein Messgerät bzw. einen Tester it Mess-Sensoren, bspw. für Ströme und für Spannungen und mit Instrumenten zur Erzeugen von digitalen Signalen oder Daten- strömen. Dabei ist auf dem Messgerät wenigstens ein Kompaktor in einer der vorstehend beschriebenen Ausführungsformen enthalten.
Gemäß einem weiteren Grundgedanken der Erfindung kann der er- findungsgemäße Kompaktor in allen vorstehend beschriebenen
Ausführungsformen einfach und sehr platzsparend auf allen möglichen Schaltungen oder Geräten in jeder Abstraktionsebene bzw. auf jeder Messgeräteebene vorgesehen werden. Beeinträchtigungen der Funktionsweise ergeben sich dabei nicht. Die kon- krete Ausgestaltung der vorstehend beschriebenen Gegenstände mit einem solchen Kompaktor ergibt sich für den Fachmann vollständig und eindeutig aus den in dieser Patentschrift enthaltenen Informationen sowie aus seinem Fachwissen. Dabei ist lediglich zu beachten, dass der Kompaktor jeweils zusätzlich zu den auf den vorstehend genannten Gegenständen enthaltenen Schaltungen aufzubringen ist.
Die Erfindung betrifft des weiteren ein Verfahren zum Testen und/oder zum Diagnostizieren einer integrierten Schaltung.
In einem ersten Verfahrensschritt wird zunächst ein Kompaktor bereitgestellt, der n externe Eingänge zum Empfang von Testdaten n paralleler Datenströme einer zu testenden und/oder zu diagnostizierenden integrierten Schaltung aufweist und der in der Lage ist, aus den empfangenen Testdaten Signaturen zu erzeugen. Die an den n externen Eingängen anliegenden Testdaten werden dabei über Schalteinheiten selektiv in die Erzeugung der Signaturen miteinbezogen oder nicht miteinbezogen.
Danach wird der Kompaktor mit der zu testenden und/oder zu di- agnostizierenden integrierten Schaltung derart verbunden, dass die n Eingänge des Kompaktors an den n Ausgängen der Scanpfade der integrierten Schaltung anliegen.
Anschließend werden die Schalteinheiten mit einem Steuersignal beaufschlagt, so dass die an den internen Eingängen der
Schalteinheiten anliegenden Eingangssignale mit den jeweils an den externen Eingängen anliegenden Testsignalen verknüpft werden und dass die jeweils aus diesen Verknüpfungen ermittelten Verknüpfungswerte an die internen Eingänge der jeweils dahin- ter angeordneten Schalteinheiten weitergeleitet werden.
Dann werden die Testsignale der Datenströme durch den Kompaktor in einen oder mehreren Testdurchläufen zu einer Signatur verarbeitet. Dabei werden mehrere aufeinanderfolgende Test- durchlaufe durchgeführt, wobei in jedem Testdurchlauf eine neue Signatur erzeugt wird. Dabei werden die Testdaten der zu testenden und/oder zu diagnostizierenden integrierten Schaltung zu einem ein Bit breiten Datenstrom am Ausgang des Kompaktors verarbeitet, der auch als Ausgangssignatur bezeichnet wird.
Der Tester überprüft nun die Datenworte auf Korrektheit mittels Vergleich der durch den Kompaktor ermittelten Signaturen mit den im Tester abgelegten oder durch den Tester bspw. durch Simulation erzeugten korrekten Signaturen. Dabei wird der im Tester gespeicherte oder im Tester ermittelte ein Bit breite Datenstrom mit dem jeweils am Ausgang des Kompaktors anliegenden ein Bit breiten Datenstrom verglichen.
Falls der Tester ein oder mehrere fehlerhafte Signaturen fest- stellt, werden die folgenden Diagnoseschritte durchgeführt. Der Zeitpunkt, an dem mit der Durchführung dieser Diagnoseschritte begonnen wird, kann dabei unterschiedlich gewählt werden. Mit dem Ausführen der Diagnoseschritte kann sofort nach dem Feststellen einer einzigen fehlerhaften Signatur, nach dem Feststellen einer vorbestimmten Anzahl von fehlerhaften Signaturen oder erst nach Beendigung aller Testläufe begonnen werden.
Im Diagnosemodus werden k aufeinanderfolgende Testdurchläufe durchgeführt. Dabei werden nur jeweils diejenigen an dem Eingang Ei anliegenden Daten der n Datenströme im j-ten Durchlauf in die Kompaktierung in der elektrischen Diagnoseschaltung miteinbezogen, wenn der binäre Koeffizient aι,j der Gleichungen zur Bestimmung der Kontrollstellen eines linearen separierba- ren fehlerkorrigierenden Kodes mit n Informationsstellen ui, ..., un und mit k Kontrollstellen vi, ..., vk gleich Eins ist. Diejenigen an dem Eingang Ei anliegenden Daten der n Datenströme, bei denen der binäre Koeffizient a^j den Wert Null annimmt, werden hingegen im j-ten Durchlauf nicht mit in die Kompaktierung einbezogen
Die k Kontrollstellen vi, ..., v sind dabei durch die k binären Gleichungen
Figure imgf000015_0001
v*=öw«ι® - ®a „u„
aus den n Informationsstellen bestimmt. Aus diesen Angaben ist. es für einen Fachmann ohne weiteres möglich, die Informationsstellen Ui, ... , un und die Kontrollstellen vx, ... , v aus den Testdaten und aus den Signaturen zu ermitteln.
Aus den Kontrollstellen (vk) und aus den Informationsstellen (un) kann der Fachmann dann die fehlerhaften Elemente, insbesondere die fehlerhaften Werte und die korrekten Werte der fehlerhaften Zellen der integrierten Schaltung bestimmen.
Durch das erfindungsgemäße Verfahren können die fehlerhaft ausgegebenen Testsignale der diagnostizierten Schaltung anhand der Signaturen unter Verwendung von Informations- und Kontrollstellen lokalisiert werden. Das erfindungsgemäße Verfahren eignet sich allgemein für den Schaltungstest mittels parallelen Datenströmen und kann besonders gut bei integrierten Schaltungen mit Scanpfaden angewandt werden.
Erfindungsgemäß können diejenigen Zellen und Scanzellen der integrierten Schaltung, in denen fehlerhafte Testsignale während des Tests aufgetreten sind, anhand der kompaktierten Da- ten genau und schnell lokalisiert werden. Diese Bestimmung der fehlerhaften Zellen erfolgt durch Vergleich der nach der obigen Vorschrift erzeugten Kontrollstellen mit Kontrollbits, die im Tester abgelegt sind oder die im Tester durch Simulation ermittelt werden. Bei einem solchen Vergleich wird das Syndrom erzeugt, aus dem sich die fehlerhafte Informationsstelle eindeutig bestimmten lässt. Das erfindungsgemäße Verfahren ist an die zu erwartende Häufigkeit und an die zu erwartende Vertei- lung von Fehlern flexibel anpassbar. Durch das erfindungsgemäße Verfahren kann eine fertigungsbegleitende 100%-Diagnose durchgeführt werden, die deutlich bessere Ergebnisse als stichprobenartige Überprüfungen liefert. Der Aufwand, die Ge- schwindigkeit und die Kosten für eine derartige Überprüfung werden beim Einsatz des erfindungsgemäßen Verfahrens optimiert.
Ein weiterer Vorteil des erfindungsgemäßen Verfahren liegt in der Reduktion des zur Bestimmung der ausfallenden Elemente o- der Scanelemente nötigen Datenvolumens, und zwar sowohl in der Reduktion der für die zu testende integrierte Schaltung aufzuzeichnenden Daten als auch in der Reduktion der für die Fehlerlokalisierung abzuspeichernden Designdaten der integrierten Schaltung. Besonders vorteilhaft ist es auch, dass das erfindungsgemäße Verfahren fehlerunabhängig ist, d. h., dass keine individuellen Einstellungen nötig sind, um einen bestimmten Fehler rückrechnen zu können.
Das Verfahren erreicht seine höchste Leistungsfähigkeit, wenn in einem bestimmten Testbereich eine hohe Anzahl von Fehlern zu bestimmen ist, zumal das Verfahren ohne Zusatzaufwand alle Fehler in einem Intervall berechnet. Bei Paralleltests mit sehr hohem Parallelitätsgrad können alle integrierten Schal- tungen gleich behandelt und damit gleichzeitig diagnostiziert werden.
Dieser Fall ist beim Test von integrierten Schaltungen mittels Scanpfaden für die ersten n Testvektoren gegeben. In der prak- tischen Anwendung des erfindungsgemäßen Verfahrens konnte bestätigt werden, dass eine hohe Anzahl von integrierten Schaltungen mit den Ausfällen aus den ersten n Testvektoren hinrei- chend gut diagnostiziert werden konnte. Somit kann das erfindungsgemäße Verfahren für eine fertigungsbegleitende Datenge- nerierung zur Analyse von Ausfallursachen eingesetzt werden.
Dadurch, dass die zur Rückrechnung notwendigen designspezifischen Daten reduziert werden, kann auch der Einsatz von Online-Analyseprogrammen bzw. Online-Analysetools auf dem Tester während der Evaluierungs- und Ramp-up-Phase erleichtert werden. Die notwendigen Daten können auch innerhalb des produkti- ven Testprogramms gehalten werden. Die Pflege eines speziellen Analyseprogramms wird dadurch überflüssig.
Das Verfahren kann auch auf ein Design angewendet werden, das mehrere Strukturen von Multiinputsignaturregistern enthält, da die Rückkopplungen der Multiinputsignaturregister während der Diagnose aufgetrennt ist und so die einzelnen Multiinputsignaturregister zu einem großen Multiinputsignaturregister zusammengeschaltet werden können.
Bei dem erfindungsgemäßen Verfahren kann der Kompaktor, wie beschrieben, auf jeder Abstraktions- und Messgeräteebene ausgebildet sein und auf der zu testenden und/oder zu diagnostizierenden Schaltung selbst, auf der Nadelkarte, auf dem Load- board oder auf dem Tester vorliegen. Dadurch ergibt sich eine schnelle uns sichere Verfahrensführung mit genauen Test- und Diagnoseergebnissen.
Gemäß einer vorteilhaften Ausprägung des erfindungsgemäßen Verfahrens können die Schalteinheiten vor dem Erfassen und Verarbeiten der Testdaten mit einem Steuersignal derart angesteuert werden, dass die an den internen Eingängen der Schalteinheiten anliegenden Eingangssignale mit den jeweils an den externen Eingängen anliegenden Testdaten verknüpft werden und dass die jeweils aus diesen Verknüpfungen ermittelten Verknüpfungswerte an die internen Eingänge der jeweils dahinter angeordneten Schalteinheiten weitergeleitet werden. Dabei können insbesondere alle Steuersignale cι,j der Multiplexer zu Eins gewählt werden. Dadurch ist gewährleistet, dass zunächst die tatsächlichen Signaturen der testenden und/oder zu diagnostizierenden Schaltung aus den Datenströmen ermittelt werden.
Falls der Kompaktor eine Rückkopplungseinheit aufweist, kann diese erfindungsgemäß so angesteuert werden, dass keine Werte rückgekoppelt werden.
Besonders vorteilhaft ist es, wenn der Verfahrensschritt des Diagnosemodus wie folgt ausgeführt wird.
Durchführen von k aufeinanderfolgenden Test-Durchläufen, wobei bei jedem Durchlauf eine Kontrollstelle (vk) nach der bereits angegebenen Vorschrift aus den Informationsstellen (un) be- stimmt wird, solange bis alle Kontrollstellen (v ) ermittelt worden sind. Die Koeffizienten
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nehmen dabei die Werte Null oder Eins an. Die Schalteinheiten der elektrischen Diagnoseschaltung werden so gesteuert, dass die im i-ten Durchlauf am j-ten externen Eingang (Ej) anliegenden Testdaten nur dann ei- ner Verknüpfung in den Schalteinheiten unterzogen werden, wenn das Steuersignal C,j den Wert Eins annimmt. Das Steuersignal cι,j nimmt den Wert Null an, wenn der zugehörige Koeffizient aι,j den Wert Null annimmt oder wenn ein unbestimmter Wert im Datenstrom ausgeblendet werden soll.
Der Verfahrensschritt des Diagnosemodus kann auch wie folgt ausgeführt werden. Durchführen von k aufeinanderfolgenden Test-Durchläufen, wobei die Steuerung der Schalteinheiten der elektrischen Diagnoseschaltung entsprechend den binären Koeffizienten aι,j der Glei- chungen zur Bestimmung der Kontrollstellen vx, ... , vk eines linearen separierbaren fehlerkorrigierenden Kodes mit n Informationsstellen ui, ..., un und mit k Kontrollstellen Vi, ..., vk so gesteuert werden, dass die im i-ten Durchlauf am j-ten externen Eingang (Ej) anliegenden Testdaten nur dann einer Verknüpfung in den Schalteinheiten der elektrischen Diagnoseschaltung unterzogen werden, wenn das binäre Steuersignal Ci,j, den Wert Eins annimmt .
In einer vorteilhaften Weiterbildung des erfindungsgemäßen Verfahrens werden die Multiplexer der Schalteinheiten durch die Steuersignal gesteuert.
Das erfindungsgemäße Verfahrens kann auch zum Test und/oder zur Diagnose von bestückten Leiterkarten oder von Platinen verwendet werden. Dabei ergeben sich im wesentlichen diejenigen Vorteile, die sich auch beim Test und/oder bei der Diagnose von integrierten Schaltungen ergeben.
Die Erfindung wird auch in einem Computerprogramm zum Ausfüh- ren des Verfahrens zum Testen und/oder zum Diagnostizieren einer integrierten Schaltung verwirklicht. Das Computerprogramm enthält dabei Programmanweisungen, die ein Computersystem veranlassen, ein solches Verfahren in einer vorstehend beschriebenen Ausführungsform auszuführen. Dabei werden insbesondere die Verfahrensschritte beginnend mit dem Steuern der Schalteinheiten oder beginnend mit dem Steuern der Rückkopplungseinheit mit einem Computersystem gesteuert oder auf einem Compu- tersystem selbst durchgeführt . Das Computerprogramm gibt als Ergebnis die fehlerhaften Zellen oder Scanzellen der getesteten und diagnostizierten integrierten Schaltung auf einer Ausgabeeinheit aus, insbesondere auf einem Bildschirm oder auf einem Drucker. Sind durch das erfindungsgemäße Computerprogramm keine Fehler bei der diagnostizierten integrierten Schaltung festgestellt worden, so wird eine Mitteilung über die volle Funktionstüchtigkeit der integrierten Schaltung ausgegeben.
Durch das erfindungsgemäße Computerprogramm können integrierte Schaltung schnell, effektiv und zuverlässig getestet werden.
Die Erfindung betrifft außerdem ein Computerprogramm, das auf einem Speichermedium, insbesondere in einem Computerspeicher oder in einem Direkt-Zugriffsspeicher enthalten ist oder das auf einem elektrischen Trägersignal übertragen wird. Die Erfindung betrifft auch ein Trägermedium, insbesondere einen Datenträger, wie bspw. eine Diskette, ein Zip-Laufwerk, einen Strea er, eine CD oder eine DVD, auf denen ein vorstehend beschriebenes Computerprogramm abgelegt ist. Ferner betrifft die Erfindung ein Computersystem, auf dem ein solches Computerprogramm gespeichert ist. Schließlich betrifft die Erfindung auch ein Download-Verfahren, bei dem ein solches Computerprogramm aus einem elektronischen Datennetz, wie bspw. aus dem Internet, auf einen an das Datennetz angeschlossenen Computer heruntergeladen wird.
Als Abschätzung für die durch das erfindungsgemäße Verfahren eingesparte Testzeit kann folgender Ansatz dienen: Gegeben sei ein Halbleiterchip mit 500.000 Flipflops, die in 2.000 Scanketten a 250 Scanflipflops aufgeteilt sind. Die Testdaten wer- den mit einem Multiinputsignaturregister komprimiert. Angenommen sei, dass sich aufgrund des Parallelitätsgrades zwei Halbleiterchips einen Patterngenerator teilen (d.h. 2 Halbleiterchips können unabhängig von weiteren Halbleiterchips stimu- liert werden) . Die Patternlaufzeit von 100 Scanloads beträgt 0,5 ms bei einer Shiftfrequenz von 50 MHz. Die Patternstartzeit beträgt 1ms, dies ist ein aktueller Wert der Produktionstester J750, J971. Sollen in den 100 Scan-Loads 20 Fehler delektiert werden, müsste beim herkömmlichen Verfahren das Pat- tern 40 mal gestartet werden, an den Ausfallstellen wird eine reduzierte Anzahl Scan-Elemente ausgelesen und dann das Pattern abgebrochen. Für die Anwendungszeit dieser 40 Wiederholungen sei im Durchschnitt die halbe Patternlaufzeit angenommen, dann beträgt die Patternlaufzeit für die Diagnose 50 ms (40*1,25 ms), zuzüglich müssten 20 * 2.000 = 40.000 Werte aus dem Speicher gelesen werden. Um auf vernünftige Lesezeiten der Fehlerinformation zu kommen, müsste der Tester sehr wahrscheinlich mit einem speziellen Speicher MTO ausgerüstet werden, da der Standard-Fehlerspeicher nur 256 Vektoren umfasst. Die Zeit für das Abspeichern der Daten sei hier aus Gründen fehlender Daten vernachlässigt. Generell sind Schreib/Lesezugriffe eher zeitaufwendig. Das vorgeschlagene Verfahren braucht nur einen Patterngenerator im gesamten Testsystem. Der Scantest müsste wegen der logarithmischen Abhängigkeit zur MISR Länge nur log (2000) = 11 mal gestartet werden, bei einer reduzierten Fehlerwahrscheinlichkeit des Verfahrens 3 * log2(2000) = 33 mal. Die Patternlaufzeit der Diagnose beträgt 11 * 1,5 = 16,5 ms, bzw. 49,5 ms und es müssten insgesamt 20 * 11 = 220 oder 660 Werte abgespeichert und gelesen werden, deswegen wird keine MTO gebraucht. Neben der Testzeiteinsparung sind auch die Anforderungen des vorgeschlagenen Verfahrens an das Testsystem wesentlich geringer. Zusammenfassend kann festgestellt werden, dass die Erfindung ein Verfahren und eine Anordnung zur Komprimierung von Testdaten und/oder von Diagnosedaten einer Schaltung mit n Ausgängen Ao, ...,An-ι unter Verwendung eines linearen, separierbaren und fehlerkorrigierenden Block-Codes mit n Informationsstellen u0, ..., un-ι und mit k Kontrollstellen v0, ..., vk_ι betrifft. Dabei sind die Kontrollstellen durch die Gleichung v, = aλ ,Wj θ ...θα, nun
v*=«*.ι"ι ®«*,A
aus den Informationsstellen bestimmt und die Koeffizienten aι,j, 1 ≤ i ≤ k, l ≤ j ≤ n nehmen die Werte Null oder Eins an. Die n Schaltungsausgänge Ai, A2, ... , An der zu testenden und/oder zu diagnostizierenden Schaltung sind in k aufeinan- derfolgenden Durchläufen mit n Eingängen Ex, ... , En eines gesteuerten Kompaktors C mit mindestens n Eingängen, und m Ausgängen verbunden. Dabei gilt m > 1. Der gesteuerte Kompaktor bezieht in den k aufeinanderfolgenden Durchläufen in Abhängigkeit von den auf seinen Steuerleitungen anliegenden binären Steuersignalen Ci,j, l ≤ i ≤ k, l ≤ j ≤ n im i-ten Durchlauf den an seinem jeweils j-ten Eingang Ej anliegenden Wert nicht in die Kompaktierung mit ein, wenn das Steuersignal Ci,j den Wert Null annimmt. Wenn der Koeffizient aι,j in dem Gleichungssystem zur Bestimmung der Kontrollstelle Vi des linearen sepa- rierbaren Blockkodes den Wert Null annimmt, ist das Steuersignal cifj gleich Null. In den k aufeinanderfolgenden Durchläufen werden jeweils die gleichen Daten aus der zu testenden und/ oder zu diagnostizierenden Schaltung ausgegeben. Zur Ermittlung der fehlerhaften Ausgaben der zu testenden und/oder zu diagnostizierenden Schaltung werden die tatsächlich erhaltenen, durch den gesteuerten Kompaktor kompaktierten Daten mit den kompaktierten korrekten Daten für die fehlerfreie Schaltung in den k aufeinanderfolgenden Durchläufen verglichen. Die kompaktierten korrekten Daten für die fehlerfreie Schaltung können dabei durch Schaltungssimulation bestimmt werden, wie das beim Entwurf elektronischer Schaltungen üblich ist.
Die Erfindung ist in den Zeichnungen anhand eines Ausführungsbeispiels näher veranschaulicht.
Figur 1 zeigt einen ersten Kompaktorschaltplan eines ersten steuerbaren Kompaktors, Figur 2 zeigt einen zweiten Kompaktorschaltplan eines zweiten steuerbaren Kompaktors, Figur 3 zeigt einen dritten Kompaktorschaltplan eines weite- ren steuerbaren Kompaktors,
Figur 4 zeigt einen vierten Kompaktorschaltplan eines weiteren steuerbaren Kompaktors sowie eine schematische Darstellung von mit dem steuerbaren Kompaktor verbundenen Scanpfaden einer integrierten Schaltung, Figur 5 zeigt einen fünften Kompaktorschaltplan eines weiteren steuerbaren Kompaktors, Figur 6 zeigt einen sechsten Kompaktorschaltplan eines weiteren steuerbaren Kompaktors.
Figur 1 zeigt einen ersten Kompaktorschaltplan 10 eines ersten steuerbaren Kompaktors. Der in Figur 1 gezeigte steuerbare Kompaktor ist nach Dokument [1] ein modifiziertes Signaturregister zweiter Art.
Der erste Kompaktorschaltplan 10 kann auch als modifiziertes Multiinputsignaturregister bezeichnet werden und umfasst n Eingänge Ei, E2, E3,...,En und einen Ausgang 116. Ferner umfasst der erste Kompaktorschaltplan 10 n Speicherelemente Di, D2, D3,..., Dn_ι, Dn; n Multiplexer MUXi, MUX2, MUX3,..., MUXn; n exklusive Oder-Gatter XORi, XOR2, XOR3, ... , XORn sowie ein wei- teres exklusives Oder-Gatter XOR'3. Im folgenden mit XOR bezeichnete Oder-Gatter stellen immer exklusive Oder-Gatter dar.
Die Multiplexer MUXi - MUXn verfügen jeweils über einen Nulleingang und über einen Eins-Eingang sowie über jeweils einen Steuereingang 117 - 120, an dem jeweils ein binäres Steuersignal Ci, c2, c3, ..., cn anliegt. Die Eingänge Ei - En führen jeweils auf den ersten Eingang der Oder-Gatter XORi - XORn. Der Kompaktorausgang 116 setzt an dem Ausgang des Speicherelements Dn an. Ferner ist ein erstes gesteuertes Und-Gatter 115 vorge- sehen, dessen erster Eingang vom Kompaktorausgang 116 abzweigt und dessen zweiter Eingang von einem externen ersten Steuersignaleingang 123 gebildet wird, der das Steuersignal d trägt. Der Ausgang des ersten gesteuerten Und-Gatters 115 wird von der Rückkopplungsleitung 121 gebildet, die auf den Nulleingang des ersten Multiplexers MUXi und auf den zweiten Eingang des ersten Oder-Gatters XORi geführt ist. Von der ersten Rückkopplungsleitung 121 zweigt eine zweite Rückkopplungsleitung 122 auf den zweiten Eingang des Oder-Gatters XOR13 ab.
Gemäß der Erfindung werden Rückkopplungsleitungen jeweils in den zweiten Eingang eines Oder-Gatters XOR'i geführt, dessen erster Eingang mit dem Ausgang des davor angeordneten Spei- cherelements Dι-ι verbunden ist und dessen Ausgang mit dem Nulleingang des nachfolgenden Multiplexers MUXi und parallel dazu über das nachfolgende Oder-Gatter XORi mit dem Eins- Eingang des nachfolgenden Multiplexers MUXi verbunden ist. Wenn bspw. ein linear rückgekoppeltes Schieberegister maximaler Länge für einen konkreten Wert n realisiert werden soll, dann sind die erforderlichen Rückkopplungsleitungen durch die Koeffizienten eines primitiven Rückkopplungspolynoms vom Grade n bestimmt, wie das bspw. in Dokument [2] beschrieben ist. Die genaue Auswahl der Rückkopplungsleitungen ist einem Fachmann bekannt und wird hier nicht weiter erläutert.
Der Ausgang des ersten Oder-Gatters XORi ist auf den Eins- Eingang des ersten Multiplexers MUXi geführt. Der Ausgang des ersten Multiplexers MUXi führt auf das erste Speicherelement Di, dessen Ausgang mit dem Nulleingang des zweiten Multiplexers MUX2 und mit den zweiten Eingang des zweiten Oder-Gatters XOR2 verbunden ist. Der Ausgang des zweiten Oder-Gatters XOR liegt an dem Eins-Eingang des zweiten Multiplexers MUX2 an. Der Ausgang des zweiten Multiplexers MUX2 ist mit dem zweiter Speicherelement D2 verbunden.
An den Eingängen des Oder-Gatters XOR'3, das dem zweiten Speicherelement D2 unmittelbar nachgeschaltet ist, liegen die Aus- gangsleitungen des zweiten Speicherelements D2 sowie die zweite Rückkopplungsleitung 122 an. Die Ausgangsleitung des Oder- Gatters XOR' ist mit dem Nulleingang des dritten Multiplexers MUX3 und parallel dazu mit dem ersten Eingang des dritten Oder-Gatters XOR3 verbunden, dessen Ausgang mit dem Eins- Eingang des dritten Multiplexers MUX3 konnektiert ist. Der Ausgang des dritten Multiplexers MUX3 steht mit dem dritten Speicherelement D3 in Verbindung. Diese Art der Hintereinanderschaltung der Oder-Gatter XOR, der Multiplexer MUX und der Speicherelemente D ist sinngemäß für die weiteren Elemente XOR4, ... ,XORn; MUX4, .... ,MUXn und D4, ... , Dn ausgeführt.
Ist der erste Steuersignaleingang 123 mit dem Steuersignal d = 1 belegt, dann ist die Rückkopplungslogik eingeschaltet. Wenn der am ersten Steuersignaleingang 123 anliegende Wert d = 0 gewählt wird, so wird der Ausgang des Speicherelements Dn nicht rückgekoppelt.
Nimmt das Steuersignal Ci des Multiplexers MUXi den Wert Null an, dann wird der im vorherigen Speicherelement Dι_ι gespei- cherte Wert im nächsten Takt über den Multiplexer MUXi in das Speicherelement Di übergeben, und der am Eingang Ei des Multiplexers MUXi anliegende Wert wird nicht weitergeleitet.
Es wird also nicht der am Eingang Ei anliegende Wert durch ei- nen festen Wert, bspw. durch den Wert Null ersetzt, der sich bei der im entsprechenden Oder-Gatter XORi vorgenommenen Verknüpfung nicht auswirken würde. Vielmehr ist im Falle, dass an der Steuerleitung eines Multiplexers MUXi ein Steuerwert c± = 0 anliegt, keine Verbindung von dem Eingang E± zu dem nachfol- genden Speicherelement Di vorhanden.
Die parallele Rückkopplung des Ausgangssignals des Speicherelements Dn über die Rückkopplungsleitungen 121 und 122 funktioniert wie folgt.
Wenn die Steuerleitung 119 des dritten Multiplexers MUX3 mit dem Steuersignal c3 = 1 belegt ist, dann ist das Ausgangssig- nal des Speicherelements Dn über die Rückkopplungsleitung 122, über das Oder-Gatter XOR'3, über das dritte Oder-Gatter XOR3 und über den dritten Multiplexer MUX3 in das dritte Speicherelement D3 rückgekoppelt. Wenn der Steuereingang 119 des drit- ten Multiplexers MUX3 hingegen mit dem Steuersignal c3 = 0 belegt ist, dann ist das Ausgangssignal des Speicherelements Dn über das Oder-Gatter XOR'3 und über den Multiplexer MUX3 zurückgekoppelt .
Wenn der Steuereingang 117 des ersten Multiplexers MUXi mit dem Steuersignal ci = 0 belegt ist, dann ist das Ausgangssig- nal des Speicherelements Dn über die erste Rückkopplungsleitung 121 und über den ersten Multiplexer MUXi in das erste Speicherelement Dx rückgekoppelt. Wenn das Steuersignal ci auf der ersten Steuerleitung 117 den Wert Eins annimmt, dann ist das Ausgangssignal des Speicherelements Dn hingegen über das erste Oder-Gatter XORi und über den ersten Multiplexer MUXi in das erste Speieherelement Di rückgekoppelt.
Wenn alle Steuerleitungen 117 - 120 mit den Steuersignalen ci, c2, ... , cn = 1 belegt sind und wenn zusätzlich am ersten Steuersignaleingang 123 das Steuersignal d = 1 anliegt, so arbeitet der steuerbare Kompaktor wie ein linear rückgekoppeltes Multiinputsignaturregister .
Wenn alle Steuerleitungen 117 - 120 zu einem bestimmten Zeitpunkt mit den Steuersignalen ci, c2, ...., cn = 0 belegt sind und wenn gleichzeitig der erste Steuersignaleingang mit dem Steuersignalwert d = 1 beaufschlagt wird, so werden die Werte der Eingänge Ei, E2, ..., En keiner Oder-Verknüpfung mit den in den Speicherelementen Di, D2, ... , Dn gespeicherten Werten über die Oder-Gatter XORi, XOR2, ... , XORn unterzogen, zumal die Speicherelemente Di, D2, ..., Dn in diesem Fall jeweils mit den Nulleingängen der Multiplexer MUXi, MUX, ..., MUXn verbunden sind.
Durch Belegung der Steuersignale ci, c2, ... , cn mit den Werten Null oder Eins können unterschiedliche Verknüpfungen der Eingänge Ei, E2, . . . t En mit den jeweils in den Speicherelementen Di, D2, •-. Dn gespeicherten Werten vorgenommen werden. Diese Verknüpfungen können zu verschiedenen Zeitpunkten unterschied- lieh gewählt werden.
Gilt zum Beispiel für einen bestimmten Zeitpunkt ci = C3 = c4 = ... cn = 1 und c2 = 0, so wird nur der am zweiten Eingang E2 anliegende Wert nicht mit dem im davor angeordneten ersten Speicherelement D abgelegten Wert oder-verknüpft. Die Werte der übrigen Eingänge Ei, E3, E4, ..., En werden hingegen mit den Inhalten der jeweils davor angeordneten Steuersignale Dn, D2, D3, ..., Dn_ι verknüpft.
Die Steuerung des Kompaktors gemäß dem ersten Kompaktorschaltplan 10 durch die Steuersignale ci, c2, ... , cn auf den Steuerleitungen 117 - 120 erfordert keine zusätzliche Steuerschaltung, die zwischen den Ausgänge der zu testenden und/oder zu diagnostizierenden Schaltungen anzuordnen ist, wie das bspw. in Dokument [3] beschrieben ist. Vielmehr ist die Steuerung vorteilhafterweise in den Kompaktor selbst integriert.
Figur 2 zeigt einen zweiten Kompaktorschaltplan 11 eines zweiten steuerbaren Kompaktors.
Der zweite Kompaktorschaltplan 11 unterscheidet sich vom ersten Kompaktorschaltplan 10 dadurch, dass ein zusätzliches zweites gesteuertes Und-Gatter 125 vorgesehen ist. Die Eingän- ' ge des zweiten gesteuerten Und-Gatters 125 werden von dem Ausgang des Speicherelements Dn und von einem zweiten Steuersignaleingang 124 gebildet, der das Steuersignal s führt. Der Ausgang des zweiten gesteuerten Und-Gatters 125 bildet den Kompaktorausgang, von dem - wie beim ersten Kompaktorschaltplan 10 - eine Leitung abzweigt, die auf den ersten Eingang des ersten gesteuerten Und-Gatters 115 geführt ist.
Ist das Steuersignal s des zweiten Steuersignaleingangs 124 gleich Eins, so ist der in Figur 2 gezeigte gesteuerte Kompaktor dem in Figur 1 gezeigten gesteuerten Kompaktor funktioneil gleichwertig. Ist hingegen das Steuersignal s gleich Null, so wird der Ausgabewert des Speicherelements Dn auf den Wert Null gesetzt, unabhängig davon, welchen Wert dieser Ausgabewert des Speicherelements Dn zuvor angenommen hat.
In gängigen elektronischen Schaltungen treten beim Test oft unbestimmte, nicht vorhersagbare Werte auf, die dann als X- Werte bezeichnet werden. Wird zu irgendeinem Zeitpunkt von dem Speicherelement Dn ein solcher X-Wert ausgegeben, so sind über die Rückkopplungsleitungen 121 und 122 die Werte der Speicherelemente Di und D3 und einige Takte später die Inhalte mehrerer weiterer Speicherelemente des gesteuerten Kompaktors unbe- stimmt, was zu einem unbestimmt Zustand und zu einer unbestimmten Signatur des Kompaktors führt. Zuverlässige Aussagen über die Korrektheit der getesteten und/oder diagnostizierten Schaltung können in diesem Fall nicht mehr getroffen werden. Setzt man in dem Fall, dass das Speicherelement Dn einen solchen unbestimmten X-Wert ausgibt, den Wert des Steuersignals s des zweiten Steuersignaleingangs 124 auf Null, so wird ein derartiger X-Wert durch den bestimmten Wert Null ersetzt. Dadurch ist gewährleistet, dass der Zustand des gesteuerten Kompaktors und sein Ausgang vorhersagbar bleiben.
Einem Fachmann ist klar, dass er anstelle des zweiten gesteuerten Und-Gatters 125 auch ein gesteuertes Oder-Gatter verwenden kann. In diesem Fall wird der vom Speicherelement Dn ausgegebene Wert durch den Wert Eins ersetzt. Ebenso können ein gesteuertes NAND-Gatter oder ein gesteuertes NOR-Gatter ver- wendet werden. Die Multiplexer-Anschlüsse können vertauscht werden, wenn man die Ansteuerung invertiert.
Figur 3 zeigt einen dritten Kompaktorschaltplan 12 eines weiteren steuerbaren Kompaktors .
Der in Figur 3 gezeigte steuerbare Kompaktor ist nach Dokument [1] ein modifiziertes Signaturregister erster Art.
Komponenten und Elemente des dritten Kompaktorschaltplans 12, die mit Komponenten und Elementen des ersten Kompaktorschaltplans 10 und des zweiten Kompaktorschaltplans 11 übereinstimmen, sind in Figur 3 mit den gleichen Bezugszeichen gekennzeichnet und werden nicht extra erläutert.
Gemäß einem ersten Unterschied zum ersten Kompaktorschaltplan 10 sieht der dritte Kompaktorschaltplan 12 kein Oder-Gatter XOR'3 vor. Anstelle dessen ist der Ausgang des zweiten Speicherelements D2 direkt auf den Eingang des dritten Oder- Gatters XOR3 und parallel dazu auf den Nulleingang des dritten Multiplexers MUX3 geführt. Gemäß einem weiteren Unterschied zum ersten Kompaktorschaltplan 10 ist im dritten Kompaktorschaltplan 12 ein weiteres Oder-Gatter XOR'i vorgesehen. Auf die Eingänge dieses Oder- Gatters XOR'i sind eine Rückkopplungsleitung 220 vom Ausgang des zweiten Speicherelements D2, eine zweite Rückkopplungsleitung 221 vom Ausgang des dritten Speicherelements D3 und eine weitere Rückkopplungsleitung 222 vom Ausgang des n-ten Speicherelements Dn geführt.
Gemäß einem weiteren Unterschied zum ersten Kompaktorschaltplan 10 ist das erste gesteuerte Und-Gatter 115 im dritten Kompaktorschaltplan 12 durch ein drittes gesteuertes Und- Gatter 214 ersetzt. Die Eingänge des dritten gesteuerten Und- Gatters 214 werden von einem dritten Steuersignaleingang 223, der das Steuersignal d trägt, und von dem Ausgang des Oder- Gatters XOR'i gebildet. Der Ausgang des dritten gesteuerten Und-Gatters 214 führt auf den Nulleingang des ersten Multiplexers MUXi und parallel dazu auf den Eingang des ersten Oder- Gatters XORi.
Wenn der dritte Steuersignaleingang 223 mit dem Steuersignal d = 1 belegt ist, dann ist die Rückkopplungslogik eingeschaltet, und die Ausgangswerte der Speicherelemente D2, D3 und Dn werden über die Rückkopplungsleitungen 220, 221 und 222 und über das dritte gesteuerte Und-Gatter 214 rückgekoppelt.
Wenn die Steuerleitung 117 des Multiplexers MUXi mit dem Steuersignal ci = 0 belegt ist, erfolgt die Rückkopplung der Ausgangssignale in das erste Speicherelement Di über den Nullein- gang des ersten Multiplexers MUXi. Wenn die Steuerleitung 117 mit dem Steuersignal ci = 1 belegt ist, erfolgt die Rückkopp- lung in das erste Speicherelement D über das erste Oder- Gatter XORi und über den Eins-Eingang des Multiplexers 1.
Wenn bspw. ein linear rückgekoppeltes Schieberegister maximaler Länge für einen konkreten Wert n zu realisieren ist, dann sind die erforderlichen Rückkopplungsleitungen auch beim dritten Kompaktorschaltplan 13 durch die Koeffizienten eines primitiven Rückkopplungspolynoms vom Grade n bestimmt, wie bspw. in Dokument [2] beschrieben.
Wenn sämtliche Steuerleitungen 117 bis 120 zu einem bestimmten Zeitpunkt mit den Steuersignalen cl f c2, ... , cn = 0 und gleichzeitig der dritte Steuersignaleingang 223 mit dem Steuersignal d = 1 belegt sind, so werden die an den Eingängen Ei, E2, ... , En anliegenden Werte nicht mit den in den Speicherelementen
Di, D2, ..., Dn gespeicherten Werten verknüpft, denn in diesem Fall sind die Speicherelemente Di, D2, ..., Dn jeweils mit den Nulleingängen der Multiplexer MUXi, MUX2, ..., MUXn verbunden.
Analog zu den Kompaktorschaltplänen 10 und 11 können auch bei dem durch den dritten Kompaktorschaltplan 12 beschriebenen Kompaktor durch individuelles Festlegen der Werte für die Steuersignale Ci, c2, ..., cn auf Null oder Eins unterschiedliche Verknüpfungen der Eingänge Ei, E2, ..., En mit jeweils in den Speicherelementen Di, D2, ..., Dn abgelegten Werten realisiert werden. Diese Verknüpfungen können zu verschiedenen Zeitpunkten unterschiedlich gewählt werden.
Figur 4 zeigt einen vierten Kompaktorschaltplan 13 eines wei- teren steuerbaren Kompaktors sowie eine schematische Darstellung von mit dem steuerbaren Kompaktor verbundenen Scanpfaden einer integrierten Schaltung 14. Der vierte Kompaktorschaltplan 13 entspricht dem dritten Kompaktorschaltplan 12, wobei die Variable n den Wert 4 annimmt und der steuerbare Kompaktor demzufolge insgesamt vier Eingän- ge Ei - E4, vier Multiplexer MUXi ~ MUX4, vier exklusive Oder- Gatter XORi - XOR4 und vier Speicherelemente Di - D4 umfasst.
Die Steuerleitungen der Multiplexer MUXi - MUX4 sind mit den Bezugszeichen 320-323, das weitere Oder-Gatter mit dem Bezugs- zeichen 315, das vierte gesteuertes Und-Gatter mit dem Bezugszeichen 314 und der vierte Steuersignaleingang mit dem Bezugszeichen 313 gekennzeichnet.
Die integrierte Schaltung 14 weist vier Scan-Pfade SCi - SC4 auf. Eine Schaltung mit Scan-Pfaden kann in zwei verschiedenen Modes betrieben werden. Neben dem normalen Funktionsmode ist ein Scan-Mode realisiert, in dem Daten in die als Scan-Ketten konfigurierten Speicherelemente ein- und ausgeschoben werden können. Beim Test oder bei der Diagnose werden die als Scan- Kette verknüpften Speicherelemente der Scan-Pfade im Scan-Mode mit den Testvektoren oder mit den Diagnosevektoren geladen. In einem folgenden Schritt werden die in die Speicherelemente der Scan-Pfade eingeschobenen Daten von dem kombinatorischen Schaltungsteil der zu testenden oder zu diagnostizierenden Schaltung im Funktionsmode verarbeitet, und das Ergebnis dieser Verarbeitung wird in den Speicherelementen der Schaltung gespeichert. Anschließend wird das in den Speicherelementen der Scan-Pfade gespeicherte Ergebnis im Scan-Mode ausgeschoben und an den Ausgängen Ai, ... , A4 der Scan-Pfade ausgegeben, während gleichzeitig die nächsten Test- oder Diagnosevektoren in die Scan-Pfade eingeschoben werden. Beim Test derartiger Schaltungen werden die von -den Scan- Pfaden ausgegebenen Daten in einem vorzugsweise linear rückgekoppelten Schieberegister mit n parallelen Eingängen zu einer Signatur akkumuliert, wie das dem Fachmann bekannt ist. Stimmt die ermittelte Signatur nicht mit der vorher berechneten Signatur überein, dann ist die getestete Schaltung fehlerhaft.
Eine detaillierte Beschreibung der Verwendung von Scan-Pfaden zum Test und zur Diagnose digitaler Schaltungen ist hier nicht notwendig, da sie einem Fachmann bekannt ist. Die Verwendung von Scan-Pfaden ist bspw. in Dokument [4] beschrieben.
In Figur 4 ist dargestellt, dass die Daten
Figure imgf000035_0001
... in dem Scan-Pfad SCi, die Daten
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... in dem Scan- Pfad SC2, die Daten
Figure imgf000035_0003
... in dem Scan-Pfad SC3 und die Daten
Figure imgf000035_0004
tf , r , ... in dem Scan-Pfad SC4 gespeichert sind. Diese Daten können im Scan-Mode der zu testenden integrierten Schaltung ausgeschoben werden.
Die integrierte Schaltung 14 weist vier Scan-Pfade SCi - SC4 auf. Die 4 Ausgänge Ai - A4 der integrierten Schaltung 14 sind jeweils mit den vier Eingängen Ei - E4 des steuerbaren Kompaktors verbunden.
Zunächst wird die Signatur der zu testenden Schaltung bestimmt. Dabei werden sämtliche Steuersignale Ci, c2, c3, c4 der Multiplexer MUXi, MUX2, MUX3, MUX4 zu Eins gewählt. Im Falle eines Fehlers ist die Schaltung zu diagnostizieren. In aufeinanderfolgenden Durchläufen sind dann für unterschiedliche Wer- tekombinationen der binären Steuersignale ci, c2, c3, c4 die Ausgangssignaturen zu ermitteln. Man bemerkt, dass die mit den Werten der Steuersignale ci = c2 = c3 = c4 = 1 belegte Schaltung von Figur 4 funktioneil wie ein ganz normales linear rückgekoppeltes Schieberegister mit vier parallelen Eingängen Ei, E2, E3 und E funktioniert und die Signatur eines Tests in der üblichen, einem Fachmann bekannten Weise gebildet werden kann. Ist nun die Signatur fehlerhaft, dann wird mit der Diagnose begonnen.
Die erfindungsgemäße Diagnose ist nachfolgend unter Verwendung eines fehlerkorrigierenden Hammingkodes mit vier Informationsstellen ui = u, u-2 = t, u = s und u4 = r und mit drei Kontrollstellen Vi, v2 und v3 erläutert. Ein solcher Hammingkode ist dem Fachmann bspw. aus Dokument [5] bekannt und braucht hier nicht näher erläutert werden.
Die Informationsstellen werden dabei an den Eingängen Ei - E4 erfasst, die Kontrollstellen werden wie nachfolgend beschrieben aus den Informationsstellen ermittelt.
Die Kontrollstellen vi, v2 und v3 sind durch die folgenden Gleichungen aus den korrekten Informationsstellen bestimmt.
V, = «, Θ «2 ® «3 = u θ tθ s v2 = ϊ @ u2 @ 4 = ® t® r v3 = ul ® u3 ® u4 = u @ s@ r -
Das Zeichen "θ" repräsentiert die exklusive Oder-Verknüpfung XOR. Die korrekten Informationsstellen sind mit ux, u2, u3 und u4 und die tatsachlich beim Test oder bei der Diagnose erhal- tenen Informationsstellen sind mit Ui, U2, U3 und U4 bezeichnet.
Es wird die Annahme getroffen , dass ein Teil der Informa- tionsstellen Ui, u2, u3 und u4 in Ui, U2, U3 und U4 gestört sein können. Der Zusammenhang zwischen den korrekten Werten und den tatsächlich beobachteten Werten der Informationsstellen wird üblicherweise durch die Beziehung
U, = u, Θ e.
für i = 1, ..., 4 beschrieben. Dabei bildet e = (ex, e2, e3, e4) den Fehlervektor, dessen Werte in binärer Form vorliegen. Ist ei = 1, dann ist das i-te Informationsbit Ui fehlerhaft. Ist βi = 0, dann ist das i-te Informationsbit U korrekt.
Aus den tatsächlich erhaltenen Informationsbits Ui, U2, U3 und U4 werden die tatsächlichen Kontrollstellen Vi, V2, V3 durch das folgende Gleichungssystem bestimmt.
Vλ=U,®U2®U3 V2=UX®U2®U4 v3=ux®u3®u4
Wegen (Ux, U2, U3, U4) = (ux, u2, u3, u4) θ (elf e2, e3, e4) gilt:
S1=Vl®vl=el®e2®e3 S2=V2®v2=e1®e2®e4 S3=V3®v3=el@e3@e4 Dabei wird (Si, S2, S3) in der Theorie der fehlerkorrigierenden Kodes üblicherweise als Syndrom des Fehlers (ei, e2, e3, e4) bezeichnet, der hier nur die Informationsstellen betrifft.
Man bemerkt, dass jeder Fehler, der ein Bit der Informationsstellen verfälscht, an seinem unterschiedlichen Syndrom erkannt werden kann. So führen die Einbit-Fehler, die durch die Fehlervektoren (1, 0, 0, 0), (0, 1, 0, 0), (0, 0, 1, 0) und (0, 0, 0, 1) beschrieben werden können, und die das erste, das zweite, das dritte und das vierte Informationsbit verfälschen, zu den unterschiedlichen Syndromen (1, 1, 1), (1, 1, 0), (1, 0, 1) und (0, 1, 1) .
Liegt kein Fehler vor und gilt für den Fehlervektor (el r e2, e3, e4) = (0, 0, 0, 0), dann ist das Syndrom (0, 0, 0).
Bestimmt man also einfach die XOR-Summen Sl = Vl ®v , S2 = V2 ®v2 und S3 = V3 ®v3 aus den beobachteten und den korrekten Kontrollstellen des Hammingkodes, so erhält man die Werte des Syndroms eines eventuell vorhandenen Fehler, aus dem man im Falle eines Fehlers, der nur ein Bit der Informationsstellen verfälscht, auf den zugehörigen Fehlervektor und damit auf die Stelle schließen kann, die in den Informationsstellen verfälscht worden ist.
Im Testmodus wird der Wert des auf der Steuerleitung 313 anliegenden Steuersignals d = 1 gesetzt. Dadurch lässt sich die Signatur berechnen. Dies ist dem Fachmann bekannt und braucht daher nicht weiter erläutert zu werden.
Im Diagnosemodus wird der Wert des auf der Steuerleitung 313 anliegenden Steuersignals d = 0 gesetzt, so dass der Ausgang des vierten gesteuerten Und-Gatters 314 gleich Null wird und die Rückkopplungslogik des vierten steuerbaren Kompaktors unterbrochen ist. Am Ausgang 326 des vierten steuerbaren Kompaktors werden nun die nacheinander ausgegebenen Werte y0, yi, y2, ... beobachtet. Sie stellen die Folge der Ausgangswerte bzw. die Ausgangssignatur dar. Sind die Speicherelemente Di, D2, D3 und D4 im Anfangszustand Null, dann gilt für festgelegte Werte c = (ci, c2, c3, c4) der Steuersignale der Steuerleitungen 320, 321, 322 und 323 für die am Ausgang 326 ausgegebenen Werte y0 = o yλcY- : <Vι
Figure imgf000039_0001
Dies kann auch in kompakter Form als y(c1,c2,c3,c4) = c4r ® c3s ® c2t ® cλu
geschrieben werden.
Dabei bezeichnen r, s, t, u und y die folgenden Spaltenvekto- ren. r = rj ,r2 ,r3 ,r4 ,r5 ,rλ ,r2 ,r3 , ...J s = [U ,s ,s2,s3,s4,$5,sl ,s2 , ...j
• .= l Lθ J 0 ' t 1 » t'21 9 ' t3x ' t » t 5 » t 12 ' *"J I
Figure imgf000040_0001
Wir interpretieren nun die folgenden 4-Bit Worte
Figure imgf000040_0002
. OJk1»
Figure imgf000040_0003
jeweils als die vier Informationsstellen des betrachteten fehlerkorrigierenden Hammingkodes mit vier Informationsstellen und mit drei Kontrollstellen.
Dann sind die Ausgangssignaturen yι(c), y2(c), y3(c), y4(c), ys(c), yβ(c), y7(c), y8(c), ... diejenigen Werte der Kontrollstellen des Hammingkodes, die dem konkreten Wert der Steuervariablen c = (ci, c2, c3, c4) entsprechen. Die Anzahl der Kon- trollstellen ist gleich 3, demzufolge ist der Test dreimal zu wiederholen. Bei den drei Wiederholungen des Testes werden die Werte der Steuervariablen c = (ci, c2, c3, c4) der Steuerleitungen 320-323 der Multiplexer MUXi, MUX2, MUX3 und MUX4 entsprechend den Koeffizienten in den Gleichungen zur Bestimmung der Kontrollstellen aus den Informationsstellen des Kodes gewählt.
Die erste Kontrollstelle vi ist als vλ = u ® t® s bestimmt. Deshalb sind die Werte der Kontrollsignale für die erste Anwen- düng des Tests ci = 1, c2 = 1, c3 = 1, c4 = 0. Die zweite Kontrollstelle v2 ist als v2 = w ® tθ r bestimmt. Deshalb sind die Werte der Kontrollsignale für die zweite Anwendung des Tests ci = 1, c2 = 1, c3 = 0, c4 = 1.
Für die dritte Kontrollstelle v3 gilt v3 = u ® s ® r , weshalb die
Werte der Kontrollsignale für die dritte Anwendung des Testes Ci = 1, c2 = 0, C3 = 1, c = 1 sind.
Das Syndrom zum Zeitpunkt i bezeichnen wir mit S1. Das Syndrom s' ={s ,sf,s
bildet die XOR-Summe der Kontrollstellen der korrekten Schal- tung und der Kontrollstellen der getesteten, eventuell fehlerhaften Schaltung.
Für den betrachteten Hammingkode gilt. S = y*(1,1,1, 0)θ y)(l,l,l, 0) ^=^(1,1,0,1)0^(1,1,0,1)
Figure imgf000041_0001
Dabei sind die eindimensionalen Ausgaben des gesteuerten Kom- paktors, die auch als Ausgangssignatur bezeichnet werden, ohne Rückkopplung für die fehlerfreie Schaltung mit yf (c) und für die tatsächlich beobachtete, möglicherweise fehlerhafte Schaltung als yt b bezeichnet. Die Werte der korrekten, fehlerfreien
Schaltung bestimmt man üblicherweise durch Simulation. Wenn bspw. Si = S2 = S3 = (0,0,0), S4 = (1,1,0), S5 = (0,0,0), S6 = (1,1,1) und S7 = (1,1,1) sind, dann sind die den Syndro- men entsprechenden Fehlervektoren ex = e2 = e3 = e5 = (0,0,0,0), e4 = (0,1,0,0), e6 = (1,0,0,0) und e7 = (1,0,0,0).
Man erkennt, dass im vierten Block ^,-?,^,«!] das zweite Bit und damit der Wert
Figure imgf000042_0001
das erste
Bit und damit der Wert r2 und im siebenten Block
Figure imgf000042_0002
das erste Bit und damit der Wert r2 2 als verfälscht identifiziert werden.
Die fehlerhaften Scan-Zellen sind in Fig. 4 mit dem Zeichen "*" markiert worden.
Ebenso wie in dem beschriebenen Ausführungsbeispiel werden auch im allgemeinen Fall eine Vielzahl von fehlerhaften Scan- Zellen durch einen einfachen fehlerkorrigierenden Hammingkode richtig identifiziert. Wird ein Hammingkode angewandt, dann liegt die einzige Beschränkung für die Fehlererkennung darin, dass zwei gleichzeitig fehlerhafte Scan-Zellen nicht auf einer Nebendiagonale in den Scan-Pfaden liegen dürfen. Eine solche Nebendiagonale wäre bspw. durch die i-te Zelle im Scan-Pfad SCi, durch die (i+l)-te Zelle im Scanpfad SC2, durch die (i+2)-te Zelle im Scan-Pfad SC3 und durch die (i+3)-te Zelle im Scan-Pfad SC4 beschrieben.
Kann eine solche Bedingung nicht akzeptiert werden, so kann man einen anderen fehlerkorrigierenden linearen Block-Kode, bspw. einen sogenannten BCH-Kode verwenden, wie er bspw. im Dokument [4] beschrieben ist. Dann können bis zu T fehlerhafte Scan-Zellen, die auf einer Diagonalen liegen, korrekt identifiziert werden, wobei T ein wählbarer Parameter des Kodes ist.
Nachfolgend wird erläutert, wie ein unbestimmter Wert, der auch als X-Wert bezeichnet wird, in dem steuerbaren Kompaktor behandelt wird.
Angenommen, dass der Wert
Figure imgf000043_0001
im Scan-Pfad SC2 unbestimmt ist, sodass bei dem durchgeführten Test nicht vorhergesagt werden kann, ob
Figure imgf000043_0002
den Wert 0 oder 1 annimmt. Wird der unbestimmte
Wert am Ausgang A2 des Scan-Pfades SC2 ausgegeben, dann ist das Steuersignal c2 auf der Steuerleitung 321 des Multiplexers MUX2 auf den Wert 0 zu setzen, sodass der Ausgang des Speicherelementes Di über den 0-Eingang des Multiplexers MUX2 in den Eingang des nachfolgenden Speicherelements D2 geführt wird. Vom Eingang E2 gibt es dann keine Verbindung in das nachfolgende Speicherelement D2, so dass der unbestimmte Wert keinen Einfluss auf die Werte in den Speicherelementen Di - D4 des steuerbaren Kompaktors hat. Es ist dabei nicht nötig, den unbestimmten Wert
Figure imgf000043_0003
auf einen bestimmten Wert zu setzen, um einen definierten Wert in den Speicherelementen Di - D4 zu garantieren.
Figur 5 zeigt einen fünften Kompaktorschaltplan 15 eines wei- teren steuerbaren Kompaktors.
Der fünfte Kompaktorschaltplan 15 entspricht dem ersten Kompaktorschaltplan 10, wobei anstelle des ersten Oder-Gatters XORi und anstelle des ersten Multiplexers MUXi ein Und-Gatter 44 vorgesehen ist, dessen Ausgang auf das erste Speicherelement Di führt. Die beiden Eingänge des Und-Gatters 44 werden von dem ersten Eingang Ei und von der Steuerleitung 416 gebildet, die das Steuersignal ci führt.
Die Steuerleitungen 417 und 418 des zweiten Multiplexers MUX2 und des n-ten Multiplexers MUXn entsprechen den in Figur 1 gezeigten Steuerleitungen 118 und 120. Mittels der Steuerleitungen 417 und 418 können die Steuersignale c2 und cn an die Multiplexer MUX2 und MUXn angelegt werden.
Der Ausgang 116 des Speicherelements Dn ist über eine Datenleitung 420 mit einem Eingang eines Oder-Gatters 415 verbunden. Der Ausgang des exklusiven Oder-Gatters 415 ist mit dem Eingang eines Speicherelements D'i verbunden. Der Ausgang des Speicherelements D'i ist auf den Eingang des Speicherelements D'2 geführt. Der Ausgang des Speicherelements D'2 ist zum einen mit dem Eingang des Speicherelements D'3 verbunden und zum anderen über eine Rückkopplungsleitung 427 auf einen weiteren Eingang des exklusiven Oder-Gatters 415 zurückgeführt. Der Ausgang des Speicherelements D'3 ist auf den Eingang des nächsten Speicherelements geführt. Der Ausgang des m-ten Speicherelements D'm ist über eine weitere Rückkopplungsleitung 428 auf einen weiteren Eingang des exklusiven Oder-Gatters 415 zurückgeführt .
Das exklusive Oder-Gatter 415 sowie die Speicherelemente D'i,
D'2, D'3, ..., D'm bilden zusammen mit den Rückkopplungsleitungen 427 und 428 ein linear rückgekoppeltes Schieberegister. Der Entwurf von solchen linear rückgekoppelten Schieberegistern ist dem Fachmann bekannt und wird daher nicht weiter er- läutert. Wird für den Betrieb des steuerbaren Kompaktors gemäß dem ersten Kompaktorschaltplan 10 aus Figur 1 die Rückkopplung ständig nicht benötigt, dann ist das Steuersignal d auf der Steuerleitung 123 ständig gleich Null. Die Rückkopplungsleitungen 121 und 122 führen dann ständig den Wert Null, der dann auch ständig am Null-Eingang des ersten Multiplexers MUXi und am zweiten Eingang des ersten XOR-Gatters XORi anliegt. Man bemerkt, dass dann der erste Multiplexer MUXi mit dem davorge- schalteten ersten XOR-Gatter XORi logisch einem UND-Gatter mit den beiden Eingängen ci und Ex gleichwertig ist, dessen Ausgang in das Speicherelement Di geführt ist.
In diesem Fall wird ein Fachmann das UND-Gatter 115 und die Rückkopplungleitungen 121 und 122 einfach weglassen und den ersten Multiplexer MUXi mit dem Steuersignal ci und mit dem vorgeschalteten ersten XOR-Gatter XORi durch ein einfaches UND-Gatter ersetzen, an dessen erstem Eingang der erste Eingang Ei angeschlossen ist und dessen zweiter Eingang das Steuersignal Ci des eingesparten Multiplexers MUXi führt.
Figur 6 zeigt einen sechsten Kompaktorschaltplan 16 eines weiteren steuerbaren Kompaktors.
Der sechste Kompaktorschaltplan 16 entspricht dem dritten Kom- paktorschaltplan 12, wobei der sechste Kompaktorschaltplan 16 über weitere Speicherelemente D'i, D'2, ... D'n verfügt, in die keine Eingänge der Scan-Pfade eingekoppelt werden können. Diese weiteren Speicherelemente D'i, D'2, ... D'n sind jeweils direkt hinter den Speicherelementen Di, D2, ... Dn angeordnet. Am Schluss des sechsten Kompaktorschaltplans 16 befinden sich noch weitere Speicherelemente D'n, ... D'k. Die Anzahl der Speicherelemente ist bei dem steuerbaren Kompaktor gemäß dem sechsten Kompaktorschaltplan 16 größer als die Anzahl der Eingänge Ei, ... , En.
Die Rückkopplungsleitungen 620 - 622 zweigen jeweils nach dem Speicherelement D'i, nach dem Speicherelement Dn und nach dem letzten Speicherelement D'r auf die Eingänge des Oder-Gatters XOR'i ab.
Im Rahmen dieser Patentschrift sind die folgenden Dokumente zitiert:
[1]L. Voelkel und J. Pliquet: Signaturanalyse, Akademie- Verlag, Berlin, 1988, [2]P.H. Bardell, W.H. Mc Anney and J. Savir: "Built-In Test for VLSI: Pseudorandom Techniques", New York, 1987, pp. 285-287, [3] WO 01/38889 AI: Rajski, Tyzer, "Method and apparatus for selectively compacting test responses", [4]M. Abramovici, M. Breuer and A. Friedman: "Digital Testing and Testable Design", Computer Science Press, 1990, [5]S. Lin and D. Costello: "Error Control Coding, Fundamentals and Applications", Prentice-Hall, Englewood Cliffs, N. J., 1983.

Claims

Patentansprüche
1. Elektrische Diagnoseschaltung zum Testen und/oder zur Diagnose einer integrierten Schaltung mit den folgenden Merkmalen: mehrere externe Eingänge (En) zum Empfang von digitalen Werten, mehrere im wesentlichen gleichartige, hintereinander angeordnete Schalteinheiten mit den folgenden Merkma- len: jede Schalteinheit ist mit jeweils einem externen Eingang (En) zum Empfang eines Testsignals eines integrierten Schaltkreises (14) verbunden, jede Schalteinheit weist jeweils einen internen Ein- gang für ein Eingangssignal von einer davor oder dahinter angeordneten Schalteinheit auf, die Schalteinheiten sind derart steuerbar ausgebildet, dass ein am internen Eingang einer Schalteinheit anliegendes Eingangssignal in Abhängigkeit ei- nes Steuersignals (cn) der Schalteinheit entweder unverändert an den internen Eingang der jeweils dahinter angeordneten Schalteinheit oder den Schaltungsausgang weiterleitbar und/oder auf einen internen Eingang einer davor angeordneten Schalteinheit rückkoppelbar ist, oder mit dem jeweils am externen Eingang (En) anliegenden Testsignal verknüpfbar und der aus dieser Verknüpfung ermittelte Verknüpfungswert an den internen Eingang der jeweils dahinter ange- ordneten Schalteinheit oder den Schaltungsausgang weiterleitbar und/oder an den internen Eingang einer davor angeordneten Schalteinheit rückkoppelbar ist, einen Schaltungsausgang (116) zur Ausgabe eines Ausgabewerts.
2. Elektrische Diagnoseschaltung nach Anspruch 1, dadurch gekennzeichnet, dass jede Schalteinheit je ein Gatter, insbesondere ein exklusives Oder-Gatter (XORn) , je einen Multiplexer (MUXn) und je eine Speichereinheit (Dn) aufweist.
3. Elektrische Diagnoseschaltung nach Anspruch 2, dadurch gekennzeichnet, dass jeder externe Eingang (En) auf je einen Eingang des exklu- siven Oder-Gatters (XORn) führt, wobei jeder interne Eingang auf je einen ersten Eingang des dahinter angeordneten Multiplexers (MUXn) und parallel dazu auf je einen zweiten Eingang des zugehörigen exklusiven Oder-Gatters (XORn) führt, wobei jeder Ausgang des exklusiven Oder-Gatters (XORn) auf je einen zweiten Eingang des Multiplexers (MUXn) führt und wobei jeder Ausgang des Multiplexers (MUXn) auf je einen Eingang desjenigen Speicherelements (Dn) führt, dessen Ausgang den Ausgang der Schalteinheit darstellt.
4. Elektrische Diagnoseschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der interne Eingang wenigstens einer Schalteinheit in Abhängigkeit des Steuersignals (cn) der Schalteinheit mit dem ersten Eingang des Multiplexers (MUXn) oder mit dem zweiten Eingang des exklusiven Oder-Gatters (XORn) verbunden ist.
5. Elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die elektrische Diagnoseschaltung (10 - 13, 15, 16) eine mit dem Schaltungsausgang (116) verbundene, steuerbare Rückkopplungseinheit (115, 214, 314) aufweist, die so ausgebildet ist, dass der Ausgabewert auf wenigstens einen internen Eingang einer Schalteinheit rückkoppelbar ist.
6. Elektrische Diagnoseschaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Rückkopplungseinheit (115, 214, 314) als steuerbares Gatter (115, 214, 314), insbesondere als steuerbares Und- Gatter (115, 214, 314) vorliegt und über einen Steuersig- naleingang (123, 223, 313) verfügt, wobei das steuerbare Gatter (115, 214, 314) so ausgebildet ist, dass der Ausgabewert auf wenigstens einen internen Eingang einer Schalteinheit rückkoppelbar ist, wenn am Steuersignaleingang (123, 223, 313) ein vorbestimmter Wert anliegt.
7. Elektrische Diagnoseschaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Schalteinheiten der elektrischen Diagnoseschaltung (10 - 13, 15, 16) jeweils über wenigstens zwei, insbeson- dere hintereinander geschaltete Speichereinheiten (Di, D'i; ... ; Dn, D'n) verfügen, wobei der Ausgang der jeweils letzten Speichereinheit (D'i, ..., D'n) jeder Schalteinheit den Ausgang der betreffenden Schalteinheit bildet.
8. Elektrische Diagnoseschaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass wenigstens eine weitere, nicht zu einer Schalteinheit gehörende Speichereinheit (Di, ..., Dn) vorgesehen ist, die an den Ausgang einer Schalteinheit der elektrischen Diagnoseschaltung (10-13, 15, 16) angeschlossen ist
9. Elektrische Diagnoseschaltung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass die Rückkopplungseinheit (214, 314) über ein Oder-Gatter (XOR'i, 315), insbesondere über ein exklusives Oder-Gatter (XOR'i, 315) verfügt, wobei ein Eingang des steuerbaren Gatters (214, 314) mit dem Ausgang des Oder-Gatters (XOR'i, 315) verbunden ist und wobei die Eingänge des Oder-Gatters (XOR'i, 315) von wenigstens zwei Rückkopplungsleitungen (220 - 222; 324 - 325; 620 - 622) gebildet werden, die jeweils nach wenigstens einer Schalteinheit und/oder nach jeweils einer Speichereinheit (Di, D'i; ...; Dn, D'n; D'n+ι; ...; D'r) abzweigen.
10. Elektrische Diagnoseschaltung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, dass die Rückkopplungseinheit (115) ein weiteres steuerbares Gatter (125) , insbesondere ein steuerbares Und-Gatter (125), ein steuerbares Oder-Gatter, ein steuerbares NAND- Gatter oder ein steuerbares NOR-Gatter aufweist, wobei die Eingänge des weiteres steuerbaren Gatters (125) von einem weiteren Steuersignaleingang (124) und vom Ausgang der letzten Schalteinheit gebildet sind, und wobei der Ausgang des weiteren steuerbaren Gatters (125) den Schaltungsausgang (116) bildet.
11. Elektrische Diagnoseschaltung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, dass wenigstens ein weiteres Gatter (XOR'3), insbesondere ein exklusives Oder-Gatter (XOR'3) vorgesehen ist, das jeweils zwischen nacheinander angeordneten Schalteinheiten liegt, wobei der am Schaltungsausgang (116) anliegende Ausgabewert auf einen Eingang dieses weiteren Gatters (XOR'3) ge- führt ist.
12. Elektrische Diagnoseschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Schalteinheit ein Und-Gatter (44) und eine Spei- chereinheit (Di) aufweist und dass alle weiteren Schalteinheiten je ein Gatter (XOR2 - XORn) , insbesondere ein exklusives Oder-Gatter (XOR2 - XORn) , je einen Multiplexer (MUX2 - MUXn) und je eine Speichereinheit (D2 - Dn) aufweisen.
13. Elektrische Diagnoseschaltung nach Anspruch 12, dadurch gekennzeichnet, dass der erste externe Eingang (Ei) auf den ersten Eingang des Und-Gatters (44) und eine Steuerleitung (416) auf den zweiten Eingang des Und-Gatters (44) führen, wobei der Ausgang des Und-Gatters (44) auf die Speichereinheit (Dx) führt, deren Ausgang den Ausgang der ersten Schalteinheit darstellt und dass jeder weitere externe Eingang (E2 - En) jeweils auf einen Eingang des jeweils zugehörigen exklusiven Oder-Gatters (XOR2 - XORn) führt, wobei jeder interne Eingang der Schalteinheiten jeweils auf einen ersten Eingang des nachfolgenden Multiplexers (MUX2 - MUXn) und parallel dazu auf einen zweiten Eingang des jeweiligen ex- klusiven Oder-Gatters (XOR2 - XORn) führt, wobei jeder Ausgang eines exklusiven Oder-Gatters (XOR2 - XORn) jeweils auf einen zweiten Eingang des nachfolgenden Multiplexers (MUX2 - MUXn) führt und wobei jeder Ausgang des Multiple- xers (MUX2 - MUXn) jeweils auf einen Eingang des nachfolgenden Speicherelements (D2 - Dn) führt, dessen Ausgang den Ausgang der Schalteinheit darstellt.
14. Elektrische Diagnoseschaltung nach Anspruch 13, dadurch gekennzeichnet, dass für alle Schalteinheiten außer der ersten Schalteinheit der interne Eingang mit dem ersten Eingang des Multiplexers (MUX2 - MUXn) und mit dem zweiten Eingang des exklusiven Oder-Gatters (XOR2 - XORn) verbunden ist.
15. Elektrische Diagnoseschaltung nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass der Ausgang (116) der letzten Schalteinheit mit einem li- near rückgekoppelten Schieberegister verbunden ist.
16. Elektrische Diagnoseschaltung nach Anspruch 15, dadurch gekennzeichnet, dass das linear rückgekoppelte Schieberegister ein exklusives Oder-Gatter (415), mehrere nacheinander geschaltete Speicherelemente (D'i, ..., D'm) und wenigstens eine nach einem Speicherelement (D'i, ..., D'm) abzweigende Rückkopplungsleitung (427, 428) aufweist, die auf jeweils einen Eingang des exklusiven Oder-Gatters (415) führt/führen, wobei das erste Speicherelement (D'i) mit dem Ausgang des exklusiven Oder-Gatters (415) verbunden ist.
17. Elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass an den Eingängen (En) der elektrischen Diagnoseschaltung (10 - 13, 15, 16) eine Auswahlschaltung vorgesehen ist, die zur Steuerung der elektrischen Diagnoseschaltung (10 - 13, 15, 16) bestimmt ist.
18. Elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 17, die auf dem zu testenden und/oder zu diagnostizierenden integrierten Schaltkreis (14) monolithisch integriert ist.
19. Nadelkarte zum Testen von integrierten Schaltkreisen, wo- bei die Nadelkarte eine elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 18 aufweist.
20.Loadboard zur Aufnahme einer Nadelkarte zum Testen von integrierten Schaltkreisen und/oder mit einem oder mehreren Testsockeln zum Testen von integrierten Schaltkreisen und/oder zum Anschluss eines Handlers an einen Tester von integrierten Schaltkreisen, wobei das Loadboard eine elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 18 aufweist.
21. Tester mit Mess-Sensoren, insbesondere für Ströme und Spannungen und mit Instrumenten zur Erzeugung von digitalen Signalen oder Datenströmen, wobei der Tester eine elektrische Diagnoseschaltung nach einem der Ansprüche 1 bis 18 aufweist.
2. Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung mit den folgenden Schritten: a) Bereitstellen einer elektrischen Diagnoseschaltung (10- 13, 15, 16) , die n externe Eingänge (En) zum Empfang von Testdaten n paralleler Datenströme einer zu testenden und/oder zu diagnostizierenden integrierten Schaltung (14) aufweist und die in der Lage ist, aus den empfangenen Testdaten (u, t, s, r) Signaturen zu erzeugen, wobei die an den n externen Eingängen (En) anliegenden Testdaten (u, t, s, r) selektiv in die Erzeugung der Signaturen miteinbezogen oder nicht miteinbezogen werden, b) Verbinden der elektrischen Diagnoseschaltung (10 - 13, 15, 16) mit der zu testenden und/oder zu diagnostizie- renden integrierten Schaltung (14) derart, dass die n Eingänge (Eπ) der elektrischen Diagnoseschaltung (10 - 13, 15, 16) an den n Ausgängen (An) der integrierten Schaltung (14) anliegen, c) Steuern der Schalteinheiten der elektrischen Diagnose- Schaltung (10 - 13, 15, 16) derart, dass die jeweils an den externen Eingängen (En) anliegenden Testdaten (u, t, s, r) in die Erzeugung der Signaturen miteinbezogen werden, d) Erfassen und Verarbeiten der Testdaten (u, t, s, r) der zu testenden und/oder zu diagnostizierenden integrierten Schaltung (14) zu mindestens einer Signatur in einer oder in mehreren aufeinanderfolgenden Testdurchläufen durch die elektrische Diagnoseschaltung (10 - 13, 15, 16), e) Überprüfen der Signatur auf Korrektheit mittels des Testers durch Vergleich der im Test ermittelten Signa- tur mit der im Tester abgelegten oder durch den Tester ermittelten korrekten Signatur, f) Falls in Schritt e) wenigstens eine fehlerhafte Signatur ermittelt worden ist, Durchführen der folgenden Schritte: g) Durchführen von . k aufeinanderfolgenden Testdurchläufen, wobei nur jeweils diejenigen an dem Eingang Ei anliegenden Daten der n Datenströme im j-ten Durchlauf in die Kompaktierung in der elektrischen Diagnoseschaltung (10-13, 15, 16) miteinbezogen werden ,wenn der binäre Koeffizient aι,j der Gleichungen zur Bestimmung der Kontrollstellen eines linearen separierbaren fehlerkorri- . gierenden Kodes mit n Informationsstellen Ui, ... , un und mit k Kontrollstellen Vi, ... , vk gleich Eins ist, wobei die k Kontrollstellen vi, ... , vk durch die k binären Gleichungen
Vj = a xux ® ... ® aX nun
vk = a xux ® ... ® a nun aus den n Informationsstellen bestimmt sind. h) Bestimmen der fehlerhaften Elemente in den n Datenströmen, insbesondere der fehlerhaften Scan-Zellen der diagnostizierten integrierten Schaltung (14) aus den Abweichungen der von der elektrischen Diagnoseschaltung (10-13, 15, 16) an ihrem Ausgang (116, 326) in den k Testdurchläufen ausgegebenen beobachteten Ausgangssignaturen
Figure imgf000056_0001
von den entsprechenden korrekten Ausgangssignaturen ^2^3 >•••]•
23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass es sich bei den Datenströmen um Daten handelt, die aus den Scanpfaden (SCn) einer integrierten Schaltung ausgeschoben werden.
24. Verfahren nach Anspruch 22 oder 23, dadurch gekennzeichnet, dass es sich bei der in Schritt a) bereitgestellten elektrischen Diagnoseschaltung (10 - 13, 15, 16) um eine elektrische Diagnoseschaltung (10 - 13, 15, 16) nach einem der Ansprüche 1 bis 18 handelt.
25. Verfahren nach einem der Ansprüche 22 bis 24, ' dadurch gekennzeichnet, dass die in Schritt a) bereitgestellten elektrische Diagnoseschaltung (10 - 13, 15, 16) auf einer Nadelkarte nach Anspruch 19, auf einem Loadboard nach Anspruch 20 oder auf einem Tester nach Anspruch 21 ausgebildet ist.
26. Verfahren nach einem der Ansprüche 22 bis 25, dadurch gekennzeichnet, dass in Schritt c) die Schalteinheiten mit einem Steuersignal (cn) derart angesteuert werden, dass die an den internen Eingängen der Schalteinheiten anliegenden Eingangssignale mit den jeweils an den externen Eingängen (En) anliegenden Testdaten (u, t, s, r) verknüpft werden und dass die jeweils aus diesen Verknüpfungen ermittelten Verknüpfungswerte an die internen Eingänge der jeweils dahinter angeordneten Schalteinheiten weitergeleitet werden.
27. Verfahren nach einem der Ansprüche 22 bis 26, dadurch gekennzeichnet, dass in Verfahrensschritt d) alle Steuersignale cι,j, 1 ≤ i ≤ k, l ≤ j ≤ n der Multiplexer (MUXi, ... , MUXn) zu Eins gewählt werden.
28. Verfahren nach einem der Ansprüche 22 bis 27, dadurch gekennzeichnet, dass falls die elektrische Diagnoseschaltung (10 - 13, 15, 16) eine Rückkopplungseinheit (115; 125; 214; 314) aufweist, sie vor Schritt c) derart angesteuert wird, dass sie nicht rückkoppelt.
29. Verfahren nach einem der Ansprüche 22 bis 27, dadurch gekennzeichnet, dass falls die elektrische Diagnoseschaltung (10 - 13, 15, 16) eine Rückkopplungseinheit (115; 125; 214; 314) aufweist, sie vor Schritt g) derart angesteuert wird, dass sie nicht rückkoppelt.
30. Verfahren nach einem der Ansprüche 22 bis 29, dadurch gekennzeichnet, dass der Verfahrensschritt g) wie folgt durchgeführt wird: Durchführen von k aufeinanderfolgenden Test-Durchläufen, wobei bei jedem Durchlauf eine Kontrollstelle (vk) nach folgender Vorschrift aus den Informationsstellen (un) be- stimmt wird, solange bis alle Kontrollstellen (vk) ermittelt worden sind,
- au x , ® a, u
wobei die Koeffizienten aι,j mit l ≤ i ≤ k, l ≤ j ≤n die Werte Null oder Eins annehmen, wobei die Schalteinheiten der elektrischen Diagnoseschaltung (10 - 13, 15, 16) so gesteuert werden, dass die im i-ten Durchlauf am j-ten externen Eingang (Ej) anliegenden Testdaten (u, t, s, r) nur dann einer Verknüpfung in den Schalteinheiten unterzogen werden, wenn das Steuersignal Ci,j, mit l ≤ i ≤ k, l ≤ j ≤ n den Wert Eins annimmt, wobei das Steuersignal Ci, den Wert Null annimmt, wenn der zugehörige Koeffizient a±,j den Wert Null annimmt oder wenn ein unbestimmter Wert im Datenstrom ausgeblendet werden soll.
31. Verfahren nach einem der Ansprüche 22 bis 29, dadurch gekennzeichnet, dass der Wert des an dem ersten Eingang (124) des UND-Gatters (125) anliegenden Steuersignals dann den wert Null annimmt, wenn ein unbestimmter Wert am Ausgang des vorgeschalteten Speicherelements Dn und damit an seinem zweiten Eingang anliegt.
32. Verfahren nach einem der Ansprüche 22 bis 31, dadurch gekennzeichnet, dass der Verfahrensschritt g) wie folgt durchgeführt wird: Durchführen von k aufeinanderfolgenden Test-Durchläufen, wobei die Schalteinheiten der elektrischen Diagnoseschaltung (10-13, 15, 16) entsprechend den binären Koeffizien- ten aι,j der Gleichungen zur Bestimmung der Kontrollstellen i, ... , vk eines linearen separierbaren fehlerkorrigierenden Kodes mit n Informationsstellen Ui, ... , un und mit k Kontrollstellen vi, ... , vk so gesteuert werden, dass die im i-ten Durchlauf am j-ten externen Eingang (Ej) anliegen- den Testdaten (u, t, s, r) nur dann einer Verknüpfung in den Schalteinheiten der elektrischen Diagnoseschaltung (10-13, 15, 16) unterzogen werden, wenn das binäre Steuersignal Ci,j, mit l ≤ i ≤ k, l ≤ j ≤ n den' Wert Eins annimmt, wobei das Steuersignal Ci,j den Wert Null annimmt, wenn der zugehörige Koeffizient aι,j in den linearen Gleichungen zur Bestimmung der k Kontrollstellen des fehlererkennenden Kodes den Wert Null annimmt oder wenn ein unbestimmter Wert im Datenstrom ausgeblendet werden soll, wobei die k Kontrollstellen vi, ... , vk durch die k binären Gleichungen v, = aι xux ® ... ® aX nun
vk = aκxux ® ... ® ak nun aus den n Informationsstellen bestimmt sind.
33. Verfahren nach einem der Ansprüche 22 bis 32, dadurch gekennzeichnet, dass die Multiplexer (MUXn) der Schalteinheiten durch die Steuersignale (cn) gesteuert werden.
34. Verfahren nach einem der Ansprüche 22 bis 33, dadurch gekennzeichnet, dass zwischen den Ausgängen (An) der integrierten Schaltung (14) und den Eingängen (En) der elektrischen Diagnoseschaltung (10 - 13, 15, 16) eine Auswahlschaltung vorgesehen wird, welche die Eingabe in die elektrische Diagnoseschaltung (10 - 13, 15, 16) steuert.
35. Verwendung des Verfahrens nach einem der Ansprüche 22 bis 34 zum Test und/oder zur Diagnose von bestückten Leiterkarten oder von Platinen.
36. Computerprogramm zum Ausführen eines Verfahrens zum Testen eines integrierten Schaltkreises, das so ausgebildet ist, daß die Verfahrensschritte c) bis h) gemäß einem der Ansprüche 22 bis 34 ausführbar sind.
37. Computerprogramm nach Anspruch 36, das auf einem Speicher- medium, insbesondere in einem ComputerSpeicher oder in einem Direktzugriffsspeicher enthalten ist.
38. Computerprogramm nach Anspruch 36, das auf einem elektrischen Trägersignal übertragen wird.
39. Datenträger mit einem Computerprogramm nach Anspruch 36.
40. Verfahren, bei dem ein Computerprogramm nach Anspruch 36 aus einem elektronischen Datennetz wie bspw. aus dem In- ternet auf einen an das Datennetz angeschlossenen Computer heruntergeladen wird.
PCT/DE2004/001799 2003-08-20 2004-08-11 Elektrische diagnoseschaltung sowie verfahren zum testen und/oder zur diagnose einer integrierten schaltung WO2005020075A1 (de)

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US10/568,842 US7814384B2 (en) 2003-08-20 2004-08-11 Electrical diagnostic circuit and method for the testing and/or the diagnostic analysis of an integrated circuit

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