CN101539954B - 集成电路布局设计的检验方法 - Google Patents

Abstract

本发明公开了一种集成电路布局设计的检验方法，包括以下步骤：选择一电路设计布局进行检查，根据一判断规则，判断电路设计布局中的位于不同层间导线重叠处的接触孔(via)排列是否太狭长，或接触孔数量是否不够。在一实施例中，电路设计布局包括位于一第一金属层的导线和位于一第二金属层的导线，第一金属层的导线和第二金属层的导线至少在一重叠区域彼此重叠，且第一金属层的导线和第二金属层的导线通过多个接触孔电性连接，判断重叠区域中接触孔的总面积和上述重叠区域的面积的比例是否小于一警示值，以判断电路设计布局中，位于不同层间导线重叠处的接触孔(via)排列是否太狭长，或接触孔数量是否不够。

Description

集成电路布局设计的检验方法

技术领域

本发明涉及一种集成电路布局设计的检验方法，特别是涉及一种设计规则检查和布局与图式规则检查。

背景技术

随着集成电路技术的发展，计算机辅助设计(Computer Aided Design，CAD)系统尤其是电子设计自动化(Electronics Design Automation，EDA)技术日益被运用到半导体集成电路的设计中。

在实际生产制造集成电路芯片前，一般会以审查软件进行检查，确认此集成电路的设计符合将要用于生产制造此一芯片的制造要求与限制，包括确认此集成电路实体设计的布局相符于其图式的设计，这些都是在实际制造一电路前非常重要的步骤。有了这些确认的程序，由指定制造方法所制造出来的电路特性才得以保障。

诸如用于生产制造一芯片的制造要求与限制，检查集成电路实体设计的布局是否相符于其图式的设计的方法，一般统称为“规则”。在实际执行上，这些规则被称为设计规则检查规则(Design Rule Check rules，DRC rules)及布局与图式规则(Layout Versus Schematic rules，LVS rules)。

在设计集成电路(Integrated Circuit，IC)的金属导线(特别是电源线时)时，若不同层的金属导线衔接处的接触孔(via)排列太狭长，或接触孔数量不够，很容易发生烧毁的现象，因此有必要针对此问题，在进行设计规则检查(DRC)时，找出有问题的设计部份，并把其标示出来。

发明内容

本发明所要解决的技术问题在于提供一种集成电路布局设计的检验方法，用于解决现有技术中在设计集成电路的金属导线时，不同层的金属导线衔接处的接触孔(via)排列太狭长，或接触孔数量不够，而造成烧毁的问题。

为了实现上述目的，本发明提供了一种集成电路布局设计的检验方法，其特征在于，包括：

选择一电路设计布局进行检查；及

根据一判断规则，判断该电路设计布局中，位于不同层间导线重叠处的接触孔排列是否太狭长，或接触孔数量是否不够。

所述的集成电路布局设计的检验方法，其中，该电路设计布局中，不同层间导线包括位于一第一金属层的导线和位于一第二金属层的导线，该第一金属层的导线和该第二金属层的导线通过这些接触孔电性连接。

所述的集成电路布局设计的检验方法，其中，该第一金属层的导线的宽度大于该第二金属层的导线的宽度。

所述的集成电路布局设计的检验方法，其中，该判断规则包括：

以一软件，计算出第一金属层的导线和第二金属层的导线的重叠区域的面积；

以该软件，计算出该重叠区域中接触孔的总面积；

计算该重叠区域中接触孔的总面积除以该重叠区域的面积是否小于一警示值。

所述的集成电路布局设计的检验方法，其中，该警示值为1/4。

所述的集成电路布局设计的检验方法，其中，还包括若该电路设计布局中，位于不同层间导线重叠处的接触孔排列太狭长，或接触孔数量不够，发出一警示信号，把警示的区域标示出来。

所述的集成电路布局设计的检验方法，其中，该第一金属层的导线和该第二金属层的导线为电源线。

为了实现上述目的，本发明还提供了一种集成电路布局设计的检验方法，其特征在于，包括：

选择一电路设计布局进行检查，其中该电路设计布局包括位于一第一金属层的导线和位于一第二金属层的导线，该第一金属层的导线和该第二金属层的导线至少在一重叠区域彼此重叠，且该第一金属层的导线和该第二金属层的导线通过多个接触孔电性连接；

判断该重叠区域中接触孔的总面积和该重叠区域的面积的比例是否小于一警示值。

所述的集成电路布局设计的检验方法，其中，该警示值为1/4。

所述的集成电路布局设计的检验方法，其中，还包括若该重叠区域中接触孔的总面积和该重叠区域面积的比例小于该警示值，发出一警示信号，把警示的区域标示出来。

所述的集成电路布局设计的检验方法，其中，该第一金属层的导线和该第二金属层的导线为电源线。

本发明的有益技术效果：

与现有技术相比，本发明在设计集成电路(IC)的金属导线时，可根据上述方法警示不同层的金属导线衔接处接触孔(via)排列是否太狭长，或接触孔数量是否不够，以避免发生烧毁的现象。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1是本发明一实施例集成电路布局设计的检验方法的流程图；

图2是本发明一实施例电路设计布局的平面图，用于辅助说明本发明一实施例集成电路布局设计的检验方法；

图3是本发明一实施例电路设计布局的平面图，用于辅助说明本发明一实施例增加接触孔的数量的范例方法。

其中，附图标记：

202～第一金属层；       204～第一金属层的导线；

204a～第一金属层的导线；206～第二金属层；

208～第二金属层的导线； 208a～第二金属层的导线；

210～重叠区域；         212～接触孔；

212a～接触孔。

具体实施方式

以下根据图1详细说明本发明的流程，其中并会以图2和图3辅助说明的。首先，进行步骤S102，设定判断规则，用于判断电路设计布局中不同层的金属导线(例如电源线)衔接处的接触孔(via)排列是否太狭长，或接触孔数量是否不够，以避免发生烧毁的现象。请同时参照图2，辅助说明本实施例判断规则的设定，如图所示，一第一金属层202和一第二金属层206位于不同层，且第一金属层202位于第二金属层206上方。在本实施例中，第一金属层202包括多条大体上沿Y轴方向延伸的导线204，第二金属层206包括多条大体上沿X轴方向延伸的导线208，第一金属层的导线204和第二金属层的导线208则通过接触孔(via)212电性连接。本实施例第一金属层的导线204的宽度W1大于第二金属层的导线208的宽度W2。

为避免上述不同层的金属导线衔接处接触孔(via)排列太狭长，或接触孔数量不够，而造成烧毁的问题，本实施例进行设计规则检查(DRC)，以一例如Mentor Graphics Corp.公司所提供的Calibre软件，计算出第一金属层的导线204和第二金属层的导线208的重叠区域210，本实施例将重叠区域210的面积定义为第一金属层的导线204的宽度W1乘以第一金属层的导线204的宽度W1(亦即W1×W1)。另外，本实施例可以Calibre软件计算重叠区域210中接触孔212的总面积a。本实施例的判断规则即是重叠区域210中接触孔212的总面积a除以重叠区域210的面积(W1×W1)是否小于一警示值P(亦即是否 $\frac{a}{{W_1}^2}<P$ )。重叠区域中接触孔212的总面积a除以重叠区域210的面积(W1×W1)小于警示值P，则代表第一金属层的导线204和第二金属层的导线208衔接处的接触孔212排列太狭长，或接触孔212数量不够。

进行步骤S104，对所选择的电路设计布局进行设计规则检查，在步骤S106中，判断第一金属层的导线和第二金属层的导线衔接处的接触孔是否排列太狭长，或接触孔数量是否不足。在本实施例中，以下列方式作出判断：重叠区域中接触孔的总面积a除以重叠区域的面积(W1×W1)是否小于一警示值P(一般为1/4)，亦即是否 $\frac{a}{{W_1}^2}<P.$ 若小于警示值P，则进行步骤S108，发出警示信号，把警示的区域标示(highlight)出来。此时，可进行步骤S110，增加接触孔的数量或面积，例如图3所示，将第一金属层的导线204a向下延伸，和/或增加部份第二金属层的导线208a的宽度，在其间增加接触孔212a的数量。

本发明在设计集成电路(IC)的金属导线时，可根据上述方法警示不同层的金属导线衔接处接触孔(via)排列是否太狭长，或接触孔数量是否不够，以避免发生烧毁的现象。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (9)

1.一种集成电路布局设计的检验方法，其特征在于，包括：

选择一电路设计布局进行检查，其中该电路设计布局中包括不同层间导线，该不同层间导线包括位于一第一金属层的导线和位于一第二金属层的导线，该第一金属层的导线和该第二金属层的导线通过接触孔电性连接；及

根据一判断规则，判断该电路设计布局中，位于不同层间导线重叠处的接触孔排列是否太狭长，或接触孔数量是否不够，其中该判断规则包括：

以一软件，计算出第一金属层的导线和第二金属层的导线的重叠区域的面积；

以该软件，计算出该重叠区域中接触孔的总面积；

计算该重叠区域中接触孔的总面积除以该重叠区域的面积是否小于一警示值。

2.根据权利要求1所述的集成电路布局设计的检验方法，其特征在于，该第一金属层的导线的宽度大于该第二金属层的导线的宽度。

3.根据权利要求1所述的集成电路布局设计的检验方法，其特征在于，该警示值为1/4。

4.根据权利要求1所述的集成电路布局设计的检验方法，其特征在于，还包括若该电路设计布局中，位于不同层间导线重叠处的接触孔排列太狭长，或接触孔数量不够，发出一警示信号，把警示的区域标示出来。

5.根据权利要求1所述的集成电路布局设计的检验方法，其特征在于，该第一金属层的导线和该第二金属层的导线为电源线。

6.一种集成电路布局设计的检验方法，其特征在于，包括：

选择一电路设计布局进行检查，其中该电路设计布局包括位于一第一金属层的导线和位于一第二金属层的导线，该第一金属层的导线和该第二金属层的导线至少在一重叠区域彼此重叠，且该第一金属层的导线和该第二金属层的导线通过多个接触孔电性连接；

判断该重叠区域中接触孔的总面积和该重叠区域的面积的比例是否小于一警示值。

7.根据权利要求6所述的集成电路布局设计的检验方法，其特征在于，该警示值为1/4。

8.根据权利要求6所述的集成电路布局设计的检验方法，其特征在于，还包括若该重叠区域中接触孔的总面积和该重叠区域面积的比例小于该警示值，发出一警示信号，把警示的区域标示出来。

9.根据权利要求6所述的集成电路布局设计的检验方法，其特征在于，该第一金属层的导线和该第二金属层的导线为电源线。

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