CN101539953B - 集成电路布局的检验方法 - Google Patents
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Abstract
本发明公开了一种集成电路布局的检验方法,包括选择一电路设计布局进行检查,根据一判断规则,判断电路设计布局中的一金属导线的宽度骤减比例是否低于一警示值。在一实施例中,电路设计布局至少包括一金属导线,且金属导线包括一具有第一宽度的第一部分和一具有第二宽度的第二部分,以一软件计算金属导线的第一部分和第二部分交接处的一四边形,对应于第一宽度的部分和第二宽度的部分的面积比例,藉由面积比例推算第二宽度和第一宽度的比例,判断第二宽度和第一宽度的比例是否低于一警示值。
Description
技术领域
本发明是有关于一种集成电路布局的检验方法,特别是关于一种设计规则检查和布局与图式规则检查。
背景技术
随着集成电路技术的发展,计算机辅助设计(CAD)系统尤其是电子设计自动化(EDA)技术是日益被运用到半导体集成电路的设计中。
在实际生产制造集成电路芯片前,一般会以审查软件进行检查,确认此集成电路的设计,符合将要用以生产制造此一芯片的工艺的要求与限制,包括确认此集成电路实体设计的布局相符于其图式的设计,这些都是在实际制造一电路前非常重要的步骤。有了这些确认的程序,由指定工艺所制造出来的电路特性才得以保障。
诸如用以生产制造一芯片的工艺的要求与限制,检查集成电路实体设计的布局是否相符于其图式的设计的方法,一般统称为规则。在实际执行上,这些规则被称为设计规则检查规则(design rule check rules,DRC rules)及布局与图式规则(layout versus schematic rules,LVS rules)。
在设计集成电路(IC)的金属导线(特别是电源线时),若金属导线的宽度骤减,会在宽度骤减的位置发生烧毁的现象,因此有必要针对此问题在进行设计规则检查(DRC)时,找出有问题的设计部分,并把其标示出来。
发明内容
根据上述问题,本发明提出一种集成电路布局的检验方法,包括选择一电路设计布局进行检查,根据一判断规则,判断电路设计布局中的一金属导线的宽度骤减比例是否低于一警示值。在一实施例中,电路设计布局至少包括一金属导线,且金属导线包括具有第一宽度的第一部分和具有第二宽度的第二部分,以一软件计算金属导线的第一部分和第二部分交接处的一四边形,对应于第一宽度的部分和第二宽度的部分的面积比例,藉由面积比例推算第二宽度和第一宽度的比例,判断第二宽度和第一宽度的比例是否低于一警示值。
附图说明
图1为本发明一实施例集成电路布局设计的检验方法流程图。
图2为本发明一实施例电路设计布局的平面图,用以辅助说明本发明一实施例集成电路布局设计的检验方法。
其中,主要附图标记为:
202~金属导线;
204~第一部分;
206~第二部分;
208~四边形;
210~金属导线衔接处。
具体实施方式
以下根据图1详细说明本发明的流程,其中并以图2辅助说明。首先,进行步骤S102,设定判断规则,用以判断电路设计布局中的宽度骤减比例是否低于一警示值,以避免在宽度骤减的位置出现烧毁的现象。请同时参照图2,辅助说明本实施例判断规则的设定,如图所示,本实施例的金属导线202包括具有第一宽度L1的第一部分204和具有第二宽度L2的第二部分206,其中第一宽度L1和一第二宽度L2相差很多。为避免上述第一宽度L1和第二宽度L2的部分金属导线衔接处210发生烧毁的问题,本实施例以一例如MentorGraphics Corp.公司所提供的Calibre进行设计规则检查(DRC),判断第二宽度L2和第一宽度L1的比例是否低于一警示值。然而,此种设计规则检查程序一般无法提供线段间的比例,因此,本实施例将设计规则检查程序所取得的第一宽度L1和第二宽度L2分别乘上一固定数值Δw,如图所示可于金属导线衔接处210定义出一四边形208。第一宽度L1乘以上述固定数值Δw可得到四边形208的全部面积a1+a2,第二宽度L2乘上上述固定数值Δw可得到四边形208的部分面积a2,根据以下公式:
进行步骤S104,对所选择的电路设计布局进行设计规则检查,于步骤S106中,判断电路设计布局中金属导线的宽度骤减比例是否低于一警示值(如低于80%时),亦即(L2/L1)「等同a2/(a1+a2)」是否低于该80%的警示值。若低于警示值,则进行步骤S108,发出警示信号,把警示的区域标示(highlight)出来。
根据上述,本发明在设计集成电路(IC)的金属导线时,可警示出金属导线的宽度骤减的问题,避免在宽度骤减的位置发生烧毁的现象。
以上提供的实施例是用以描述本发明不同的技术特征,但根据本发明的概念,其可包括或运用于更广泛的技术范围。须注意的是,实施例仅用以揭示本发明工艺、装置、组成、制造和使用的特定方法,并不用以限定本发明,任何熟悉此技术者,在不脱离本发明的精神和范围内,当可作些许的更动与润饰。因此,本发明的保护范围,当视后附的权利要求保护范围所界定者为准。
Claims (10)
1.一种集成电路布局的检验方法,其特征在于,包括:
选择一电路设计布局进行检查,其中该电路设计布局至少包括一金属导线,且该金属导线包括一具有第一宽度的第一部分和一具有第二宽度的第二部分,该第二宽度小于该第一宽度;及
根据一判断规则,判断该金属导线的宽度骤减比例是否低于一警示值,其中该判断规则为:
以一软件取得该第一宽度L1和该第二宽度L2;
将该第一宽度L1乘上一固定数值Δw,得到一四边形的全部面积a1+a2,将该第二宽度L2乘上该固定数值Δw可得到该四边形的部分面积a2,根据以下公式藉由该四边形中面积的比例推得该第二宽度L2和该第一宽度L1的比例;及
设定该第二宽度L2和该第一宽度L1比例的警示值。
2.如权利要求1所述的集成电路布局的检验方法,其特征在于,还包括若该电路设计布局中的金属导线的宽度骤减比例低于该警示值,发出一警示信号,把警示的区域标示出来。
3.如权利要求1所述的集成电路布局的检验方法,其特征在于,该警示值为60~80%。
4.如权利要求1所述的集成电路布局的检验方法,其特征在于,该金属导线为一电源线。
5.一种集成电路布局的检验方法,其特征在于,包括:
选择一电路设计布局进行检查,其中该电路设计布局至少包括一金属导线,且该金属导线包括一具有第一宽度的第一部分和一具有第二宽度的第二部分;
以一软件计算该金属导线的第一部分和第二部分交接处的一四边形,对应于该第一宽度的部分和该第二宽度的部分的面积比例,藉由该面积比例推算该第二宽度和该第一宽度的比例;及
判断该第二宽度和该第一宽度的比例是否低于一警示值。
6.如权利要求5所述的集成电路布局的检验方法,其特征在于,该第二宽度小于该第一宽度。
8.如权利要求5所述的集成电路布局的检验方法,其特征在于,该警示值为60~80%。
9.如权利要求5所述的集成电路布局的检验方法,其特征在于,还包括该第二宽度和该第一宽度的比例是否低于该警示值,发出一警示信号,把警示的区域标示出来。
10.如权利要求5所述的集成电路布局的检验方法,其特征在于,该金属导线为一电源线。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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---|---|---|---|
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CN (1) | CN101539953B (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
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