JP2002270695A5

JP2002270695A5 -

Info

Publication number: JP2002270695A5
Application number: JP2001065105A
Authority: JP
Filing date: 2001-03-08
Publication date: 2005-10-06
Anticipated expiration: 2021-03-08

Description

一方達成されていない場合はステップ３００２に戻り再度セルランクの変更処理から、一連の処理工程を繰り返し続行する。

Claims

半導体集積回路への外部からのノイズを解析する方法であって、対象となる半導体集積回路内部の電源配線または半導体集積回路内部の電源配線および半導体集積回路の外部電源配線のインピーダンス情報を抽出するインピーダンス抽出工程と、
前記インピーダンス情報から等価回路を作成する等価回路作成工程と、
前記等価回路の入力情報として、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析する解析工程とを含むことを特徴とする電磁波障害解析方法。
前記解析工程は、前記等価回路の入力情報として起点電源ノイズ波形を供給するノイズ波形供給工程と、
前記半導体集積回路の内部節点および端子の電源ノイズ波形を求める電源ノイズ波形計算工程と、外部からのノイズの半導体集積回路への影響を求め、前記半導体集積回路に外部からノイズが入ったときの影響を受けやすい箇所を検出するエラー箇所検出工程を含むことを特徴とする請求項１に記載の電磁波障害解析方法。
前記等価回路作成工程は、
前記インピーダンス情報から半導体集積回路内の各機能ブロックの縮退インピーダンス回路を作成する機能ブロック電源等価回路作成工程と、
前記インピーダンス情報から、半導体集積回路内のブロック間電源配線解析用回路を作成するブロック間電源等価回路作成工程と
を含み、
前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とした請求項１記載の電磁波障害解析方法。
前記等価回路作成工程は、
前記インピーダンス情報から半導体集積回路内の各機能ブロックの縮退インピーダンス回路を作成する機能ブロック電源等価回路作成工程と、
前記インピーダンス情報から、半導体集積回路内のブロック間電源配線解析用回路を作成するブロック間電源等価回路作成工程と、
前記インピーダンス情報から、半導体集積回路の外部電源配線解析用回路を作成する外部電源等価回路作成工程とを含み、
前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路、前記外部電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とした請求項１記載の電磁波障害解析方法。
前記ブロック間電源等価回路作成工程は、
前記機能ブロック電源等価回路作成工程により作成された前記縮退インピーダンス回路に、前記ブロック間電源配線のインピーダンス情報を付加することにより、前記ブロック間電源配線解析用回路を作成する工程であり、
前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とした請求項３記載の電磁波障害解析方法。
前記ブロック間電源等価回路作成工程は、
前記機能ブロック電源等価回路作成工程により作成された前記縮退インピーダンス回路に、前記ブロック間電源配線のインピーダンス情報を付加することにより、前記ブロック間電源配線解析用回路を作成する工程であり、
前記外部電源等価回路作成工程は、
前記ブロック間電源配線解析用回路の縮退インピーダンス回路を作成し、前記縮退インピーダンス回路に半導体集積回路外部のインピーダンス情報を付加することにより半導体集積回路外部電源配線解析用回路を構成する工程であり、
前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路、前記半導体集積回路外部電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とした請求項４記載の電磁波障害解析方法。
前記ノイズ波形供給工程は、前記インピーダンス情報より作成したブロック間電源配線解析用回路の電源端子に起点電源ノイズ波形を与える工程であり、
前記電源ノイズ波形計算工程は、前記ブロック間電源配線解析用回路の各内部節点におけるブロック間電源ノイズ波形を求めると共に各機能ブロックの端子部でのブロック端子部電源ノイズ波形を求めるブロック間電源ノイズ波形計算工程と、
前記インピーダンス情報より作成された機能ブロックのインピーダンス回路に入力として前記ブロック端子部電源ノイズ波形を与えることにより、
前記機能ブロック内の各内部節点における機能ブロック電源ノイズ波形を求めると共に各素子の電源端子での素子端子部電源ノイズ波形を求める機能ブロック内電源ノイズ波形計算工程とからなり、
前記ブロック端子部電源ノイズ波形、前記ブロック間電源ノイズ波形、前記機能ブロック電源ノイズ波形および前記素子端子部電源ノイズ波形の少なくとも一つを用いて外部からのノイズの影響が大きくなると予想される回路部分の特定を行うことを特徴とする請求項２記載の電磁波障害解析方法。
前記ノイズ波形供給工程は、前記インピーダンス情報より作成した半導体集積回路外部電源配線解析用回路の電源端子に起点電源ノイズ波形を与える工程であり、
前記電源ノイズ波形計算工程は、前記半導体集積回路外部電源配線解析用回路により、前記インピーダンス情報より作成したブロック間電源配線解析用回路の電源端子の端子部電源ノイズ波形を求める外部電源ノイズ波形計算工程と、
ブロック間電源配線の各内部節点におけるブロック間電源ノイズ波形を求めると共に各機能ブロックの端子部のブロック端子部電源ノイズ波形を求めるブロック間電源ノイズ波形計算工程と、
機能ブロックのインピーダンス回路に入力として前記ブロック端子部電源ノイズ波形を与えることにより、ブロック内の各内部節点における機能ブロック電源ノイズ波形を求めると共に各素子の電源端子の素子端子部電源ノイズ波形を求める機能ブロック内電源ノイズ波形計算工程とからなり、
前記端子部電源ノイズ波形、前記ブロック端子部電源ノイズ波形、前記ブロック間電源ノイズ波形、前記機能ブロック電源ノイズ波形および前記素子端子部電源ノイズ波形の少なくとも一つを用いて外部からのノイズの影響が大きくなると予想される回路部分の特定を行うことを特徴とする請求項２記載の電磁波障害解析方法。
前記エラー箇所検出工程は、前記電源ノイズ波形に対して電源ノイズのピーク値の閾値を設け、前記閾値を超えたところをエラーとするエラーチェックを行うことで外部からのノイズによりエラーを起こすと予想される回路箇所の特定を行うエラーチェック工程を含むことを特徴とする請求項２記載の電磁波障害解析方法。
前記エラー箇所検出工程は、前記ブロック間電源配線解析用回路の電源端子における閾値を設け、前記閾値を超えたところをエラーとするノイズチェックを行うノイズチェック工程と、エラーと判定された場合のみ、前記ブロック間電源ノイズ波形計算工程を行うことを特徴とする請求項８記載の電磁波障害解析方法。
前記ブロック間電源配線解析用回路の電源端子における閾値は、前記半導体集積回路内の機能ブロックの端子、ブロック間電源配線の閾値の中で最大のものとすることを特徴とする請求項１０記載の電磁波障害解析方法。
前記エラー箇所検出工程は、半導体集積回路内の各機能ブロックについて電源ノイズのピークに閾値を設け、前記機能ブロックの電源端子において電源ノイズのピーク値が前記閾値を超えたところをエラーとするノイズチェックを行う、ノイズチェック工程と、エラーと判定された場合のみ、前記機能ブロック内電源ノイズ波形計算工程を行うことを含むことを特徴とする請求項７または８記載の電磁波障害解析方法。
前記半導体集積回路内の各機能ブロックの電源端子の電源ノイズの閾値は、各機能ブロック内部の機能素子、電源配線の閾値の中で最大のものとすることを特徴とする請求項１２記載の電磁波障害解析方法。
前記エラーチェック工程は、半導体集積回路内の各機能素子について電源ノイズのピークの閾値を設け、前記機能素子の電源端子において電源ノイズのピーク値が前記閾値を超えたところをエラーとするノイズチェックを行うノイズチェック工程を含むことを特徴とする請求項９記載の電磁波障害解析方法。
前記エラーチェック工程は、前記半導体集積回路内の各機能ブロック内の電源配線またはブロック間の電源配線について隣接する信号線との距離、並行配線長により決まる電源ノイズのピークの閾値を設け、前記電源配線の各内部節点において電源ノイズのピーク値が前記閾値を超えたところをエラーとするチェックを行うノイズチェック工程を含むことを特徴とする請求項９記載の電磁波障害解析方法。
半導体集積回路への外部からのノイズを解析する解析装置であって、
対象となる半導体集積回路内部の電源配線または半導体集積回路内部の電源配線および半導体集積回路の外部電源配線のインピーダンス情報を抽出する抽出手段と、
前記インピーダンス情報から等価回路を作成する等価回路作成手段と、
前記等価回路の入力情報として、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析する解析手段と含むことを特徴とする電磁波障害解析装置。
前記解析工程は、前記半導体集積回路の各回路素子の電源端子での電源波形を求める工程と、
前記各回路素子の電源端子での電源波形に基づいて、前記回路素子の遅延時間を計算する計算工程と、
前記回路素子の遅延時間が、許容範囲内であるか否かを判定するタイミング検証工程とを含むことを特徴とする請求項１に記載の電磁波障害解析方法。
前記解析工程は、前記半導体集積回路の各回路素子の電源端子での電源波形を求める工程と、
前記各回路素子の電源端子での電源波形に基づいて、前記回路素子の遅延時間を計算する計算工程と、
連続する前記回路素子列の遅延時間の和が、許容範囲内であるか否かを判定するタイミング検証工程とを含むことを特徴とする請求項１に記載の電磁波障害解析方法。
前記解析工程は、前記電源端子のノイズ波形の入力タイミング
とピーク値の少なくとも一方を変化させた時の回路素子の遅延時間の変化量を算出し、その算出結果に基づいて遅延変化量データベースを作成するデータベース作成工程を含み、
前記計算工程は、前記遅延変化量データベースから、所望のノイズ波形に対する前記回路素子の遅延時間の変化量を求める工程を含むことを特徴とする請求項１７または１８に記載の電磁波障害解析方法。
前記解析工程は、前記電源端子のノイズ波形の入力タイミングとピーク値の少なくとも一方を変化させた時の回路素子の遅延時間の変化量を算出し、この算出結果を、電源ノイズがない場合の回路素子の遅延時間に対する割合として求めて遅延変化割合データベースを作成するデータベース作成工程を含み、
前記計算工程は、電源ノイズがない場合の回路素子の遅延時間に、前記遅延変化割合データベースから読み出された前記割合を掛け合わせることで所望のノイズに対する回路素子の遅延変化量を求める工程を含むことを特徴とする請求項１７または１８に記載の電磁波障害解析方法。
前記解析工程は、連続した回路素子列に対し、各回路素子の遅延時間の変化量が最大となる電源ノイズの入力タイミングでの前記連続した回路素子列の遅延変化量を、前記連続した回路素子列の最大の遅延変化量として求める工程を含むことを特徴とする請求項１８に記載の電磁波障害解析方法。
前記解析工程は、電源ノイズにより回路素子の遅延時間が変化
することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出する工程を含むことを特徴とする請求項１記載の電磁波障害解析方法。
さらに、検出された前記回路部分から、電源ノイズによりもっとも遅延時間に影響する回路素子を探索し、エラー素子として検出するエラー素子検出工程を含むことを特徴とする請求項２２に記載の電磁波障害解析方法。
さらに前記エラー素子に対して電源ノイズ耐性強化対策を実行する強化工程を含むことを特徴とする請求項２３に記載の電磁波障害解析方法。
さらに、前記エラー素子検出工程でエラー素子とされた回路素子を、電源ノイズに対して遅延変化量が小さい回路素子に置換する置換工程を含むことを特徴とする請求項２３に記載の電磁波障害解析方法。
さらに、前記エラー素子検出工程でエラー素子とされた回路素子を、制約時間を満たす回路素子に置換する置換工程を含むことを特徴とする請求項２３に記載の電磁波障害解析方法。
前記請求項１乃至２６のいずれかに記載の電磁波障害解析方法を用いた解析結果にもとづき、エラーを回避したレイアウト設計を行い、半導体装置を製造する工程を含むことを特徴とする半導体装置の製造方法。