JP2003233639A5 - - Google Patents

Claims (10)

1. 半導体回路の回路情報を入力し、故障箇所を抽出する手段と、
   テストパターンを用いて正常回路による論理シミュレーションを実行し、シミュレーション結果を第１の期待値とする手段と、
   上記故障箇所より故障生成箇所を指定して所定の遅延故障を生成して上記故障生成箇所に挿入し、故障回路を生成する手段と、
   上記テストパターンを用いて上記故障回路による論理シミュレーションを実行し、シミュレーション結果を第２の期待値とする手段と、
   上記正常回路による第１の期待値と上記故障回路による第２の期待値とを特定の時刻において比較する手段とを備えた故障検証装置。
2. 半導体回路の回路情報を入力し、故障箇所を抽出するステップと、
   テストパターンを用いて正常回路による論理シミュレーションを実行し、シミュレーション結果を第１の期待値とするステップと、
   上記故障箇所より故障生成箇所を指定して所定の遅延故障を生成して上記故障生成箇所に挿入し、故障回路を生成するステップと、
   上記テストパターンを用いて上記故障回路による論理シミュレーションを実行し、シミュレーション結果を第２の期待値とするステップと、
   上記正常回路による第１の期待値と上記故障回路による第２の期待値とを特定の時刻において比較するステップと、
   上記指定した故障箇所で一定範囲の遅延値を検証したら次の故障箇所に移動する変更ステップとを備えた故障検証方法。
3. 特定の時刻の比較点は、少なくとも１点を指定することを特徴とする請求項２記載の故障検証方法。
4. 所定の遅延故障における遅延の増減は、指定範囲内で指定変化量づつ遅延を変更することを特徴とする請求項２記載の故障検証方法。
5. 故障回路を生成するステップにおいて、遅延故障の生成は、ゲートおよびノードに分布することを特徴とする請求項２記載の故障検証方法。
6. 比較するステップが、第１の期待値と第２の期待値の比較結果が異なれば、テストパターンが回路の遅延異常を検出することが可能であることを検証することを特徴とする請求項２記載の故障検証方法。
7. 故障箇所を抽出するステップは故障箇所を１つに限定し、比較するステップはこの１つの故障箇所にて指定幅づつ遅延を変更することを特徴とする請求項２記載の故障検証方法。
8. 遅延故障の挿入は、半導体回路のクリティカルパスおよびクロックラインに行うことを特徴とする請求項２記載の故障検証方法。
9. 請求項１記載の遅延故障検証装置における遅延故障を考慮した故障シミュレーションの結果から、遅延故障を検出した時刻、検出ピン、検出値、故障箇所、異常遅延値の情報を抽出するステップと、当該遅延故障が原因となる上記故障箇所を特定するステップとを備えた故障解析手法。
10. 故障シミュレーションの結果から、遅延故障の検出可能な遅延幅を確認するステップを備えた請求項９記載の故障解析手法。