CN102089878B - 非易失性半导体存储器器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000009413 insulation Methods 0.000 claims description 45
- 239000000463 material Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 116
- 229910052710 silicon Inorganic materials 0.000 abstract description 116
- 239000010703 silicon Substances 0.000 abstract description 116
- 239000000758 substrate Substances 0.000 abstract description 11
- 239000010408 film Substances 0.000 description 101
- 230000000052 comparative effect Effects 0.000 description 17
- 230000000694 effects Effects 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 239000011148 porous material Substances 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000011278 co-treatment Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000010306 acid treatment Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000012800 visualization Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005039 memory span Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Abstract
本发明提供了一种具有高可靠性电荷存储层的非易失性半导体存储器器件。多个绝缘薄膜和多个电极薄膜14被交替堆叠在衬底11上，并在其上设置了沿X方向延伸的多个选择栅电极17和沿Y方向延伸的多个位线BL。提供U形硅构件33，每一个构件均由穿过电极薄膜14和选择栅电极17、其上端连接到位线BL的多个硅柱31和连接置于对角位置的一对硅柱31的下部的连接构件32构成。每一层的电极薄膜14被针对各选择栅电极17划分。通过连接构件32相互连接的一对硅柱31穿过不同的电极薄膜14和不同的选择栅电极17。共同连接到一个位线BL的所有的U形硅构件33被共同连接到另一位线BL。
Description
技术领域
本发明涉及非易失性半导体存储器器件，并特别涉及其中多个绝缘薄膜和电极薄膜被交替堆叠的非易失性半导体存储器器件。
背景技术
常规上已经通过在硅衬底的表面上二维地集成元件来制造例如快闪存储器的半导体存储器器件。为了增加这种半导体存储器器件的存储器容量，已经通过使各元件的尺寸更小来实现小型化。但是近年来，小型化在成本和技术上已变得困难。
为了解决这些问题已经提出了许多三维地集成元件的构想。例如，已经提出了其中一次可编程元件被夹在多层连线中间的存储器器件、其中通过硅薄膜的重复外延生长形成了多个常规NAND型快闪存储器层的存储器器件，等等。但是，三维器件要求每层几次光刻处理，因此，即使通过三维化也很难降低成本。
考虑到这些问题，本发明人以及其他人提出了一种共同处理的三维堆叠存储器(例如见专利文档1)。在这种技术中，在硅衬底上形成了其中沿垂直方向延伸的硅柱起到沟道作用的选择晶体管，并且在其上，电极薄膜和绝缘薄膜被交替堆叠形成了堆叠体，然后，通过共同处理在堆叠体中形成通孔。并且，在通孔的侧表面上形成了电荷存储层，并且硅柱被掩埋在通孔内部以便连接到选择晶体管的硅柱。由此，在电极薄膜和硅柱的每一交叉部分中形成了存储器单元。在共同处理的三维堆叠存储器中，通过控制每一电极薄膜和每一硅柱的电势，电荷可以在硅柱和电荷存储层之间被转移，因而能够记录信息。根据这种技术，通过堆叠体的共同处理形成了通孔，因此，即使当电极薄膜的堆叠层的数量增加时，光刻工艺的数量也不增加，并且可以抑制成本增加。
但是，在制造该存储器时，当硅柱被掩埋在通孔内部时，有必要从通孔的底面去除例如自然氧化物薄膜等的硅氧化物，从而改善新掩埋的硅柱和构成选择晶体管的沟道的硅柱之间的电接触。一般地，在通孔中掩埋硅柱之前，执行使用氢氟酸类型溶液的预处理。但是，通过预处理，电荷存储层被破坏，并且电荷存储层的可靠性降低。为了避免这个问题，电荷存储层被要求具有薄膜结构以耐受预处理。但是在这种情况下出现了各种技术限制。例如，在引入用于更多地提高存储器密度的多值技术的情况下，薄膜结构受到限制，因此，电荷存储层的发展遇到困难。
引用列表
专利文献
PTL 1：2007-266143专利
发明内容
技术问题
本发明的目的是提供一种具有高可靠性电荷存储层的非易失性半导体存储器器件。
问题的解决方案
根据本发明的一个方面，提供了一种非易失性半导体存储器器件，包括：堆叠体，其中多个绝缘薄膜和多个电极薄膜被交替地堆叠；设置在堆叠体上的多个选择栅电极；设置在选择栅电极上的多个位线；穿过堆叠体和选择栅电极的多个半导体柱，其上端连接到位线；把一个半导体柱的下部和另一个半导体柱的下部相连接的连接构件；和设置在电极薄膜和半导体柱之间的电荷存储层，每个层的电极薄膜针对每个选择栅电极而被划分，通过连接构件相互连接的一对半导体柱穿过彼此不同的电极薄膜和彼此不同的选择栅电极，并且，共同连接到一个位线的多个连接构件被共同连接到另一个位线。
本发明的有益效果
本发明提供了一种具有高可靠性电荷存储层的非易失性存储器器件。
附图说明
图1是透视图，示出了根据本发明第一实施例的非易失性半导体存储器器件。
图2是平面图，示出了根据第一实施例的非易失性半导体存储器器件。
图3是沿着图2中所示的直线A-A’所取的剖视图。
图4是电路图，示出了根据第一实施例的非易失性半导体存储器器件的一个存储器串。
图5是示出用于制造根据第一实施例的非易失性半导体存储器器件的方法的步骤的剖视图。
图6是示出用于制造根据第一实施例的非易失性半导体存储器器件的方法的步骤的剖视图。
图7是透视图，示出了根据第一比较例子的非易失性半导体存储器器件。
图8是平面图，示出了根据第一比较例子的非易失性半导体存储器器件。
图9是平面图，示出了根据第二比较例子的非易失性半导体存储器器件。
图10是平面图，示出了根据第二实施例的非易失性半导体存储器器件。
具体实施方式
此后，将参考附图描述本发明的实施例。
首先将描述本发明的第一实施例。
图1是透视图，示出了根据本实施例的非易失性半导体存储器器件，图2是平面图，示出了根据这个实施例的非易失性半导体存储器器件，并且图3是沿着图2中所示的直线A-A’所取的剖视图。
在图1和图2中，为了有助于视觉化只示出了导电部分而省略了绝缘部分的图示。而且，在图2中，为了有助于视觉化而避免线的重叠，各个部分的尺寸被与图1的那些略有不同地示出。在图8、9和10中也是如此。
如图1中所示，在根据本实施例的非易失性半导体存储器器件1(此后也简单地称为“器件1”)中，在硅衬底11的上部上形成了杂质扩散层，并且这是背栅极12。而且，如图1和图3中所示，在硅衬底11上设置了绝缘薄膜13，并且多个电极薄膜14和多个绝缘薄膜15被交替地堆叠在绝缘薄膜13上。如稍后描述的，电极薄膜14例如由多晶硅制成，并且起到存储器单元的控制栅极(control gate，CG)的作用。另一方面，绝缘薄膜15例如由硅氧化物(SiO2)制成，并且起到使电极薄膜14彼此绝缘的层间绝缘薄膜的作用。通过所述多个电极薄膜14和多个绝缘薄膜15，构成了堆叠体19。
此后，在本说明书中，为了说明方便引入了XYZ正交坐标系。在这个坐标系中，与硅衬底11的上表面平行并且相互正交的两个方向被设置为X方向和Y方向，而与X方向与Y方向都正交的方向，即电极薄膜14和绝缘薄膜15的堆叠方向被设置为Z方向。
在堆叠体19上，绝缘薄膜16、选择栅电极17和绝缘薄膜18被按这个顺序按薄膜方式形成。选择栅电极17由例如在Y方向上被分割的多晶硅制成的导电薄膜形成，并且选择栅电极17是多个沿X方向延伸的线形导电构件。而且，电极薄膜14由例如在Y方向上被分割的多晶硅制成的导电薄膜形成，并且电极薄膜14是沿X方向延伸的多个线形导电构件。电极薄膜14针对每一选择栅电极17而被划分，并且在一个选择栅电极17的紧接的下部区域中，各级的电极薄膜14被按多级结构排列。即，电极薄膜14在YZ平面中按矩阵形式排列并且相互分离。
并且，如图1到图3中所示，在堆叠体19中，并且在绝缘薄膜16、选择栅电极17、和绝缘薄膜18中，形成了沿堆叠方向(Z方向)延伸的多个通孔21。通孔21沿X方向和Y方向按矩阵形式排列，并且其在X和Y方向上的排列周期在X和Y方向上分别是恒定的。沿X方向在一行中排列的多个通孔21穿过一个选择栅电极17。因此，在X方向上排列的通孔21穿过相同的选择栅电极17和相同的电极薄膜14。但是，在Y方向上排列的通孔21穿过彼此不同的选择栅电极17和彼此不同的电极薄膜14。而且，每一通孔21穿过整个堆叠体19，但是不穿过背栅极12。
而且，在绝缘薄膜13中形成了连通孔22，使得一个通孔21的下端与布置在从这一个通孔21观察时在X方向上分隔一行并且在Y方向上分隔一行的位置(此后称为“对角位置”)中的另一通孔21的下端连通。由此，由一对设置在彼此对角位置的通孔21以及使这些通孔彼此连通的连通孔22形成了一个连续的U形孔23。每一通孔21必然通过连通孔22与另一通孔21连通，因此，在堆叠体19中形成了多个U形孔23。
在图3中所示的例子中，在绝缘薄膜13中形成了连通孔22，连通孔22的下表面与背栅极12接触，并且其侧表面不与背栅极12接触。但是，除此之外，作为连通孔22的一种排列，连通孔22可以被形成为镂刻背栅极12，并且连通孔22的侧表面的一部分以及整个下表面可以与背栅极12接触。而且，连通孔22可被形成为完全被掩埋在背栅极12中，并且连通孔22的整个侧表面以及整个下表面可以与背栅极12接触。在这种情况下，绝缘薄膜13变得没有必要，并且背栅极12与最底下的电极薄膜14之间的绝缘由绝缘薄膜15保障。
在U形孔23中位于堆叠体19内部的部分的内表面上，设置了ONO薄膜(氧化物氮化物氧化物薄膜)24。在ONO薄膜24中，从外部按顺序堆叠具有绝缘性质的阻挡绝缘层25、电荷存储层26以及具有绝缘性质的隧道层27。阻挡绝缘层25与绝缘薄膜13、绝缘薄膜14以及绝缘薄膜15接触。阻挡绝缘层25和隧道层27由例如硅氧化物(SiO2)制成，并且电荷存储层26由例如硅氮化物(SiN)制成。另一方面，在U形孔23的内表面位于绝缘薄膜16、选择栅电极17和绝缘薄膜18中的部分上，设置了栅极绝缘薄膜28。
在U形孔23内部，掩埋掺有杂质的半导体，例如多晶硅。由此，在通孔21内部中对应于堆叠体19内部的部分中，形成了由例如多晶硅制成的硅柱31。而且，在通孔21内部中对应于绝缘薄膜16、选择栅电极17和绝缘薄膜18内部的部分中，形成了由例如多晶硅制成的硅柱34。硅柱31的上端连接到硅柱34的下端。硅柱31和34的形状是沿Z方向延伸的柱状，例如圆柱状。
而且，在连通孔22内部，形成了由例如多晶硅制成的连接构件32。连接构件32的形状是沿着与堆叠方向(Z方向)正交并且与X方向和Y方向均成对角的方向(此后称为“对角方向”)延伸的柱状，例如四角棱柱形。连接构件32把一个硅柱31的下端和另一硅柱31的下端相连。从Z方向观察，连接构件32被沿着X方向和Y方向排列。连接构件32彼此分离。但是，从X方向观察，观察到相邻的连接构件32重叠。另一方面，当从Y方向观察时，观察到相邻的连接构件32不重叠。
在同一U形孔23中形成的一对硅柱31和连接构件32由例如多晶硅的相同材料整体形成，并且形成了一个U形硅构件33。因此，U形硅构件33被沿着纵向方向连续地无缝形成。而且，属于同一U形硅构件33的一对硅柱31，即通过连接构件32相互连接的一对硅柱31在X方向和Y方向上彼此分离，并且穿过彼此不同的电极薄膜14。而且，分别连接到一对硅柱31的一对硅柱34穿过彼此不同的选择栅电极17。
在绝缘薄膜18上，设置了多个沿着与选择栅电极17延伸的方向(X方向)正交的方向(Y方向)延伸的位线BL。在图2和图3中，符号“BL”和“bBL”被附加在位线上。但是，如后面描述的那样，“位线BL”和“位线bBL”之间的差别在工作中产生，并且它们在结构上是相同的。即，根据工作的阶段，一个位线可以是“位线BL”或者“位线bBL”。位线由例如钨(W)和钛氮化物(TiN)的堆叠薄膜形成。也可以使用由例如铝(Al)、铜(Cu)等制成的金属薄膜或者包含它们的堆叠薄膜。在本说明书中，“金属”包括合金以及纯金属。每一位线BL被布置成穿过沿Y方向排列的每一行硅柱34的紧接上部区域，并连接到各硅柱34的上端。即，沿着Y方向排列的一行硅柱34被连接到相同的位线BL。
而且，如上所述，连接构件32用于把一对硅柱31相互连接(所述一对硅柱31位于在X方向和Y方向上彼此分隔一行的位置)，因此，包括连接构件32的U形硅构件33被连接在一对在Y方向上相邻的位线BL之间。共同连接到一个位线BL的所有多个连接构件32都共同连接到另一位线BL。即，在器件1中形成的多个位线BL被分组为两个相邻的位线，并且属于相同组的位线BL被所述多个U形硅构件33相互连接。但是，属于不同组的位线不被U形硅构件33连接。因此，连接在属于相同组的位线BL之间的连接构件32被沿着位线BL延伸的方向即Y方向排列。
接着，将描述根据本实施例的非易失性半导体存储器器件1的操作。
图4是示出根据本实施例的非易失性半导体存储器器件的一个存储器串的电路图。
如图1到图4中所示，在器件1中，硅柱31起到沟道的作用，并且电极薄膜14起到控制栅极的作用而电荷存储层26起到浮栅的作用，由此在硅柱31和电极薄膜14之间的交叉部分中形成了起到存储器单元35作用的垂直晶体管。这里，垂直晶体管代表具有以下结构的晶体管，其中，起到晶体管主体的作用的半导体柱垂直于衬底表面，并且栅电极被设置为环绕该半导体柱。在堆叠体19中，多个硅柱31沿着X方向和Y方向按矩阵形式排列，因此，多个存储器单元被沿着X方向、Y方向和Z方向三维排列。
而且，在硅柱34和选择栅电极17之间的交叉部分中，选择晶体管36被配置成使得硅柱34起到沟道的作用，选择栅电极17起到栅电极的作用，并且栅极绝缘薄膜28起到栅极绝缘薄膜的作用。选择晶体管36也是和上述存储器单元35类似的垂直晶体管。
此外，ONO薄膜24位于连接构件32和背栅极12之间，因此，背栅极晶体管37被配置成使得连接构件32起到沟道的作用，背栅极12起到栅电极的作用，并且ONO薄膜24起到栅极绝缘薄膜的作用。即，背栅极12起到用于通过电场控制连接构件32的导通状态的电极的作用。
结果，如图4中所示，沿着一个U形硅构件33和与其连接的一对硅柱34(见图1)，形成了连接在一对位线BL之间的一个存储器串38。在存储器串38中，在两端都设置了选择晶体管36，在中央部分中设置了背栅极晶体管37，并且和电极薄膜14的堆叠数相同数量的存储器单元35被串联在背栅极晶体管37和每一个选择晶体管36之间。即，在堆叠体19中三维排列的多个存储器单元35被针对相应的U形硅构件33捆绑为存储器串38。
此后，将详细说明器件1中数据的写操作、读操作和擦除操作。
在器件1中，在读操作中，由U形硅构件33连接的一对位线BL被作为一个组驱动。即，属于每一对的两个位线BL其中之一被设置为位线BL，并且其另一个被设置为位线bBL。背栅极12将连接构件32设置于导通状态以便把一对硅柱31相互连接，并且位线BL和位线bBL作为一对被驱动，而U形硅构件33作为驱动单元被操作。
另一方面，在写操作中，背栅极12将连接构件32设置于非导通状态，并且构成U形硅构件33的一部分的一对硅柱31被各自驱动。即，存储器串38的背栅极晶体管37被设置处于关断状态，并且位线BL和位线bBL被无区别地独立驱动，由此，每一硅柱31作为驱动单元被操作。如上所述，在器件1的写操作中，背栅极12将连接构件32设置于非导通状态，并且在读操作中将连接构件32设置于导通状态。而且，在擦除操作中，期望保持背栅极12的电势为例如参考电势VSS的低电势。在擦除操作的情况下，因为空穴被提供到硅柱31中，所以在连接构件32中也存在空穴。
在下面要描述的例子中，构成每一存储器单元35的垂直晶体管被设置为n沟道型晶体管。而且，电子被存储在存储器单元35的电荷存储层26中、n沟道晶体管的阈值上升、并且电流不流动的状态被设置为值“0”。当存储器单元35的栅极电势，即电极薄膜14的电势是参考电势VSS时，如果存储器单元的值是“0”，则假设电流不流动，并且如果值是“1”，则假设电流流动。在擦除操作中，电子从所有存储器单元的电荷存储层26被去除，并且该值被设置为“1”。
写操作
在初始状态中，所有存储器单元的值是“1”。可选的存储器单元被逐一选择，并且值“0”被写入。
如图2中所示，首先，所有位线BL和bBL的电势被设置为参考电势VSS。参考电势VSS是例如地电势。而且，背栅极12的电势被设置为关断电势，并且背栅极晶体管37被设置为关断状态。由此，连接构件32变为非导通状态，并且构成U形硅构件33的一部分的一对硅柱31在电气上彼此分离。
接着，一个选择栅电极17的电势被设置为导通电势，并且全部剩余选择栅电极17的电势被设置为关断电势。由此，只有包括被设置为导通电势的选择栅电极17的选择晶体管36进入导通状态，而剩余的选择晶体管36进入了关断状态。结果，位线的电势VSS被施加于与被设置为导通电势的选择栅电极17对应的硅柱31，即沿X方向按一行排列的硅柱31，而剩余硅柱31的电势变为浮动。结果，选择了要被写入的存储器单元的Y坐标。
接着，连接到其上述选择晶体管36被设置为导通状态的硅柱31中不包括将要被写入值“0”的存储器单元的硅柱31的位线的电势被设置为处于高电平。由此，不被写入值“0”的硅柱31的选择晶体管36的漏极电势上升，而栅极电势相对降低。结果，选择晶体管36进入关断状态，并且硅柱31在电气上与位线分离，并变为浮动。另一方面，在被写入值“0”的硅柱31中，硅柱31的电势被固定到参考电势VSS，因为选择晶体管36仍处于导通状态。结果，选择了要被写入的存储器单元的X坐标。
接着，每一电极薄膜14的电势被升到导通电势Vpass，其中每一存储器单元35进入导通状态。结果，被写入上面的值“0”的整个硅柱31，即其电势被固定于参考电势VSS的硅柱31变为导通状态。然后，与被写入了值“0”的存储器单元相对应的电极薄膜14的电势被升到高于导通电势Vpass的写电势Vpgm。由此，选择了要被写入的存储器单元的Z坐标。在存储器单元中，利用硅柱31与电极薄膜14之间的电势差(Vpgm-VSS)，把电子存储在电荷存储层26中，并且值“0”被写入。
如上所述，在写操作中，通过把背栅极晶体管37设置为关断状态并在电气上把U形硅构件33的两个硅柱31分离，位线BL和bBL可被无区别地驱动，并且能够不把每一硅柱31作为一对驱动而是单独驱动。由此，虽然构成每一对的硅柱31被连接构件32相互连接，但是完全独立的写操作变得可能。
读操作
在读操作中，对于与位线BL和bBL相关的对中的每一个，存储器单元的值可被读取。即，从与一对彼此不同的位线相连的多个存储器串38，可以并行地读取数据。但是，在要被并行读取的多个存储器串38中，要求其U形硅构件33穿过一对共同的选择栅电极17。
首先，所有位线BL和bBL的电势被设置为参考电势VSS。而且，背栅极12的电势被设置为导通电势，由此把背栅极晶体管37设置处于导通状态。由此，连接构件32变为导通状态，并且穿过电流变为能够通过U形硅构件33流动的状态。此外，所有的选择栅电极17的电势被设置为关断电势，由此把选择晶体管36设置为处于关断状态。
接着，在包括要被读取的存储器单元35(此后称为“被选择单元”)的存储器串38(此后为了方便称为“存储器串38a”)的位线bBL侧上的选择栅电极17(此后为了方便称为“选择栅电极bSG”)被设置为导通电势。由此，存储器串38a的位线bBL侧上的选择晶体管36进入导通状态，并且其U形硅构件33被连接到位线bBL，并且其电势(体电势)变为参考电势VSS。
在这种情况下，与选择栅电极bSG相对应的所有选择晶体管36进入导通状态，并且在连接到与要被读取的存储器串38a相同的位线对的存储器串38中的其在位线BL侧的末端穿过相同的选择栅电极bSG的存储器串(此后为了方便称为“存储器串38b”)中，位线BL侧的选择晶体管36进入导通状态，并且U形硅构件33的电势变为参考电势VSS。
接着，与被选择单元相对应的电极14的电势被设置为参考电势VSS。由此，如果被选择单元的值是“0”，则没有电流流过这个选择单元，而如果值是“1”，则流过电流。而且，除此之外的电极薄膜14的电势升到电势Vread。电势Vread是在存储器单元的值是“0”或“1”的任一情况下电流流动的电势。
随着把位线bBL的电势保持为参考电势VSS，位线BL的电势被升到电势Vdread。而且，存储器串38a中位线BL侧的选择栅电极17(此后为了方便称为“选择栅电极SG”)的电势被设置为导通电势。由此，电压被施加在存储器串38a的两端之间，并且两端的选择晶体管36都进入导通状态，并且除了被选择单元以外的存储器单元变为导通状态。因此，如果被选择单元的值是“1”，则电流通过存储器串38a在位线BL和位线bBL之间流动，而如果被选择单元的值是“0”，则没有电流流动。因此，通过检测位线BL和位线bBL之间的电流或者电压，可以读取被选择单元的数据。
在这种情况下，也是在与存储器串38a连接到相同的位线对并且其中上面的选择栅电极SG构成了位线bBL侧上的选择晶体管36的一部分的存储器串(此后为了方便称为“存储器串38c”)中，位线bBL侧的选择晶体管36进入导通状态。因此，也在每一存储器串38b和38c中，一端的选择晶体管36进入导通状态。但是，因为另一端的选择晶体管36仍处于关断状态，所以没有电流流过存储器串38b和38c。
如上所述，在读操作中，通过把背栅极晶体管37设置处于导通状态，能够实现穿过电流通过存储器串38流动的状态，并且通过把位线bBL像源极线那样使用，任意存储器单元的读取变得可能。而且，当选择栅电极SG和bSG的电势被设置为导通电势时，与这些选择栅电极相对应的存储器串38a、38b和38c的体电势(U形硅构件33的电势)波动。但是，在未选择存储器串38b和38c中，一个选择栅电极17必然变为关断状态，因此，没有穿过电流流动，并且读取期间的读出操作不受影响。
在读取属于存储器串38b的存储器单元的值时，在上面操作中被设置为选择栅电极bSG的选择栅电极17被设置为选择栅电极SG，并且对应于存储器串38b的另一端的选择栅电极17被设置为选择栅电极bSG。类似地，在读取属于存储器串38c的存储器单元的值时，在上面操作中被设置为选择栅电极SG的选择栅电极17被设置为选择栅电极bSG，并且对应于存储器串38c的另一端的选择栅电极17被设置为选择栅电极SG。
擦除操作
首先，位线BL和bBL、选择栅电极17、电极薄膜14和背栅极12的电势被降到参考电势VSS。由此，导电构件32对于电子变为非导通状态，并且构成U形硅构件33的一部分的一对硅柱31在电气上被彼此分离。
接着，位线BL和bBL的电势被逐渐向高于参考电势VSS的擦除电势Verase升高。在升高此电势以后，选择栅电极17的电势被升高。由此，强电场被施加于选择晶体管36的扩散层的末端以产生空穴，并且空穴从选择晶体管36侧的存储器单元顺序地被注入电荷存储层中，由此，所存储的电荷被擦除。而且体电势，即硅柱31的电势随其上升。
最后，体电势升高到擦除电势Verase附近，并且电荷在所有的存储器单元中被擦除。即，所有存储器单元的值变为“1”。由此，擦除操作完成。
如上所述，也是在擦除操作中，与写操作类似，每一硅柱31可作为驱动单元被操作。例如，也可以只把位线bBL的电势升高到擦除电势Verase，而位线BL从读出放大器被分离并设置为浮动。还是在这种情况下，背栅极晶体管可被设置为处于关断状态。但是，所产生的空穴通过连接构件32被注入一对硅柱31是有必要的。而且，具体来说，在擦除操作中，有必要小心不向选择栅电极的栅极绝缘薄膜施加大于击穿电压的电压。
接着，将描述用于制造根据这个实施例的非易失性半导体存储器器件1的方法。
图5和图6是示出用于制造根据这个实施例的非易失性半导体存储器器件的方法的步骤剖视图。图5和图6示出了与图3相对应的剖面。
首先，如图5中所示，杂质被引入硅衬底11的上部中的某个区域中，由此形成了背栅极12。接着，绝缘薄膜13被淀积在硅衬底11上并被平整化。接着，通过刻蚀将一部分绝缘薄膜13去除以形成开口41。从Z方向观察，开口41的形状被设置成沿对角方向，即与XY平面平行并且相对于X方向和Y方向这两者倾斜的方向延伸的簧片形。并且，例如氮化硅(SiN)被淀积在其整个表面上，并且通过CMP(化学机械抛光)，淀积在绝缘薄膜13上的氮化硅被去除，由此，由氮化硅制成的牺牲材料42被掩埋在开口41内部。
接着，如图6中所示，在绝缘薄膜13和牺牲材料42上，交替地堆叠绝缘薄膜15和电极薄膜14以形成堆叠体19。接着，通过执行光刻和刻蚀，在堆叠体19中形成了抵达绝缘薄膜13的通孔21。通孔21以矩阵形式形成以便抵达牺牲材料42的两端。
并且，例如氮化硅(SiN)被淀积在其整个表面上，并且淀积在绝缘薄膜13上的氮化硅通过CMP被去除，由此，由氮化硅制成的牺牲材料43被掩埋在通孔21中。牺牲材料43与牺牲材料42的两端都接触。
接着，如图3中所示，通过例如使用热磷酸溶液的湿法刻蚀，去除牺牲材料43和42(见图6)。由此，开口41变成连通孔22，导致一对通孔21的两个下端相互连通，由此形成了一个连续的U形孔23。
接着，在U形孔23的整个内表面上，阻挡绝缘层25、电荷存储层26以及隧道层27被按此顺序形成，由此形成了ONO薄膜24。接着，在U形孔23内部，多晶硅被掩埋以共同形成U形硅构件33。在这种情况下，掩埋在通孔21中的多晶硅形成了硅柱31，并且掩埋在连通孔22中的多晶硅形成了连接构件32。
接着，在堆叠体19上形成由例如硅氧化物制成的绝缘薄膜16，形成由例如多晶硅制成的选择栅电极17，并形成由例如硅氧化物制成的绝缘薄膜18。
接着，在绝缘薄膜16、选择栅电极17和绝缘薄膜18中的硅柱31的紧接上部区域中，形成了通孔，并且，在其内表面上，形成了栅极绝缘薄膜28。在通孔内部，掩埋例如多晶硅。由此，在每一硅柱31上，形成由多晶硅制成并连接到每一硅柱31的硅柱34。然后，金属薄膜被形成在绝缘薄膜18上，并被图案化为要被连接到硅柱34的上端的位线BL。由此，制造了非易失性半导体存储器器件1。
接着，将描述本实施例的效果。
在本实施例中，U形硅构件33的两端都通过一对硅柱34连接到上层位线BL，并且U形硅构件33不连接到在比U形硅构件33更低的层中形成的导电构件。而且，通过在U形孔23中掩埋多晶硅，通过连接构件32整体无缝形成了U形硅构件33的下部。因此，与在例如专利文档1中描述的堆叠型存储器器件不同，无需与通孔21的下部中的两个硅都接触。因此，无需执行例如氢氟酸处理的预处理，并且电荷存储层不被预处理破坏。结果，可以实现电荷存储层的可靠性高并且电荷存储层的薄膜构成的自由度高的非易失性半导体存储器器件。
而且，根据这个实施例，与在专利文档1中描述的堆叠型存储器器件不同，无需形成硅柱的下端在硅衬底中连接到的源极层。而且，也无需在堆叠体19上形成形成源极线。因此，形成源极层或者源极线的步骤变得没有必要并且制造成本低。
此外，根据本实施例，位线Bl和位线bBL可被均衡地使用。因此，在写操作和擦除操作中，位线BL和位线bBL可被无区别地独立驱动。因此，操作速度高。
而且，在读操作中，位线BL和位线bBL被作为一对驱动。但是，也是在这种情况下，位线BL和位线bBL可被相互替代并驱动。
例如，当堆叠数量增加并且存储器串的长度变得极长时，存储器单元的体电势，即硅柱31的电势根据存储器串中被选择单元的位置偶尔波动，因而视在阈值偶尔波动。即，如果要作为读操作目标的被选择单元被置于存储器串的漏极侧上，即被置于施加电势Vread的位线BL侧上，则在相对于被选择单元更靠近源极侧的存储器串的一部分中，即在被选择单元和施加了参考电势VSS的位线bBL之间的部分中，大量存储器单元被串联并且产生了较大的寄生电阻。因此，被选择单元的体电势变得接近电势Vread更甚于接近参考电势VSS，并且根据其量，栅极电势相对于体电势相对降低。由此，显然存储器单元的阈值上升。
相比之下，根据本实施例，通过根据存储器单元上被选择单元的位置切换位线可以避免这个问题。即，更靠近被选择单元的位线被设置为位线bBL，并且参考电势VSS被施加于位线bBL。另一方面，远离被选择单元的位线被设置为位线BL，并且电势Vread被施加于位线BL。由此，被选择单元总是位于参考电势VSS侧，并且添加在被选择单元和参考电势VSS之间的寄生电阻可以被抑制得更小。由此，阈值的波动可被抑制。结果，即使当堆叠数量增加时，也可以执行稳定的读操作。
此外，根据本实施例，电极薄膜14和选择栅电极17沿X方向延伸，并且位线BL沿Y方向延伸，因此它们正交。因此，在器件1的布局中，在角落部分很难产生具有三角形形状的无效空间。
此后，为了明晰本实施例的效果，将描述比较实例。
首先，将描述第一比较实例。
图7是示出根据第一比较实例的非易失性半导体存储器器件的透视图，并且图8是示出根据第一比较实例的非易失性半导体存储器器件的平面图。
如图7和图8中所示，在根据本比较实例的非易失性半导体存储器器件101中，与第一实施例不同，连接构件32沿Y方向，即位线BL延伸的方向延伸。由此，连接构件32与一对硅柱31的在Y方向上分离的两个下端都接触。
而且，在器件101中，在选择栅电极17和位线BL之间设置了源极线SL。源极线SL沿X方向，即与位线BL正交的方向延伸。并且，源极线SL的宽度大于选择栅电极17和绝缘薄膜14的宽度，并且源极线SL被置于沿Y方向排列的两行硅柱31的紧接上部区域上方，并且这两行硅柱31通过硅柱34连接。而且，源极线SL被按照一个源极线SL对应沿X方向排列的四行硅柱31的比率提供。由此，一对连接到连接构件32的硅柱31其中之一被连接到源极线SL，其另一个被连接到位线BL。
器件101也可以由几乎与根据第一实施例的器件1相同的驱动方法驱动。在这种情况下，在本比较实例中，源极线SL扮演第一实施例中的位线bBL的角色。而且，在本比较实例中，无需和通孔下部的两个硅都接触，因此，例如氢氟酸处理的预处理没有必要并且电荷存储层的可靠性高。
但是，在本比较实例中，因为形成了源极线SL，所以和第一实施例相比步骤的数量增加，并且制造成本上升。而且，当通过把一个选择栅电极17设置为导通电势而同时从多个位线读取数据时，多个位线被通过多个存储器串并联连接到一个源极线。因此，大的电流通过源极线流动，并且源极线的电势变得容易根据存储器串的导通状态波动。为了抑制电势的波动，有必要把源极线的电阻设置得低于位线的电阻。在这种情况下例如有必要形成厚的源极线。
相比之下，根据第一实施例，因为无需形成源极线，所以和第一比较实例相比，步骤的数量可被减少，并且制造成本被降低。而且，在第一实施例中，位线bBL起到第一比较实例中的源极线SL所起的作用。但是，位线bBL和位线BL构成了一对。因此，也是当同时读取大量存储器单元时，只有一个位线BL被连接到一个位线bBL。由此，位线bBL的连线电阻可以和位线BL的连线电阻相同，并且位线bBL的电势不根据另一存储器串的导通状态波动。因此可以实现具有高可靠性的读操作。
接着将描述第二比较实例。
图9是示出根据第二比较实例的非易失性半导体存储器器件的平面图。
如图9中所示，在根据本比较实例的非易失性半导体存储器器件102中，与根据第一实施例的器件1不同，共同连接到一个位线BL的多个连接构件32不一定共同连接到同一位线bBL，而是连接到排列在这一位线BL的两个相邻侧上的两个位线bBL中的任何一个。另一方面，器件102的多个选择栅电极17被分组为两个相邻选择栅电极17，并且属于相同组的选择栅电极17共享多个存储器串，但是属于不同组的选择栅电极17不共享存储器串。
在器件102中，将处理把两个相邻的选择栅电极17的电势设置为导通电势的情况。当两个选择栅电极17共享公共的存储器串38时，被共享的存储器串38的两端的所有选择晶体管36进入导通状态。因此，通过其两端被导通的多个存储器串38和位线，形成了沿X方向延伸的螺旋形导通路径，因此不可能实现只有特定存储器串38可以是要被读取的目标的状态。另一方面，当两个选择栅电极17不共享公共存储器串38时，两端的两个选择晶体管36都进入导通状态的存储器串38不被产生，因此，仍然不能执行读操作。如上所述，在根据第二比较实例的器件102中，不可能通过与第一实施例相同的驱动方法读取数据。
接着，将描述本发明的第二实施例。
图10是示出根据本实施例的非易失性半导体存储器的平面图。
如图10中所示，从作为控制栅极的电极薄膜14以及选择栅电极17沿着X方向延伸来看，根据本实施例的非易失性半导体存储器器件2与根据上面第一实施例的器件1相同。但在器件2中，位线不沿Y方向而是沿着对角方向-即与XY平面平行并且相对于X方向和Y方向这两者倾斜的方向延伸，并且连接构件32不沿对角方向而沿Y方向延伸。在本实施例中除此以外的结构与上面第一实施例相同。
通过本实施例也可以获得和上面第一实施例相同的效果。如上所述，在上面第一实施例中，示出了位线BL沿着与选择栅电极17延伸的方向(X方向)正交的方向(Y方向)延伸的例子。但是，位线BL延伸的方向和选择栅电极17延伸的方向不一定正交，并且只需彼此交叉。
已经参考实施例描述了本发明。但是，本发明不限于这些实施例。例如，由本领域技术人员添加或者删除部件或者经过设计修改，或者添加或者省略步骤，或者经过条件修改的上面的实施例只要具有本发明的精神就被包括在本发明的范围内。例如，在上面的实施例中，示出了位线和选择栅电极以直线形状形成的例子，但是本发明不限于此。
附图标记列表
1和2非易失性半导体存储器器件
11硅衬底
12背栅极
13绝缘薄膜
14电极薄膜
15和16绝缘薄膜
17选择栅电极
18绝缘薄膜
19堆叠体
21通孔
22连通孔
23U形孔
24ONO薄膜
25阻挡绝缘层
26电荷存储层
27隧道层
28栅极绝缘薄膜
31硅柱
32连接构件
33U形硅构件
34硅柱
35存储器单元
36选择晶体管
37背栅极晶体管
38，38a，38b和38c存储器串
41开口
42和43牺牲材料
101和102非易失性半导体存储器器件
bBL和BL位线
bSG选择栅电极
SG选择栅电极
SL源极线
Claims (4)
1.一种非易失性半导体存储器器件，包含：
堆叠体，其中多个绝缘薄膜和多个电极薄膜被交替地堆叠；
设置在堆叠体上的多个选择栅电极；
设置在选择栅电极上的多个位线；
穿过堆叠体和选择栅电极的多个半导体柱，其上端连接到位线；
将一个半导体柱的下部与另一个半导体柱的下部相连接的连接构件；和
设置在电极薄膜和半导体柱之间的电荷存储层，
每一层的电极薄膜被针对每一选择栅电极划分，
通过连接构件相互连接的一对半导体柱穿过彼此不同的电极薄膜和彼此不同的选择栅电极，并且，
共同连接到一个位线的多个连接构件被共同连接到另一个位线，
其中，连接构件由半导体材料制成，并且该器件还包含用于控制连接构件的导通状态的背栅极。
2.如权利要求1所述的器件，其中，选择栅电极沿着与绝缘薄膜和电极薄膜的堆叠方向正交的第一方向延伸，位线沿着与堆叠方向正交并与第一方向交叉的第二方向延伸，并且连接构件沿着与堆叠方向正交并且相对于第一方向和第二方向这两者倾斜的方向延伸并被连接在相邻位线之间。
3.如权利要求1所述的器件，其中，相互连接的一对半导体柱对和连接构件由相同材料整体形成。
4.如权利要求1所述的器件，其中，背栅极在写操作中将连接构件设置于非导通状态，而在读操作中将连接构件设置于导通状态。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008-181084 | 2008-07-11 | ||
| JP2008181084A JP5112201B2 (ja) | 2008-07-11 | 2008-07-11 | 不揮発性半導体記憶装置 |
| PCT/JP2009/003057 WO2010004706A1 (en) | 2008-07-11 | 2009-07-01 | Nonvolatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102089878A CN102089878A (zh) | 2011-06-08 |
| CN102089878B true CN102089878B (zh) | 2013-10-30 |
Family
ID=41506834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009801267642A Expired - Fee Related CN102089878B (zh) | 2008-07-11 | 2009-07-01 | 非易失性半导体存储器器件 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8653577B2 (zh) |
| EP (1) | EP2308084B1 (zh) |
| JP (1) | JP5112201B2 (zh) |
| KR (1) | KR20110033931A (zh) |
| CN (1) | CN102089878B (zh) |
| TW (1) | TWI445164B (zh) |
| WO (1) | WO2010004706A1 (zh) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5288936B2 (ja) | 2008-08-12 | 2013-09-11 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5388537B2 (ja) * | 2008-10-20 | 2014-01-15 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP5364342B2 (ja) | 2008-11-10 | 2013-12-11 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP5317664B2 (ja) * | 2008-12-17 | 2013-10-16 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP5383241B2 (ja) * | 2009-02-16 | 2014-01-08 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP5380190B2 (ja) * | 2009-07-21 | 2014-01-08 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP5044624B2 (ja) | 2009-09-25 | 2012-10-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR101652878B1 (ko) * | 2010-02-22 | 2016-09-01 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101663566B1 (ko) * | 2010-03-03 | 2016-10-07 | 삼성전자주식회사 | 3차원 반도체 기억 소자 및 그 형성 방법 |
| JP5121869B2 (ja) * | 2010-03-23 | 2013-01-16 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP5072995B2 (ja) * | 2010-03-24 | 2012-11-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| TWI566382B (zh) | 2010-05-14 | 2017-01-11 | 國立大學法人東北大學 | 半導體積體電路及其製造方法 |
| KR101083637B1 (ko) | 2010-05-31 | 2011-11-16 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US9000509B2 (en) | 2010-05-31 | 2015-04-07 | Hynix Semiconductor Inc. | Three dimensional pipe gate nonvolatile memory device |
| JP5330421B2 (ja) * | 2011-02-01 | 2013-10-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| CN102637692B (zh) * | 2011-02-10 | 2014-08-20 | 旺宏电子股份有限公司 | 快闪存储器结构及其制造与操作方法 |
| KR101206506B1 (ko) | 2011-03-04 | 2012-11-29 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR101907446B1 (ko) * | 2011-04-27 | 2018-10-12 | 삼성전자주식회사 | 3차원 반도체 기억 소자 및 그 제조 방법 |
| KR20120130939A (ko) | 2011-05-24 | 2012-12-04 | 에스케이하이닉스 주식회사 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
| JP5613105B2 (ja) * | 2011-05-27 | 2014-10-22 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US8956968B2 (en) | 2011-11-21 | 2015-02-17 | Sandisk Technologies Inc. | Method for fabricating a metal silicide interconnect in 3D non-volatile memory |
| US8951859B2 (en) | 2011-11-21 | 2015-02-10 | Sandisk Technologies Inc. | Method for fabricating passive devices for 3D non-volatile memory |
| US8933502B2 (en) | 2011-11-21 | 2015-01-13 | Sandisk Technologies Inc. | 3D non-volatile memory with metal silicide interconnect |
| US8643142B2 (en) | 2011-11-21 | 2014-02-04 | Sandisk Technologies Inc. | Passive devices for 3D non-volatile memory |
| US8946808B2 (en) * | 2012-02-09 | 2015-02-03 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
| US20140077285A1 (en) * | 2012-09-19 | 2014-03-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method for manufacturing non-volatile semiconductor memory device |
| US8988937B2 (en) | 2012-10-24 | 2015-03-24 | Sandisk Technologies Inc. | Pre-charge during programming for 3D memory using gate-induced drain leakage |
| JP6071524B2 (ja) * | 2012-12-19 | 2017-02-01 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2014187246A (ja) | 2013-03-25 | 2014-10-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8982626B2 (en) | 2013-06-05 | 2015-03-17 | Sandisk Technologies Inc. | Program and read operations for 3D non-volatile memory based on memory hole diameter |
| JP2014241180A (ja) * | 2013-06-11 | 2014-12-25 | 株式会社東芝 | 不揮発性半導体記憶装置及びその動作方法 |
| JP2015060602A (ja) * | 2013-09-17 | 2015-03-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| CN104659203B (zh) * | 2013-11-21 | 2018-01-05 | 华邦电子股份有限公司 | 电阻式存储元件及其操作方法 |
| JP6230512B2 (ja) * | 2014-09-10 | 2017-11-15 | 東芝メモリ株式会社 | 半導体メモリ |
| US9431419B2 (en) | 2014-09-12 | 2016-08-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
| CN105514109B (zh) * | 2014-10-14 | 2018-07-31 | 中国科学院微电子研究所 | Nand存储串及其制造方法、3d nand存储器 |
| JP6595357B2 (ja) * | 2016-02-01 | 2019-10-23 | 東芝メモリ株式会社 | メモリデバイス |
| JP2019153626A (ja) | 2018-03-01 | 2019-09-12 | 東芝メモリ株式会社 | 半導体記憶装置 |
| CN109830432B (zh) * | 2019-01-02 | 2020-11-24 | 华中科技大学 | 一种非易失性3d nand存储器的侧墙栅电极及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1118937A (zh) * | 1994-03-17 | 1996-03-20 | 三星电子株式会社 | 覆埋位线元件及其制备方法 |
| CN1183648A (zh) * | 1996-10-22 | 1998-06-03 | 现代电子产业株式会社 | 半导体存储器件及其制造方法 |
| CN1385905A (zh) * | 2001-03-28 | 2002-12-18 | 海力士半导体有限公司 | 具有垂直结构晶体管的磁性随机存取存储器及其制造方法 |
| CN101055875A (zh) * | 2006-03-27 | 2007-10-17 | 株式会社东芝 | 非易失性半导体存储器件及其制造方法 |
| JP2007317874A (ja) * | 2006-05-25 | 2007-12-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN101090117A (zh) * | 2006-06-12 | 2007-12-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器件及其制造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670642B2 (en) * | 2002-01-22 | 2003-12-30 | Renesas Technology Corporation. | Semiconductor memory device using vertical-channel transistors |
| US7050330B2 (en) * | 2003-12-16 | 2006-05-23 | Micron Technology, Inc. | Multi-state NROM device |
| JP2007320215A (ja) | 2006-06-02 | 2007-12-13 | Sumitomo Light Metal Ind Ltd | プレコートアルミニウム合金板 |
| US7851848B2 (en) * | 2006-11-01 | 2010-12-14 | Macronix International Co., Ltd. | Cylindrical channel charge trapping devices with effectively high coupling ratios |
| JP5221024B2 (ja) * | 2006-11-06 | 2013-06-26 | 株式会社Ｇｅｎｕｓｉｏｎ | 不揮発性半導体記憶装置 |
| JP4455615B2 (ja) | 2007-06-20 | 2010-04-21 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP5142692B2 (ja) * | 2007-12-11 | 2013-02-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5430890B2 (ja) * | 2008-07-25 | 2014-03-05 | 株式会社東芝 | 半導体記憶装置 |
| JP5364342B2 (ja) | 2008-11-10 | 2013-12-11 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP5317664B2 (ja) | 2008-12-17 | 2013-10-16 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP5044624B2 (ja) | 2009-09-25 | 2012-10-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5072995B2 (ja) | 2010-03-24 | 2012-11-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2008
- 2008-07-11 JP JP2008181084A patent/JP5112201B2/ja not_active Expired - Fee Related
-
2009
- 2009-07-01 US US13/003,644 patent/US8653577B2/en active Active
- 2009-07-01 EP EP09794154.6A patent/EP2308084B1/en not_active Not-in-force
- 2009-07-01 CN CN2009801267642A patent/CN102089878B/zh not_active Expired - Fee Related
- 2009-07-01 WO PCT/JP2009/003057 patent/WO2010004706A1/en active Application Filing
- 2009-07-01 KR KR1020117003155A patent/KR20110033931A/ko active IP Right Grant
- 2009-07-08 TW TW098123135A patent/TWI445164B/zh not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1118937A (zh) * | 1994-03-17 | 1996-03-20 | 三星电子株式会社 | 覆埋位线元件及其制备方法 |
| CN1183648A (zh) * | 1996-10-22 | 1998-06-03 | 现代电子产业株式会社 | 半导体存储器件及其制造方法 |
| CN1385905A (zh) * | 2001-03-28 | 2002-12-18 | 海力士半导体有限公司 | 具有垂直结构晶体管的磁性随机存取存储器及其制造方法 |
| CN101055875A (zh) * | 2006-03-27 | 2007-10-17 | 株式会社东芝 | 非易失性半导体存储器件及其制造方法 |
| JP2007317874A (ja) * | 2006-05-25 | 2007-12-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN101090117A (zh) * | 2006-06-12 | 2007-12-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110127597A1 (en) | 2011-06-02 |
| JP2010021390A (ja) | 2010-01-28 |
| EP2308084A1 (en) | 2011-04-13 |
| KR20110033931A (ko) | 2011-04-01 |
| TW201021199A (en) | 2010-06-01 |
| EP2308084B1 (en) | 2014-10-08 |
| WO2010004706A1 (en) | 2010-01-14 |
| JP5112201B2 (ja) | 2013-01-09 |
| TWI445164B (zh) | 2014-07-11 |
| CN102089878A (zh) | 2011-06-08 |
| EP2308084A4 (en) | 2012-05-23 |
| US8653577B2 (en) | 2014-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20131030 Termination date: 20170701 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |