CN117241573A - 一种半导体结构及其制造方法 - Google Patents

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CN117241573A CN202210625081.9A CN202210625081A CN117241573A CN 117241573 A CN117241573 A CN 117241573A CN 202210625081 A CN202210625081 A CN 202210625081A CN 117241573 A CN117241573 A CN 117241573A
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Abstract

本公开实施例公开了一种半导体结构及其制造方法，所述半导体结构包括：衬底；位于所述衬底上的第一晶体管列和第二晶体管列，所述第一晶体管列与所述第二晶体管列交替排列，所述第一晶体管列包括沿第一方向排布的多个第一晶体管，所述第二晶体管列包括沿第一方向排布的多个第二晶体管，所述第一晶体管列的多个第一晶体管与所述第二晶体管列的第二晶体管一一对应电连接；其中，所述第一晶体管与所述第二晶体管的长度方向相同，且所述第一晶体管的中心与所述第二晶体管的中心在所述第一方向上存在偏移。

Description

一种半导体结构及其制造方法
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
目前常见的动态随机存储器，通常由一个晶体管和一个电容(1T1C)构成一个存储单元，电容用于存储数据。然而，1T1C动态随机存储器对电容能够存储的电荷量的要求较高，且对电容的读取是破坏性的，在读取操作之后还需要进行重写，增加功耗。同时，由于电容的制造工艺复杂、占用体积较高，尺寸微缩成为问题。
双晶体管无电容(2T0C)动态随机存储器，通常由一个读取晶体管和一个写入晶体管构成一个存储结构。然而，在相关技术中，2T0C动态随机存储器的集成度较低。
发明内容
本公开实施例提供一种半导体结构，包括:
衬底；
位于所述衬底上的第一晶体管列和第二晶体管列，所述第一晶体管列与所述第二晶体管列交替排列，所述第一晶体管列包括沿第一方向排布的多个第一晶体管，所述第二晶体管列包括沿第一方向排布的多个第二晶体管，所述第一晶体管列的多个第一晶体管与所述第二晶体管列的多个第二晶体管一一对应电连接；其中，
所述第一晶体管与所述第二晶体管的长度方向相同，且所述第一晶体管的中心与所述第二晶体管的中心在所述第一方向上存在偏移。
在一些实施例中，所述第一晶体管和所述第二晶体管的长度方向为所述第一方向。
在一些实施例中，所述第一晶体管列与所述第二晶体管列沿第二方向交替排列，所述第二方向垂直所述第一方向；
在所述第二方向上，所述第一晶体管的投影与所述第二晶体管的投影存在交叠。
在一些实施例中，所述第一晶体管包括栅极和位于所述栅极两侧的第一极和第二极，所述第二晶体管包括栅极和位于所述栅极两侧的第一极和第二极，所述第一极与所述第二极为源极或漏极中的一种且不相同，其中，从所述第一晶体管的第一极指向所述第一晶体管的第二极的方向与从所述第二晶体管的第一极指向所述第二晶体管的第二极的方向相同。
在一些实施例中，还包括：位于所述衬底上方且沿所述第二方向延伸的多条位线，所述位线与所述第一晶体管的第二极或所述第二晶体管的第一极连接；
位于所述位线上方且沿所述第一方向延伸的多条字线，所述字线与所述第一晶体管的第一极或所述第二晶体管的栅极连接。
在一些实施例中，还包括：位于所述衬底上方的至少一条互连线，每一所述互连线将所述第一晶体管的栅极与对应第二晶体管的第二极电连接，其中，所述字线位于所述互连线的上方。
在一些实施例中，还包括：所述多条字线包括沿第二方向交替排列的第一字线和第二字线，其中，所述第一字线与所述第一晶体管的第一极电连接，所述第二字线与所述第二晶体管的栅极电连接；
所述多条位线包括沿第一方向交替排列的第一位线和第二位线，所述第一位线与所述第一晶体管的第二极电连接，所述第二位线与所述第二晶体管的第一极电连接。
在一些实施例中，所述互连线通过第一接触插塞与所述第一晶体管的栅极电连接，且所述互连线通过第二接触插塞与所述第二晶体管的第二极电连接。
在一些实施例中，所述第一位线通过第三接触插塞与所述第一晶体管的第二极电连接；所述第二位线通过第四接触插塞与所述第二晶体管的第一极电连接；所述第一字线通过第五接触插塞与所述第一晶体管的第一极电连接，所述第二字线通过第六接触插塞与所述第二晶体管的栅极电连接。
在一些实施例中，所述第一晶体管包括读取晶体管，所述第二晶体管包括写入晶体管。
在一些实施例中，所述衬底的材料包括InxGayZnzO，其中，x、y及z为大于等于1的正整数。
本公开实施例还提供一种半导体结构的制造方法，包括：
提供衬底；
在所述衬底上形成第一晶体管列和第二晶体管列，所述第一晶体管列与所述第二晶体管列交替排列，所述第一晶体管列包括沿第一方向排布的多个第一晶体管，所述第二晶体管列包括沿第一方向排布的多个第二晶体管，所述第一晶体管列的多个第一晶体管与所述第二晶体管列的多个第二晶体管一一对应电连接；所述第一晶体管与所述第二晶体管的长度方向相同，且所述第一晶体管的中心与所述第二晶体管的中心在所述第一方向上存在偏移。
在一些实施例中，在所述衬底上形成第一晶体管列和第二晶体管列，包括：
刻蚀所述衬底，以形成沿第一方向延伸的第一墙状结构和沿第一方向延伸的第二墙状结构，所述第一墙状结构与所述第二墙状结构沿第二方向交替排布；
刻蚀所述第一墙状结构，以在所述第一墙状结构上形成多个第一开口，多个所述第一开口将所述第一墙状结构断开为多个第一有源区；
刻蚀所述第二墙状结构，以在所述第二墙状结构上形成多个第二开口，多个所述第二开口将所述第二墙状结构断开为多个第二有源区，其中，所述第二开口的中心与所述第一开口的中心在所述第一方向上存在偏移，所述第一有源区的中心与所述第二有源区的中心在所述第一方向上存在偏移。
在一些实施例中，在形成所述第一有源区与所述第二有源区之后，所述方法还包括：
掺杂所述第一有源区与所述第二有源区，以在所述第一有源区上形成第一沟道和位于所述第一沟道两侧的第一极和第二极，在所述第二有源区上形成第二沟道和位于所述第二沟道两侧的第一极和第二极，从所述第一有源区的第一极指向所述第一有源区的第二极的方向与从所述第二有源区的第一极指向所述第二有源区的第二极的方向相同；
形成覆盖所述第一沟道和所述第二沟道的栅极。
在一些实施例中，在所述衬底上形成第一晶体管列和第二晶体管列之后，所述方法还包括：
形成第一填充层，所述第一填充层填充所述第一晶体管与所述第二晶体管之间的间隙，且覆盖所述第一晶体管与所述第二晶体管；
形成贯穿所述第一填充层的至少一个第一接触插塞和至少一个第二接触插塞，所述第一接触插塞的底部电连接所述第一晶体管的栅极，所述第二接触插塞的底部电连接所述第二晶体管的第二极；
形成至少一条互连线，每一所述互连线的两端分别与所述第一接触插塞的顶部、相邻的所述第二接触插塞的顶部电连接。
在一些实施例中，在形成所述互连线之后，所述方法还包括：
形成第二填充层，所述第二填充层覆盖所述第一填充层与所述互连线；
形成贯穿所述第二填充层、所述第一填充层的第三接触插塞，所述第三接触插塞的底部电连接所述第一晶体管的第二极；在所述第二填充层上形成沿第二方向延伸的第一位线，所述第一位线与所述第三接触插塞的顶部电连接；
形成贯穿所述第二填充层、所述第一填充层的第四接触插塞，所述第四接触插塞的底部电连接所述第二晶体管的第一极；在所述第二填充层上形成沿所述第二方向延伸的第二位线，所述第二位线与所述第四接触插塞的顶部电连接。
在一些实施例中，在形成所述第一位线和所述第二位线之后，所述方法还包括：
形成第三填充层，所述第三填充层覆盖所述第二填充层、所述第一位线与所述第二位线；
形成贯穿所述第三填充层、所述第二填充层、所述第一填充层的第五接触插塞和第六接触插塞，所述第五接触插塞的底部与所述第一晶体管的第一极电连接，所述第六接触插塞的底部与所述第二晶体管的栅极电连接；
在所述第三填充层上形成沿所述第一方向延伸的第一字线和第二字线，所述第一字线与所述第五接触插塞的顶部电连接，所述第二字线与所述第六接触插塞的顶部电连接。
在一些实施例中，提供衬底，包括：所述衬底的材料包括InxGayZnzO，其中，x、y及z为大于等于1的正整数。
本公开实施例提供的半导体结构及其制造方法，其中，所述半导体结构包括：衬底；位于所述衬底上的第一晶体管列和第二晶体管列，所述第一晶体管列与所述第二晶体管列交替排列，所述第一晶体管列包括沿第一方向排布的多个第一晶体管，所述第二晶体管列包括沿第一方向排布的多个第二晶体管，所述第一晶体管列的多个第一晶体管与所述第二晶体管列的多个第二晶体管一一对应电连接；其中，所述第一晶体管与所述第二晶体管的长度方向相同，且所述第一晶体管的中心与所述第二晶体管的中心在所述第一方向上存在偏移。本公开实施例提供的半导体结构由一个第一晶体管和与其对应的一个第二晶体管构成一个存储单元，所述第一晶体管和所述第二晶体管的长度方向相同，如此，第一晶体管和第二晶体管能够实现更加紧密的排布，提高了所述半导体结构的集成度。此外，不需要额外制造电容，工艺简单，且在读取后不需要进行重写操作，降低功耗。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本公开实施例提供的半导体结构的俯视示意图，图1b为图1a的局部透视图；
图2为本公开实施例提供的半导体结构制造方法的流程框图；
图3a至图12b为本公开实施例提供的半导体结构的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
目前常见的动态随机存储器，通常由一个晶体管和一个电容(1T1C)构成一个存储单元，电容用于存储数据。然而，1T1C动态随机存储器对电容能够存储的电荷量的要求较高，且对电容的读取是破坏性的，在读取操作之后还需要进行重写，增加功耗。同时，由于电容的制造工艺复杂、占用体积较高，尺寸微缩成为问题。
双晶体管无电容(2T0C)动态随机存储器，通常由一个读取晶体管和一个写入晶体管构成一个存储结构。然而，在相关技术中，读取晶体管的长度方向与写入晶体管的长度方向垂直，使得读取晶体管和写入晶体管的排布密度较低，进而降低2T0C动态随机存储器的集成度。
基于此，提出了本公开实施例的以下技术方案。下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且示意图只是示例，其在此不应限制本公开的保护范围。
图1a为本公开实施例提供的半导体结构的俯视示意图，图1b为图1a的局部透视图，以下结合图1a至图1b对本公开实施例提供的半导体结构再作进一步说明。
如图所示，半导体结构包括：衬底11；位于衬底11上的第一晶体管列14和第二晶体管列15，第一晶体管列14与第二晶体管列15交替排列，第一晶体管列14包括沿第一方向排布的多个第一晶体管141，第二晶体管列15包括沿第一方向排布的多个第二晶体管151，第一晶体管列14的多个第一晶体管141与第二晶体管列15的多个第二晶体管151一一对应电连接；其中，第一晶体管141与第二晶体管151的长度方向相同，且第一晶体管141的中心与第二晶体管151的中心在第一方向上存在偏移。
如图1a所示，第一晶体管141的中心与第二晶体管151的中心在第一方向上存在偏移是指，第一晶体管141的中心与第二晶体管151的中心的连线方向与第一方向相交且不垂直。
在实际操作中，本公开实施例提供的半导体结构可以是双晶体管无电容(2T0C)三维动态随机存储器，但不限于此，半导体结构还可以是任何具有读取晶管和写入晶体管的半导体结构。
如图1b所示，在一实施例中，半导体结构还包括基底10，衬底11形成在基底10上。在一些实施例中，衬底11和基底10之间可用绝缘层(未图示)间隔开。
基底10可以为半导体基底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，基底为硅基底，硅基底可经掺杂或未经掺杂。
在一些实施例中，衬底11的材料包括单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
在一实施例中，衬底11的材料包括InxGayZnzO，其中，x、y及z为大于等于1的正整数。但不限于此，衬底11的材料还可以包括氧化铟、氧化锡、氧化镓、In-Sn类氧化物、In-W类氧化物、In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、In-Ga类氧化物、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物中的至少一种。
但不限于此，衬底11的材料还可以包括In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；以及四元金属氧化物如In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物中的至少一种。
本公开实施例采用氧化物半导体材料作为衬底11的材料，氧化物半导体材料具有更高的载流子迁移率和更低的漏电流，可有效降低第一晶体管141和第二晶体管151的漏电流，提高第一晶体管和第二晶体管的通断电流比和电流可驱动性，提高半导体结构的存取速度，并降低功耗。
在一实施例中，第一晶体管141包括栅极g和位于栅极g两侧的第一极d1和第二极d2，第二晶体管151包括栅极g和位于栅极g两侧的第一极d1和第二极d2，第一极d1与第二极d2为源极或漏极中的一种且不相同，其中，从第一晶体管141的第一极d1指向第一晶体管141的第二极d2的方向与从第二晶体管151的第一极d1指向第二晶体管151的第二极d2的方向相同，即第一晶体管141的源极指向漏极的方向和第二晶体管151的源极指向漏极的方向相同。
在一些实施例中，第一晶体管141还包括位于第一晶体管141的栅极g下方的第一沟道c1，第二晶体管151还包括位于第二晶体管151的栅极g下方的第二沟道c2。第一极d1和第二极d2可以具有相同的掺杂类型，且第一极d1、第二极d2的掺杂类型与第一沟道c1、第二沟道c2的掺杂类型不同。例如，第一极d1、第二极d2具有P型掺杂，第一沟道c1、第二沟道c2具有N型掺杂，或者，第一极d1、第二极d2具有N型掺杂，第一沟道c1、第二沟道c2具有P型掺杂。
在一些实施例中，第一晶体管141还包括夹设于第一晶体管141的栅极g和第一沟道c1之间的栅介质层(未图示)，第二晶体管151还包括夹设于第二晶体管151的栅极g和第二沟道c2之间的栅介质层(未图示)。栅极g的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。栅介质层(未图示)的材料可以为高介电常数材料，例如可以为氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等。
在一实施例中，第一晶体管141包括读取晶体管，第二晶体管151包括写入晶体管，一个第一晶体管141和与其对应的一个第二晶体管151构成一个存储单元。本公开实施例中，第一晶体管141和第二晶体管151的长度方向相同，如此，第一晶体管141和第二晶体管151能够实现更加紧密的排布，提高了半导体结构的集成度。此外，不需要额外制造电容，工艺简单，且在读取后不需要进行重写操作，降低功耗。
在一实施例中，第一晶体管141和第二晶体管151的长度方向为第一方向，晶体管的长度方向指的是晶体管沟道区的长度方向。如此，相较于其他长度方向允许获得最大的晶体管排列密度。但不限于此，在其他的实施例中，第一晶体管141和第二晶体管151的长度方向还可以与第一方向斜交。
在一实施例中，第一晶体管列14与第二晶体管列15沿第二方向交替排列，第二方向垂直第一方向；在第二方向上，第一晶体管141的投影与第二晶体管151的投影存在交叠。但不限于此，第二方向还可以与第一方向斜交。这里，通过设置第一晶体管141与第二晶体管151在第二方向上的投影存在交叠，能够进一步提高晶体管的排布密度。在一具体实施例中，在第二方向上，第一晶体管141的第一极d1的投影和第二晶体管151的栅极g的投影存在交叠，第一晶体管141的栅极g的投影与第二晶体管151的第二极d2的投影存在交叠，如此，相较于其他的排布方式，允许获得最大的排布密度。在一更具体的实施例中，在第二方向上，第一晶体管141的第二极d2的投影和第二晶体管151的第一极d1的投影至少存在不交叠的区域。
如图1a所示，在一些实施例中，第一晶体管列14、第二晶体管列15的数量均为多个，多个第一晶体管列14和多个第二晶体管列15沿第二方向交替排列。在一些实施例中，在第二方向上，任意相邻的第一晶体管141和第二晶体管151之间具有相同的间距，如此能够进一步提高晶体管的排布密度。
在一实施例中，半导体结构还包括：位于衬底11上方且沿第二方向延伸的多条位线BL，位线BL与第一晶体管141的第二极d2或第二晶体管151的第一极d1连接；位于位线BL上方且沿第一方向延伸的多条字线WL，字线WL与第一晶体管141的第一极d1或第二晶体管151的栅极g连接。
具体的，多条位线BL包括沿第一方向交替排列的第一位线BL1和第二位线BL2，第一位线BL1与第一晶体管141的第二极d2电连接，第二位线BL2与第二晶体管151的第一极d1电连接；
多条字线WL包括沿第二方向交替排列的第一字线WL1和第二字线WL2，其中，第一字线WL1与第一晶体管141的第一极d1电连接，第二字线WL2与第二晶体管151的栅极g电连接。
更具体的，第一位线BL1通过第三接触插塞V3与第一晶体管141的第二极d2电连接；第二位线BL2通过第四接触插塞V4与第二晶体管151的第一极d1电连接；第一字线WL1通过第五接触插塞V5与第一晶体管141的第一极d1电连接，第二字线WL2通过第六接触插塞V6与第二晶体管151的栅极g电连接。
在一实施例中，第一位线BL1和第二位线BL2的数量均为多条，多条第一位线BL1和多条第二位线BL2沿第一方向交替排布；第一字线WL1和第二字线WL2的数量均为多条，多条第一字线WL1和多条第二字线WL2沿第二方向交替排布。在一些实施例中，多条第一字线WL1和多条第二字线WL2沿第二方向等间距排布。
本公开实施例中，通过设置第一晶体管141的第一极d1指向第二极d2的方向与第二晶体管151的第一极d1指向第二极d2的方向相同，能够拉开字线WL、位线BL、第三接触插塞V3及第四接触插塞V4之间的距离，以获得更好的排布，从而较好的避免字线WL、位线BL、第三接触插塞V3及第四接触插塞V4相互接触造成短路等问题。
本公开实施例通过将字线WL设置在位线BL上方，且设置位线BL沿第二方向延伸、字线WL沿第一方向延伸，而不是位线BL设置在字线WL上方或者位线BL沿第一方向延伸、字线WL沿第二方向延伸，能够较好的避免字线WL、位线BL与第三接触插塞V3、第四接触插塞V4相互接触，且字线WL与位线BL能够获得更大的排布空间。
可以理解的，通过设置第一晶体管141的第二极d2在第二方向上的投影和第二晶体管151的第一极d1在第二方向上的投影至少存在不交叠的区域，能够更好的避免第一位线BL1、第二位线BL2、第三接触插塞V3及第四接触插塞V4相互接触。
在一实施例中，半导体结构还包括：位于衬底11上方的至少一条互连线16，每一互连线16将第一晶体管141的栅极g与对应第二晶体管151的第二极d2电连接，其中，字线WL位于互连线16的上方。在一具体实施例中，互连线16通过第一接触插塞V1与第一晶体管的栅极g电连接，且互连线16通过第二接触插塞V2与第二晶体管的第二极d2电连接。本公开实施例通过将互连线16设置在字线WL的下方，避免了字线WL与第一接触插塞V1、第二接触插塞V2相互接触而造成短路等问题。
如图1b所示，在一实施例中，半导体结构还包括：
第一填充层L1，第一填充层L1填充第一晶体管141和第二晶体管151之间的间隙，并覆盖第一晶体管141和第二晶体管151，第一接触插塞V1、第二接触插塞V2贯穿第一填充层上L1，互连线16位于第一填充层L1上；
第二填充层L2，第二填充层L2覆盖第一填充层L1及互连线16，第三接触插塞V3、第四接触插塞V4贯穿第二填充层L2及第一填充层L1，位线BL位于第二填充层L2上；
第三填充层L3，第三填充层L3覆盖第二填充层L2及位线BL，第五接触插塞V5、第六接触插塞V6贯穿第三填充层L3、第二填充层L2及第一填充层L1，字线WL位于第三填充层L3上。
字线WL、位线BL、互连线16及第一接触插塞V1、第二接触插塞V2、第三接触插塞V3、第四接触插塞V4、第五接触插塞V5、第六接触插塞V6的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。第一填充层L1、第二填充层L2、第三填充层L3的材料包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。
本公开实施例还提供了一种半导体结构的制造方法，如图2所示，方法包括以下步骤：
步骤201、提供衬底；
步骤202、在衬底上形成第一晶体管列和第二晶体管列，第一晶体管列与第二晶体管列交替排列，第一晶体管列包括沿第一方向排布的多个第一晶体管，第二晶体管列包括沿第一方向排布的多个第二晶体管，第一晶体管列的多个第一晶体管与第二晶体管列的多个第二晶体管一一对应电连接；第一晶体管与第二晶体管的长度方向相同，且第一晶体管的中心与第二晶体管的中心在第一方向上存在偏移。
下面，结合图3a至图12b对本公开实施例的半导体结构的制造方法再做进一步详细的说明，其中，图3a、图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a为本公开实施例提供的半导体结构的制造方法在不同工艺步骤中的俯视示意图，图3b、图4b、图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b分别为图3a、图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a的局部透视图。
首先，执行步骤201，如图3a至图3b所示，提供衬底11。
在一实施例中，提供衬底11，包括：衬底11的材料包括InxGayZnzO，其中，x、y及z为大于等于1的正整数。但不限于此，衬底11的材料还可以包括氧化铟、氧化锡、氧化镓、In-Sn类氧化物、In-W类氧化物、In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、In-Ga类氧化物、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物中的至少一种。
但不限于此，衬底11的材料还可以包括In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；以及四元金属氧化物如In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物中的至少一种。
再次参加图1b，在一实施例中，在提供衬底11之前，还包括：提供基底10，衬底11形成在基底10上。在一些实施例中，衬底11和基底10之间可用绝缘层(未图示)间隔开。
基底10可以为半导体基底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，基底为硅基底，硅基底可经掺杂或未经掺杂。
接下来，执行步骤202，如图4a至图7b所示，在衬底11上形成第一晶体管列14和第二晶体管列15，第一晶体管列14与第二晶体管列15交替排列，第一晶体管列14包括沿第一方向排布的多个第一晶体管141，第二晶体管列15包括沿第一方向排布的多个第二晶体管151，第一晶体管列14的多个第一晶体管141与第二晶体管列15的多个第二晶体管151一一对应电连接；第一晶体管141与第二晶体管151的长度方向相同，且第一晶体管141的中心与第二晶体管151的中心在第一方向上存在偏移。
具体的，首先，如图4a至图6b所示，在衬底11上形成第一晶体管列14和第二晶体管列15，包括：
刻蚀衬底11，以形成沿第一方向延伸的第一墙状结构12和沿第一方向延伸的第二墙状结构13，第一墙状结构12与第二墙状结构13沿第二方向交替排布；
刻蚀第一墙状结构12，以在第一墙状结构12上形成多个第一开口T1，多个第一开口T1将第一墙状结构12断开为多个第一有源区AA1；
刻蚀第二墙状结构13，以在第二墙状结构13上形成多个第二开口T2，多个第二开口T2将第二墙状结构13断开为多个第二有源区AA2，其中，第二开口T2的中心与第一开口T1的中心在第一方向上存在偏移，第一有源区AA1的中心与第二有源区AA2的中心在第一方向上存在偏移。
在一些实施例中，第一墙状结构12、第二墙状结构13的数量均为多个，多个第一墙状结构12、多个第二墙状结构13交替排布。这里，可采用自对准双重图案化工艺(SADP)、自对准四重图案化工艺(SAQP)刻蚀衬底11以同时形成第一墙状结构12及第二墙状结构13，简化了工艺，同时能够使第一墙状结构12和第二墙状结构13等间距排布且拥有期望的间距，从而允许获得最大的有源区排列密度。
如图6a所示，多个第一开口T1将第一墙状结构12断开为多个长度方向为第一方向的第一有源区AA1，多个第二开口T2将第二墙状结构13断开为多个长度方向为第一方向的第二有源区AA2，如此，相较于其他的长度方向允许获得最大的有源区排列密度。但不限于此，第一有源区AA1、第二有源区AA2的长度方向还可以与第一方向斜交。第一有源区AA1的中心与第二有源区AA2的中心在第一方向上存在偏移是指，第一有源区AA1的中心与第二有源区AA2的中心的连线方向与第一方向相交且不垂直。
上述实施例中，先形成第一开口T1接着形成第二开口T2。但不限于此，在其他实施例中，还可以同时形成第一开口T1和第二开口T2，如此，简化了工艺。
接下来，如图7a至图7b所示，在形成第一有源区AA1与第二有源区AA2之后，方法还包括：
掺杂第一有源区AA1与第二有源区AA2，以在第一有源区AA1上形成第一沟道c1和位于第一沟道c1两侧的第一极d1和第二极d2，在第二有源区AA2上形成第二沟道c2和位于第二沟道c2两侧的第一极d1和第二极d2，从第一有源区AA1的第一极d1指向第一有源区AA1的第二极d2的方向与从第二有源区AA2的第一极d1指向第二有源区AA2的第二极d2的方向相同；
形成覆盖第一沟道c1和第二沟道c2的栅极g。
第一极d1和第二极d2可以具有相同的掺杂类型，且第一极d1、第二极d2的掺杂类型与第一沟道c1、第二沟道c2的掺杂类型不同。例如，第一极d1、第二极d2具有P型掺杂，第一沟道c1、第二沟道c2具有N型掺杂，或者，第一极d1、第二极d2具有N型掺杂，第一沟道c1、第二沟道c2具有P型掺杂。
第一有源区AA1及覆盖第一沟道c1的栅极g构成第一晶体管141，第二有源区AA2及覆盖第二沟道c2的栅极g构成第二晶体管151。本公开实施例采用氧化物半导体材料作为衬底11的材料，氧化物半导体材料具有更高的载流子迁移率和更低的漏电流，可有效降低第一晶体管141和第二晶体管151的漏电流，提高第一晶体管141和第二晶体管151的通断电流比和电流可驱动性，提高半导体结构的存取速度，并降低功耗。
在一实施例中，第一晶体管141包括读取晶体管，第二晶体管151包括写入晶体管，一个第一晶体管141和与其对应的一个第二晶体管151构成一个存储单元。本公开实施例中，第一晶体管141和第二晶体管151的长度方向相同，如此，第一晶体管141和第二晶体管151能够实现更加紧密的排布，提高了半导体结构的集成度。此外，不需要额外制造电容，工艺简单，且在读取后不需要进行重写操作，降低功耗。
在一实施例中，第一晶体管141和第二晶体管151的长度方向为第一方向，如此，相较于其他长度方向允许获得最大的晶体管排列密度。但不限于此，在其他的实施例中，第一晶体管141和第二晶体管151的长度方向还可以与第一方向斜交。
沿第一方向排布的多个第一晶体管141构成一个晶体管列14，沿第一方向排布的多个第二晶体管151构成一个第二晶体管列15。在一实施例中，第一晶体管列14与第二晶体管列15沿第二方向交替排列，第二方向垂直第一方向；在第二方向上，第一晶体管141的投影与第二晶体管151的投影存在交叠。但不限于此，第二方向还可以与第一方向斜交。这里，第一晶体管141与第二晶体管151在第二方向上存在交叠，能够进一步提高晶体管的排布密度。在一具体实施例中，在第二方向上，第一晶体管141的第一极d1的投影和第二晶体管151的栅极g的投影存在交叠，第一晶体管141的栅极g的投影与第二晶体管151的第二极d2的投影存在交叠，如此，相较于其他的排布方式，允许获得最大的排布密度。在一更具体的实施例中，在第二方向上，第一晶体管141的第二极d2的投影和第二晶体管151的第一极d1的投影至少存在不交叠的区域。
如图7a所示，在一些实施例中，第一晶体管列14、第二晶体管列15的数量均为多个，多个第一晶体管列14和多个第二晶体管列15沿第二方向交替排列。
在一些实施例中，在形成覆盖第一沟道c1和第二沟道c2的栅极g之前，方法还包括：形成覆盖第一沟道c1和第二沟道c2的栅介质层(未图示)，栅介质层(未图示)位于栅极g的下方。栅极g的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。栅介质层(未图示)的材料可以为高介电常数材料，例如可以为氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等。
接下来，如图8a至图9b所示，在衬底11上形成第一晶体管列14和第二晶体管列15之后，方法还包括：
形成第一填充层L1，第一填充层L1填充第一晶体管141与第二晶体管151之间的间隙，且覆盖第一晶体管141与第二晶体管151；形成贯穿第一填充层L1的至少一个第一接触插塞V1和至少一个第二接触插塞V2，第一接触插塞V1的底部电连接第一晶体管141的栅极g，第二接触插塞V2的底部电连接第二晶体管151的第二极d2；
形成至少一条互连线16，每一互连线16的两端分别与第一接触插塞V1的顶部、相邻的第二接触插塞V2的顶部电连接。
接下来，如图10a至图11b所示，在形成互连线16之后，方法还包括：
形成第二填充层L2，第二填充层L2覆盖第一填充层L1与互连线16；形成贯穿第二填充层L2、第一填充层L1的第三接触插塞V3，第三接触插塞V3的底部电连接第一晶体管141的第二极；在第二填充层L2上形成沿第二方向延伸的第一位线BL1，第一位线BL1与第三接触插塞V3的顶部电连接；
形成贯穿第二填充层L2、第一填充层L1的第四接触插塞V4，第四接触插塞V4的底部电连接第二晶体管151的第一极d1；在第二填充层L2上形成沿第二方向延伸的第二位线BL2，第二位线BL2与第四接触插塞V4的顶部电连接。
这里，先形成第三接触插塞V3及第一位线BL1，接着形成第四接触插塞V4及第二位线BL2。但不限于此，在其他实施例中，还可以先同步形成贯穿第二填充层L2、第一填充层L1的多个通孔；接着，在多个通孔内同时形成第三接触插塞V3及第四接触插塞V4；接着，在第二填充层L2上沉积导电材料；接着，刻蚀导电材料以同时形成第一位线BL1及第二位线BL2，如此，第三接触插塞V3及第四接触插塞V4在同一工艺步骤中形成，第一位线BL1及第二位线BL2在同一工艺步骤中形成，简化了工艺。
在一实施例中，第一位线BL1和第二位线BL2的数量均为多条，多条第一位线BL1和多条第二位线BL2沿第一方向交替排布。
接下来，如图12a至图12b、图1a至图1b所示，在形成第一位线BL1和第二位线BL2之后，方法还包括：
形成第三填充层L3，第三填充层L3覆盖第二填充层L2、第一位线BL1与第二位线BL2；形成贯穿第三填充层L3、第二填充层L2、第一填充层L1的第五接触插塞V5和第六接触插塞V6，第五接触插塞V5的底部与第一晶体管141的第一极d1电连接，第六接触插塞V6的底部与第二晶体管151的栅极g电连接；
在第三填充层L3上形成沿第一方向延伸的第一字线WL1和第二字线WL2，第一字线WL1与第五接触插塞V5的顶部电连接，第二字线WL2与第六接触插塞V6的顶部电连接。
这里，第一字线WL1和第二字线WL2的形成方法可以是：首先在第三填充层L3上形成导电材料，接着采用自对准双重图案化工艺(SADP)、自对准四重图案化工艺(SAQP)刻蚀导电材料以同时形成第一字线WL1和第二字线WL2，如此，简化了工艺。在一实施例中，第一字线WL1和第二字线WL2的数量均为多条，多条第一字线WL1和多条第二字线WL2沿第二方向交替排布。在一些实施例中，多条第一字线WL1和多条第二字线WL2沿第二方向等间距排布。
第一位线BL1和第二位线BL2构成多条位线BL，第一字线WL1和第二字线WL2构成多条字线WL。本公开实施例中，通过设置第一有源区AA1的第一极d1指向第二极d2的方向与第二有源区AA2的第一极d1指向第二极d2的方向相同，即第一晶体管141的源极指向漏极的方向和第二晶体管151的源极指向漏极的方向相同，如此，能够拉开字线WL、位线BL、第三接触插塞V3及第四接触插塞V4之间的距离，以获得更好的排布，从而较好的避免字线WL、位线BL、第三接触插塞V3及第四接触插塞V4相互接触造成短路等问题
本公开实施例通过将字线WL设置在位线BL上方，且设置位线BL沿第二方向延伸、字线WL沿第一方向延伸，而不是位线BL设置在字线WL上方或者位线BL沿第一方向延伸、字线WL沿第二方向延伸，能够较好的避免字线WL、位线BL与第三接触插塞V3、第四接触插塞V4相互接触，且字线WL与位线BL能够获得更大的排布空间。
可以理解的，第一晶体管141的第二极d2在第二方向上的投影和第二晶体管151的第一极d1在第二方向上的投影至少存在不交叠的区域，如此，能够更好的避免位线BL、第三接触插塞V3及第四接触插塞V4相互接触。
本公开实施例通过将第一字线WL1和第二字线WL2设置在互连线16的上方，避免了字线WL与第一接触插塞V1、第二接触插塞V2相互接触而造成短路等问题。
字线WL、位线BL、互连线16及第一接触插塞V1、第二接触插塞V2、第三接触插塞V3、第四接触插塞V4、第五接触插塞V5、第六接触插塞V6的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。第一填充层L1、第二填充层L2、第三填充层L3的材料包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。
应当说明的是，本领域技术人员能够对上述步骤顺序进行变换而并不离开本公开的保护范围，以上，仅为本公开的可选实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (18)

1.一种半导体结构，其特征在于，包括:
衬底；
位于所述衬底上的第一晶体管列和第二晶体管列，所述第一晶体管列与所述第二晶体管列交替排列，所述第一晶体管列包括沿第一方向排布的多个第一晶体管，所述第二晶体管列包括沿第一方向排布的多个第二晶体管，所述第一晶体管列的多个第一晶体管与所述第二晶体管列的多个第二晶体管一一对应电连接；其中，
所述第一晶体管与所述第二晶体管的长度方向相同，且所述第一晶体管的中心与所述第二晶体管的中心在所述第一方向上存在偏移。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一晶体管和所述第二晶体管的长度方向为所述第一方向。
3.根据权利要求2所述的半导体结构，其特征在于，
所述第一晶体管列与所述第二晶体管列沿第二方向交替排列，所述第二方向垂直所述第一方向；
在所述第二方向上，所述第一晶体管的投影与所述第二晶体管的投影存在交叠。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一晶体管包括栅极和位于所述栅极两侧的第一极和第二极，所述第二晶体管包括栅极和位于所述栅极两侧的第一极和第二极，所述第一极与所述第二极为源极或漏极中的一种且不相同，其中，从所述第一晶体管的第一极指向所述第一晶体管的第二极的方向与从所述第二晶体管的第一极指向所述第二晶体管的第二极的方向相同。
5.根据权利要求4所述的半导体结构，其特征在于，还包括：
位于所述衬底上方且沿所述第二方向延伸的多条位线，所述位线与所述第一晶体管的第二极或所述第二晶体管的第一极连接；
位于所述位线上方且沿所述第一方向延伸的多条字线，所述字线与所述第一晶体管的第一极或所述第二晶体管的栅极连接。
6.根据权利要求5所述的半导体结构，其特征在于，还包括：
位于所述衬底上方的至少一条互连线，每一所述互连线将所述第一晶体管的栅极与对应第二晶体管的第二极电连接，其中，所述字线位于所述互连线的上方。
7.根据权利要求5所述的半导体结构，其特征在于，还包括：
所述多条字线包括沿第二方向交替排列的第一字线和第二字线，其中，所述第一字线与所述第一晶体管的第一极电连接，所述第二字线与所述第二晶体管的栅极电连接；
所述多条位线包括沿第一方向交替排列的第一位线和第二位线，所述第一位线与所述第一晶体管的第二极电连接，所述第二位线与所述第二晶体管的第一极电连接。
8.根据权利要求6所述的半导体结构，其特征在于，
所述互连线通过第一接触插塞与所述第一晶体管的栅极电连接，且所述互连线通过第二接触插塞与所述第二晶体管的第二极电连接。
9.根据权利要求7所述的半导体结构，其特征在于，
所述第一位线通过第三接触插塞与所述第一晶体管的第二极电连接；所述第二位线通过第四接触插塞与所述第二晶体管的第一极电连接；所述第一字线通过第五接触插塞与所述第一晶体管的第一极电连接，所述第二字线通过第六接触插塞与所述第二晶体管的栅极电连接。
10.根据权利要求1所述的半导体结构，其特征在于，
所述第一晶体管包括读取晶体管，所述第二晶体管包括写入晶体管。
11.根据权利要求1所述的半导体结构，其特征在于，所述衬底的材料包括InxGayZnzO，其中，x、y及z为大于等于1的正整数。
12.一种半导体结构的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一晶体管列和第二晶体管列，所述第一晶体管列与所述第二晶体管列交替排列，所述第一晶体管列包括沿第一方向排布的多个第一晶体管，所述第二晶体管列包括沿第一方向排布的多个第二晶体管，所述第一晶体管列的多个第一晶体管与所述第二晶体管列的多个第二晶体管一一对应电连接；所述第一晶体管与所述第二晶体管的长度方向相同，且所述第一晶体管的中心与所述第二晶体管的中心在所述第一方向上存在偏移。
13.根据权利要求12所述的制造方法，其特征在于，在所述衬底上形成第一晶体管列和第二晶体管列，包括：
刻蚀所述衬底，以形成沿第一方向延伸的第一墙状结构和沿第一方向延伸的第二墙状结构，所述第一墙状结构与所述第二墙状结构沿第二方向交替排布；
刻蚀所述第一墙状结构，以在所述第一墙状结构上形成多个第一开口，多个所述第一开口将所述第一墙状结构断开为多个第一有源区；
刻蚀所述第二墙状结构，以在所述第二墙状结构上形成多个第二开口，多个所述第二开口将所述第二墙状结构断开为多个第二有源区，其中，所述第二开口的中心与所述第一开口的中心在所述第一方向上存在偏移，所述第一有源区的中心与所述第二有源区的中心在所述第一方向上存在偏移。
14.根据权利要求13所述的制造方法，其特征在于，在形成所述第一有源区与所述第二有源区之后，所述方法还包括：
掺杂所述第一有源区与所述第二有源区，以在所述第一有源区上形成第一沟道和位于所述第一沟道两侧的第一极和第二极，在所述第二有源区上形成第二沟道和位于所述第二沟道两侧的第一极和第二极，从所述第一有源区的第一极指向所述第一有源区的第二极的方向与从所述第二有源区的第一极指向所述第二有源区的第二极的方向相同；
形成覆盖所述第一沟道和所述第二沟道的栅极。
15.根据权利要求14所述的制造方法，其特征在于，在所述衬底上形成第一晶体管列和第二晶体管列之后，所述方法还包括：
形成第一填充层，所述第一填充层填充所述第一晶体管与所述第二晶体管之间的间隙，且覆盖所述第一晶体管与所述第二晶体管；
形成贯穿所述第一填充层的至少一个第一接触插塞和至少一个第二接触插塞，所述第一接触插塞的底部电连接所述第一晶体管的栅极，所述第二接触插塞的底部电连接所述第二晶体管的第二极；
形成至少一条互连线，每一所述互连线的两端分别与所述第一接触插塞的顶部、相邻的所述第二接触插塞的顶部电连接。
16.根据权利要求15所述的制造方法，其特征在于，在形成所述互连线之后，所述方法还包括：
形成第二填充层，所述第二填充层覆盖所述第一填充层与所述互连线；
形成贯穿所述第二填充层、所述第一填充层的第三接触插塞，所述第三接触插塞的底部电连接所述第一晶体管的第二极；在所述第二填充层上形成沿第二方向延伸的第一位线，所述第一位线与所述第三接触插塞的顶部电连接；
形成贯穿所述第二填充层、所述第一填充层的第四接触插塞，所述第四接触插塞的底部电连接所述第二晶体管的第一极；在所述第二填充层上形成沿所述第二方向延伸的第二位线，所述第二位线与所述第四接触插塞的顶部电连接。
17.根据权利要求16所述的制造方法，其特征在于，在形成所述第一位线和所述第二位线之后，所述方法还包括：
形成第三填充层，所述第三填充层覆盖所述第二填充层、所述第一位线与所述第二位线；
形成贯穿所述第三填充层、所述第二填充层、所述第一填充层的第五接触插塞和第六接触插塞，所述第五接触插塞的底部与所述第一晶体管的第一极电连接，所述第六接触插塞的底部与所述第二晶体管的栅极电连接；
在所述第三填充层上形成沿所述第一方向延伸的第一字线和第二字线，所述第一字线与所述第五接触插塞的顶部电连接，所述第二字线与所述第六接触插塞的顶部电连接。
18.根据权利要求12所述的制造方法，其特征在于，提供衬底，包括：所述衬底的材料包括InxGayZnzO，其中，x、y及z为大于等于1的正整数。
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