KR20240050241A - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명의 반도체 메모리 장치는 기판, 상기 기판 상에, 상기 기판의 상면과 평행한 제1 방향으로 연장되는 게이트 전극, 상기 기판 상에, 상기 기판의 상면과 수직인 제2 방향으로 연장되는 비트 라인, 상기 게이트 전극의 일측에, 상기 비트 라인과 접속된 셀 반도체 패턴, 상기 셀 반도체 패턴과 전기적으로 연결되는 제1 전극, 상기 제1 전극 상의 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 개재되는 커패시터 유전막을 포함하는 커패시터 구조체, 상기 비트 라인과 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장하며, 상기 비트 라인과 연결된 비트 라인 묶음 라인, 상기 비트 라인과 상기 비트 라인 묶음 라인 사이에, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장되는 비트 라인 선택 라인, 상기 비트 라인과 상기 비트 라인 묶음 라인 사이에, 상기 비트 라인, 상기 비트 라인 묶음 라인, 및 상기 비트 라인 선택 라인 모두와 접속되는 선택 반도체 패턴을 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것이다.
종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하려는 기술적 과제는 전기적 특성 및 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판, 상기 기판 상에, 상기 기판의 상면과 평행한 제1 방향으로 연장되는 게이트 전극, 상기 기판 상에, 상기 기판의 상면과 수직인 제2 방향으로 연장되는 비트 라인, 상기 게이트 전극의 일측에, 상기 비트 라인과 접속된 셀 반도체 패턴, 상기 셀 반도체 패턴과 전기적으로 연결되는 제1 전극, 상기 제1 전극 상의 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 개재되는 커패시터 유전막을 포함하는 커패시터 구조체, 상기 비트 라인과 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장하며, 상기 비트 라인과 연결된 비트 라인 묶음 라인, 상기 비트 라인과 상기 비트 라인 묶음 라인 사이에, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장되는 비트 라인 선택 라인, 상기 비트 라인과 상기 비트 라인 묶음 라인 사이에, 상기 비트 라인, 상기 비트 라인 묶음 라인, 및 상기 비트 라인 선택 라인 모두와 접속되는 선택 반도체 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 기판, 상기 기판 상에, 데이터를 저장하고, 기판의 상면과 평행한 제1 방향으로 연장되는 제1 게이트 전극, 상기 기판의 상면과 수직인 제2 방향으로 연장되는 제1 비트 라인, 및 상기 제1 방향으로 연장되는 제1 커패시터 구조체와 연결되는 제1 메모리 셀, 상기 기판 상에, 데이터를 저장하고, 상기 제1 방향으로 연장되는 제2 게이트 전극, 상기 제2 방향으로 연장되는 제2 비트 라인, 및 상기 제1 방향으로 연장되는 제2 커패시터 구조체와 연결되는 제2 메모리 셀, 상기 제1 방향으로 연장되고, 상기 제1 및 제2 비트 라인과 연결되는 비트 라인 묶음 라인, 상기 제1 비트 라인과 상기 비트 라인 묶음 라인 사이에, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하며, 상기 제1 비트 라인과 연결되는 제1 비트 라인 선택 라인, 및 상기 제2 비트 라인과 상기 비트 라인 묶음 라인 사이에, 상기 제3 방향으로 연장하며, 상기 제2 비트 라인과 연결되는 제2 비트 라인 선택 라인을 포함하고, 상기 제1 메모리 셀에 상기 데이터를 저장하라는 커맨드에 응답하여, 상기 비트 라인 묶음 라인 및 상기 제1 비트 라인 선택 라인에 전압을 인가한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 주변 회로 구조체, 및 상기 주변 회로 구조체 상의 셀 구조체를 포함하고, 상기 주변 회로 구조체는, 기판,
상기 기판 상에, 상기 기판의 상면과 평행한 제3 방향으로 연장되는 비트 라인 선택 라인, 및 상기 비트 라인 선택 라인과 접속되는 선택 반도체 패턴을 포함하고, 상기 셀 구조체는, 상기 기판의 상면과 평행한 제1 방향으로 연장되는 게이트 전극, 상기 기판의 상면과 수직인 제2 방향으로 연장되는 비트 라인, 상기 게이트 전극에, 상기 비트 라인과 접속된 셀 반도체 패턴, 및 상기 셀 반도체 패턴과 전기적으로 연결되는 제1 전극, 상기 제1 전극 상의 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 개재되는 커패시터 유전막을 포함하는 커패시터 구조체를 포함하고, 상기 비트 라인 선택 라인에 전압을 인가하여 상기 비트 라인에 신호를 전달한다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 사시도이다.
도 3은 도 2의 A-A 선을 따라 절단한 예시적인 단면도이다.
도 4는 도 3의 제1 층을 설명하기 위한 사시도이다.
도 5 및 도 6은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 7 및 도 8은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 9 및 도 10은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 11 및 도 12는 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 13 및 도 14는 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 15 및 도 16은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 17 및 도 18은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 19는 몇몇 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 사시도이다.
도 3은 도 2의 A-A 선을 따라 절단한 예시적인 단면도이다.
도 4는 도 3의 제1 층을 설명하기 위한 사시도이다.
도 5 및 도 6은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 7 및 도 8은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 9 및 도 10은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 11 및 도 12는 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 13 및 도 14는 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 15 및 도 16은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 17 및 도 18은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 19는 몇몇 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
본 명세서에서, 비록 제1, 제2, 상부, 및 하부 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다. 또한, 이하에서 언급되는 하부 소자나 구성요소는 본 발명의 기술적 사상 내에서 상부 소자나 구성요소 일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 먼저, 도 1 내지 도 4를 참조하여 몇몇 실시예에 따른 반도체 메모리 장치에 대해 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 1을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 복수의 서브 셀 어레이들(SCA)을 포함할 수 있다. 복수의 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
복수의 서브 셀 어레이들(SCA) 각각은 제1 방향(D1) 및 제3 방향(D3)을 따라 배열된 복수의 메모리 셀(MC)을 포함할 수 있다. 각각의 메모리 셀(MC)은 제1 방향(D1)을 따라 배치되며 서로 연결된 셀 트랜지스터(CTR)와 커패시터 구조체(CAP)를 포함할 수 있다.
비트 라인들(BL)은 기판으로부터 수직한 방향(즉, 제2 방향(D2))으로 연장되는 도전성 패턴들(예를 들면, 금속성 도전 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 제1 방향(D1)으로 배열될 수 있다. 서로 인접하는 비트 라인들(BL)은 제1 방향(D1)으로 이격될 수 있다.
몇몇 실시예에서, 복수의 비트 라인(BL) 중 일부는 제1 방향(D1)을 따라서 연장되는 비트 라인 묶음 라인(bit line strapping line, SL)에 의하여 서로 연결될 수 있다. 예를 들면, 비트 라인 묶음 라인(SL)은, 복수의 비트 라인(BL) 중 제1 방향(D1)을 따라서 배열되는 비트 라인들(BL)을 서로 연결할 수 있다. 본 명세서에서 제1 방향(D1), 및 제3 방향(D3)은 기판의 상면과 평행한 방향일 수 있다. 제2 방향(D2)은 기판의 상면과 수직인 방향일 수 있다. 즉, 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)은 서로 교차할 수 있다. 실질적으로, 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)은 서로 수직일 수 있다.
워드 라인들(WL)은 기판 상에 제2 방향(D2)으로 적층되는 도전성 패턴들(예를 들면, 금속성 도전 라인)일 수 있다. 각각의 워드 라인들(WL)은 제3 방향(D3)으로 연장될 수 있다. 각각의 워드 라인들(WL)은 제1 방향(D1)으로도 연장될 수 있다. 서로 인접하는 워드 라인들(WL)은 제2 방향(D2)으로 이격될 수 있다.
제1 방향(D1)을 따라서 배열되는 커패시터 구조체(CAP)와 셀 트랜지스터(CTR)는 서로 대칭을 이루며 배치될 수 있다. 다만 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
셀 트랜지스터(CTR)의 게이트는 워드 라인(WL)에 연결될 수 있고, 셀 트랜지스터(CTR)의 소오스/드레인 패턴은 비트 라인(BL)에 연결될 수 있다. 셀 트랜지스터(CTR)의 다른 소오스/드레인 패턴은 커패시터 구조체(CAP)에 연결될 수 있다. 예를 들어, 커패시터 구조체(CAP)는 커패시터일 수 있다. 셀 트랜지스터(CTR)의 다른 소오스/드레인 패턴은 커패시터의 하부 전극에 연결될 수 있다.
몇몇 실시예에서, 복수의 비트 라인(BL) 중 일부는 제3 방향(D3 방향)을 따라서 연장되는 비트 라인 선택 라인(bit line selection line, BSL)에 의하여 서로 연결될 수 있다. 예를 들면, 비트 라인 선택 라인(BSL)은, 복수의 비트 라인(BL) 중 제3 방향(D3)을 따라서 배열되는 비트 라인들(BL)을 서로 연결할 수 있다. 비트 라인 선택 라인(BSL)은 제3 방향(D3)으로 연장되는 도전성 패턴들일 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치는 선택 트랜지스터(STR)를 더 포함할 수 있다.
선택 트랜지스터(STR)의 게이트는 비트 라인 선택 라인(BSL)에 연결될 수 있고, 선택 트랜지스터(STR)의 소오스 드레인 패턴은 비트 라인(BL)에 연결될 수 있다. 선택 트랜지스터(STR)의 다른 소오스 드레인 패턴은 비트 라인 묶음 라인(SL)에 연결될 수 있다. 선택 트랜지스터(STR)를 이용하여 동작할 비트 라인(BL)을 선택하여 상기 비트 라인(BL)에만 전압을 인가할 수 있다. 즉, 비트 라인(BL)의 캐패시턴스(capacitance)의 총량이 감소할 수 있다. 이에 따라, 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 사시도이다. 도 3은 도 2의 A-A 선을 따라 절단한 예시적인 단면도이다. 도 4는 도 3의 제1 층을 설명하기 위한 사시도이다.
도 2 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치(10A)는 기판(SUB), 제1 및 제2 비트 라인(BL1, BL2), 제1 및 제2 게이트 전극(110, 220), 제1 및 제2 비트 라인 선택 라인(BSL1, BSL2), 비트 라인 묶음 라인(SL), 및 제1 및 제2 커패시터 구조체(CAP1, CAP2)를 포함할 수 있다. 기판(SUB) 상에 도 1를 이용하여 설명한 복수 개의 서브 셀 어레이들(SCA) 중 하나가 배치될 수 있다.
기판(SUB)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(SUB)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(SUB)은 실리콘을 포함하는 기판인 것으로 설명한다.
기판(SUB) 상에, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)이 배치될 수 있다. 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)은 기판(SUB)의 상면(SUB_US)과 수직인 제2 방향(D2)으로 연장할 수 있다. 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)은 서로 기판(SUB)의 상면(SUB_US)과 평행한 제1 방향(D1)으로 이격될 수 있다.
제1 비트 라인(BL1) 및 제2 비트 라인(BL2)은 각각 예를 들어, 불순물이 도핑된 실리콘, 불순물이 도핑된 게르마늄 등의 도핑된 반도체 물질, 질화티타늄, 질화탄탈륨 등의 도전성 금속질화물, 텅스텐, 티타늄, 탄탈륨 등의 금속, 및 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등의 금속-반도체 화합물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)은 각각 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다.
기판(SUB) 상에, 제1 층(L1) 및 제2 층(L2)을 포함하는 적층 구조체가 배치될 수 있다. 제1 층(L1) 및 제2 층(L2)은 기판(SUB)의 상면(SUB_US)과 수직인 제2 방향(D2)으로 서로 이격되어 적층될 수 있다. 도 3에서, 몇몇 실시예에 따른 반도체 메모리 장치(10A)는 두 개의 층만 포함하는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 몇몇 실시예에서, 세 개 이상의 층들이 제2 방향(D2)으로 적층될 수 있다.
제1 층(L1), 및 제2 층(L2)은 제1 비트 라인(BL1)과 연결될 수 있다. 제1 층(L1), 및 제2 층(L2) 각각은 한 쌍의 제1 게이트 전극(110), 제1 셀 게이트 절연막(120), 및 제1 셀 반도체 패턴(130)을 포함할 수 있다.
제1 셀 반도체 패턴(130)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 제1 셀 반도체 패턴(130)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 일례로, 제1 셀 반도체 패턴(130)은 폴리 실리콘, 폴리 실리콘 게르마늄, 단결정 실리콘 및 단결정 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다.
제1 셀 반도체 패턴(130)은 제1 셀 소오스/드레인 패턴(131), 제2 셀 소오스/드레인 패턴(135), 및 제1 셀 채널 패턴(133)을 포함할 수 있다.
제1 셀 채널 패턴(133)은 제1 셀 소오스/드레인 패턴(131)과, 제2 셀 소오스/드레인 패턴(135) 사이에 배치될 수 있다. 제1 셀 채널 패턴(133)의 일측에 제1 셀 소오스/드레인 패턴(131)이 배치되고, 제1 셀 채널 패턴(133)의 타측에 제2 셀 소오스/드레인 패턴(135)이 배치될 수 있다. 제1 셀 채널 패턴(133)은 도 1을 참조하여 설명한 셀 트랜지스터(도 1의 CTR)의 채널에 해당될 수 있다. 제1 셀 소오스/드레인 패턴(131)과, 제2 셀 소오스/드레인 패턴(135)은 도 1을 참조하여 설명한 셀 트랜지스터(CTR)의 소오스/드레인 패턴에 해당될 수 있다.
제1 및 제2 셀 소오스/드레인 패턴들(131, 135)은 각각 제1 셀 반도체 패턴(130)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제2 셀 소오스/드레인 패턴들(131, 135)은 각각 n형 또는 p형의 도전형을 가질 수 있다. 제1 셀 소오스/드레인 패턴(131)은 제1 커패시터 구조체(CAP1)와 접속될 수 있고, 제2 셀 소오스/드레인 패턴(135)은 제1 비트 라인(BL1)과 접속될 수 있다.
제1 및 제2 커패시터 구조체(CAP1, CAP2)는 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 각각의 제1 및 제2 커패시터 구조체(CAP1, CAP2)는, 커패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다.
제1 게이트 전극(110)은 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(plate) 형태를 가질 수 있다. 제1 게이트 전극(110)은 제2 방향(D2)을 따라 서로 이격되어 적층될 수 있다. 제1 게이트 전극(110)은 하나의 층 내의 제1 셀 반도체 패턴(130)을 가로지를 수 있다. 제1 게이트 전극(110)은 도 1을 참조하여 설명한 워드 라인들(WL)일 수 있다.
몇몇 실시예에서, 제1 게이트 전극(110)은 제1 셀 반도체 패턴(130)의 일측과 타측에 배치될 수 있다. 제1 게이트 전극(110)은 제1 셀 반도체 패턴(130)의 상면 및 하면에 각각 배치될 수 있다. 제1 셀 반도체 패턴(130)은 한 쌍의 제1 게이트 전극(110) 사이에 개재될 수 있다. 즉, 셀 트랜지스터(도 1의 CTR)는 제1 게이트 전극(110)이 제1 셀 채널 패턴(133)의 양면 상에 제공된 더블 게이트 트랜지스터일 수 있다.
제1 게이트 전극(110)은 도전 물질을 포함할 수 있다. 일례로, 제1 게이트 전극(110)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 실리콘-게르마늄, 도핑된 게르마늄 등), 도전성 금속 질화물(질화 티타늄, 질화 탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(110)과 제1 셀 채널 패턴(133) 사이에 제1 셀 게이트 절연막(120)이 개재될 수 있다. 제1 셀 게이트 절연막(120)은 제1 게이트 전극(110)과 제1 셀 채널 패턴(133) 사이에만 개재되는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제1 셀 게이트 절연막(120)은 제1 게이트 전극(110)의 프로파일을 따라 형성될 수도 있다.
제1 셀 게이트 절연막(120)은 고유전율 절연막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일례로, 상기 고유전율 절연막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
제1 층(L1)과 제2 층(L2) 사이에 제1 몰드 절연층(140)이 배치될 수 있다. 제1 층(L1)과 제2 층(L2) 사이의 빈 공간들은 제1 몰드 절연층(140)으로 채워질 수 있다. 도시되지 않았지만, 제1 몰드 절연층(140)은 기판(SUB)과 제1 층(L1) 사이에 배치될 수도 있다. 제1 몰드 절연층(140)은 절연 물질을 포함할 수 있다. 제1 몰드 절연층(140)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일례로, 제1 몰드 절연층(140)은 실리콘 산화막을 포함할 수 있다.
제1 스페이서 패턴(SPC1)은 제1 게이트 전극(110)과 제1 비트 라인(BL1) 사이에 배치될 수 있다. 제1 스페이서 패턴(SPC1)은 제1 커패시터 구조체(CAP1)와 제1 게이트 전극(110) 사이에 배치될 수 있다. 제1 스페이서 패턴(SPC1)은 제1 몰드 절연층(140)과 제1 셀 반도체 패턴(130) 사이에 개재될 수 있다. 제1 스페이서 패턴(SPC1)은 제1 몰드 절연층(140)과 제1 셀 소오스/드레인 패턴(131) 사이, 및/또는 제1 몰드 절연층(140)과 제2 셀 소오스/드레인 패턴(135) 사이에 개재될 수 있다. 제1 스페이서 패턴(SPC1)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제1 커패시터 구조체(CAP1)는 제1 셀 반도체 패턴(130) 상에 배치될 수 있다. 제1 커패시터 구조체(CAP1)는 제1 셀 소오스/드레인 패턴(131)과 전기적으로 연결될 수 있다. 제1 커패시터 구조체(CAP1)는 제1 전극(171)과, 제1 커패시터 유전막(172)과, 제2 전극(173)을 포함한다.
제1 전극(171)은 제1 셀 반도체 패턴(130) 상에 배치될 수 있다. 제1 전극(171)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 전극(171)은 실린더 형상을 가질 수 있음은 물론이다. 제1 커패시터 유전막(172)은 제1 전극(171) 상에 형성된다. 제1 커패시터 유전막(172)은 제1 전극(171)의 프로파일을 따라 형성될 수 있다. 제1 커패시터 유전막(172)은 제1 전극(171)과 제2 전극(173) 사이에 개재될 수 있다. 제2 전극(173)은 제1 커패시터 유전막(172) 상에 형성된다. 제2 전극(173)은 제1 전극(171)의 외측벽을 감쌀 수 있다.
제1 전극(171) 및 제2 전극(173)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 커패시터 유전막(172)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 커패시터 유전막(172)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 커패시터 유전막(172)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치(10A)에서, 제1 커패시터 유전막(172)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
몇몇 실시예에서, 기판(SUB) 상에, 제3 층(L3) 및 제4 층(L4)을 포함하는 적층 구조체가 배치될 수 있다. 제3 층(L3) 및 제2 층(L4)은 제2 방향(D2)으로 서로 이격되어 적층될 수 있다. 제3 층(L3)은 제1 층(L1)과 제1 방향(D1)으로 이격되고, 제4 층(L4)은 제2 층(L2)과 제1 방향(D1)으로 이격될 수 있다.
제3 층(L3), 및 제4 층(L4)은 제2 비트 라인(BL2)과 연결될 수 있다. 제3 층(L3), 및 제4 층(L4) 각각은 한 쌍의 제2 게이트 전극(210), 제2 셀 게이트 절연막(220), 제2 셀 반도체 패턴(230)을 포함할 수 있다.
제2 셀 반도체 패턴(230)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 제2 셀 반도체 패턴(230)은 제1 셀 반도체 패턴(130)과 반대 방향으로 연장될 수 있다. 제2 셀 반도체 패턴(230)은 제1 셀 반도체 패턴(130)과 동일한 물질로 형성될 수 있다.
제2 셀 반도체 패턴(230)은 제3 셀 소오스/드레인 패턴(231), 제4 셀 소오스/드레인 패턴(235), 및 제2 셀 채널 패턴(233)을 포함할 수 있다. 제2 셀 채널 패턴(233)은 제3 셀 소오스/드레인 패턴(231)과, 제4 셀 소오스/드레인 패턴(235) 사이에 배치될 수 있다. 제2 셀 채널 패턴(233)은 도 1을 참조하여 설명한 셀 트랜지스터(CTR)의 채널에 해당될 수 있다. 제3 셀 소오스/드레인 패턴(231)과, 제4 셀 소오스/드레인 패턴(235)은 도 1을 참조하여 설명한 셀 트랜지스터(CTR)의 소오스/드레인 패턴에 해당될 수 있다.
제3 및 제4 셀 소오스/드레인 패턴들(231, 235)은 제2 셀 반도체 패턴(230)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제3 및 제4 셀 소오스/드레인 패턴들(231, 335)은 n형 또는 p형의 도전형을 가질 수 있다. 제3 셀 소오스/드레인 패턴(231)은 제2 커패시터 구조체(CAP2)와 접속될 수 있고, 제4 셀 소오스/드레인 패턴(235)은 제2 비트 라인(BL2)과 접속될 수 있다.
제2 게이트 전극(210)은 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(plate) 형태를 가질 수 있다. 제2 게이트 전극(210)은 제2 방향(D2)을 따라 서로 이격되어 적층될 수 있다. 제2 게이트 전극(210)은 하나의 층 내의 제2 셀 반도체 패턴(230)을 가로지를 수 있다. 제2 게이트 전극(210)은 도 1을 참조하여 설명한 워드 라인들(WL)일 수 있다.
몇몇 실시예에서, 제2 게이트 전극(210)은 제2 셀 반도체 패턴(230)의 일측과 타측에 배치될 수 있다. 제2 게이트 전극(210)은 제2 셀 반도체 패턴(230)의 상면 및 하면에 각각 배치될 수 있다. 제2 셀 반도체 패턴(230)은 한 쌍의 제2 게이트 전극(210) 사이에 개재될 수 있다. 즉, 셀 트랜지스터(CTR)는 제2 게이트 전극(210)이 제2 셀 채널 패턴(233)의 양면 상에 제공된 더블 게이트 트랜지스터일 수 있다.
제2 게이트 전극(210은 제1 게이트 전극(110)과 동일한 물질로 형성될 수 있다.
제2 게이트 전극(210)과 제2 셀 채널 패턴(233) 사이에 제2 셀 게이트 절연막(220)이 개재될 수 있다. 제2 셀 게이트 절연막(220)은 제2 게이트 전극(210)과 제2 셀 채널 패턴(233) 사이에만 개재되는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제2 셀 게이트 절연막(220)은 제2 게이트 전극(210)의 프로파일을 따라 형성될 수도 있다.
제2 셀 게이트 절연막(220)은 제1 셀 게이트 절연막(120)과 동일한 물질로 형성될 수 있다.
제3 층(L3)과 제4 층(L4) 사이에 제2 몰드 절연층(240)이 배치될 수 있다. 제3 층(L3)과 제4 층(L4) 사이의 빈 공간들은 제2 몰드 절연층(240)으로 채워질 수 있다. 도시되지 않았지만, 제2 몰드 절연층(240)은 기판(SUB)과 제3 층(L3) 사이에 배치될 수도 있다. 제2 몰드 절연층(240)은 제1 몰드 절연층(140)과 동일한 물질로 형성될 수 있다.
제2 스페이서 패턴(SPC2)은 제2 게이트 전극(210)과 제2 비트 라인(BL2) 사이에 배치될 수 있다. 제2 스페이서 패턴(SPC2)은 제2 커패시터 구조체(CAP2)와 제2 게이트 전극(210) 사이에 배치될 수 있다. 제2 스페이서 패턴(SPC2)은 제2 몰드 절연층(240)과 제2 셀 반도체 패턴(230) 사이에 개재될 수 있다. 제2 스페이서 패턴(SPC2)은 제2 몰드 절연층(240)과 제3 셀 소오스/드레인 패턴(231) 사이, 및/또는 제2 몰드 절연층(240)과 제4 셀 소오스/드레인 패턴(235) 사이에 개재될 수 있다. 제2 스페이서 패턴(SPC2)은 제1 스페이서 패턴(SPC1)과 동일한 물질로 형성될 수 있다.
제2 커패시터 구조체(CAP2)는 제2 셀 반도체 패턴(230) 상에 배치될 수 있다. 제2 커패시터 구조체(CAP2)는 제3 셀 소오스/드레인 패턴(231)과 전기적으로 연결될 수 있다. 제2 커패시터 구조체(CAP2)는 제3 전극(271)과, 제2 커패시터 유전막(272)과, 제4 전극(273)을 포함한다.
제3 전극(271)은 제2 셀 반도체 패턴(230) 상에 배치될 수 있다. 제3 전극(271)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제3 전극(271)은 실린더 형상을 가질 수 있음은 물론이다. 제2 커패시터 유전막(272)은 제3 전극(271) 상에 형성된다. 제2 커패시터 유전막(272)은 제3 전극(271)의 프로파일을 따라 형성될 수 있다. 제2 커패시터 유전막(272)은 제3 전극(271)과 제4 전극(273) 사이에 개재될 수 있다. 제4 전극(273)은 제2 커패시터 유전막(272) 상에 형성된다. 제4 전극(273)은 제3 전극(271)의 외측벽을 감쌀 수 있다.
제3 전극(271) 및 제4 전극(273)은 각각 제1 전극(171) 및 제2 전극(173)과 동일한 물질로 형성될 수 있다. 제2 커패시터 유전막(272)은 제1 커패시터 유전막(172)과 동일한 물질로 형성될 수 있다.
제1 비트 라인(BL1)과 제2 비트 라인(BL2) 사이에 제1 층간 절연막(ILD1)이 배치될 수 있다. 제1 층간 절연막(ILD1)은 제1 비트 라인(BL1)과 제2 비트 라인(BL2)을 전기적으로 분리시킬 수 있다. 제1 층간 절연막(ILD1)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연막(ILD1)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(ILD1) 상에 제2 층간 절연막(ILD2)이 배치될 수 있다. 제2 층간 절연막(ILD2)은 절연 물질을 포함할 수 있다. 제2 층간 절연막(ILD2)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 비트 라인(BL1), 및 제2 비트 라인(BL2) 상에, 제1 비트 라인 선택 라인(BSL1), 및 제2 비트 라인 선택 라인(BSL2)이 배치될 수 있다. 제1 비트 라인 선택 라인(BSL1), 및 제2 비트 라인 선택 라인(BSL2)은 제2 층간 절연막(ILD2) 내에 배치될 수 있다. 제1 비트 라인 선택 라인(BSL1), 및 제2 비트 라인 선택 라인(BSL2)은 각각 기판(SUB)의 상면(SUB_US)과 평행한 제3 방향(D3)으로 연장할 수 있다. 제1 비트 라인 선택 라인(BSL1)은 제1 비트 라인(BL1)과 비트 라인 묶음 라인(SL) 사이에 개재될 수 있다. 또한, 제2 비트 라인 선택 라인(BSL2)은 제2 비트 라인(BL2과 비트 라인 묶음 라인(SL) 사이에 개재될 수 있다.
제1 비트 라인 선택 라인(BSL1)은 후술될 제1 선택 반도체 패턴(150)을 감쌀 수 있다. 제2 비트 라인 선택 라인(BSL2)은 후술될 제2 선택 반도체 패턴(250)을 감쌀 수 있다. 제1 비트 라인 선택 라인(BSL1) 및 제2 비트 라인 선택 라인(BSL2)은 각각 도 1을 참조하여 설명한 비트 라인 선택 라인들(BSL)일 수 있다. 즉, 제1 비트 라인 선택 라인(BSL1) 및 제2 비트 라인 선택 라인(BSL2)은 각각 도 1을 참조하여 설명한 선택 트랜지스터(STR)의 게이트에 연결될 수 있다.
제1 비트 라인 선택 라인(BSL1) 및 제2 비트 라인 선택 라인(BSL2)은 각각 도전성 패턴들(예를 들어, 금속성 도전 라인)일 수 있다. 제1 비트 라인 선택 라인(BSL1) 및 제2 비트 라인 선택 라인(BSL2)은 각각 예를 들어, 불순물이 도핑된 실리콘, 불순물이 도핑된 게르마늄 등의 도핑된 반도체 물질, 질화티타늄, 질화탄탈륨 등의 도전성 금속질화물, 텅스텐, 티타늄, 탄탈륨 등의 금속, 및 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등의 금속-반도체 화합물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 비트 라인 선택 라인(BSL1)에 전압을 인가하여 제1 비트 라인(BL1)에 신호를 전달할 수 있다. 또한, 제2 비트 라인 선택 라인(BSL2)에 전압을 인가하여 제2 비트 라인(BL2)에 신호를 전달할 수 있다.
제1 선택 반도체 패턴(150)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 제1 선택 반도체 패턴(150)은 비트 라인 묶음 라인(SL)과 제1 비트 라인(BL1) 사이에 개재될 수 있다. 제1 선택 반도체 패턴(150)은 비트 라인 묶음 라인(SL)과 접촉하고, 제1 비트 라인(BL1)과 접촉할 수 있다.
제1 선택 반도체 패턴(150)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 일례로, 제1 선택 반도체 패턴(150)은 폴리 실리콘, 폴리 실리콘 게르마늄, 단결정 실리콘 및 단결정 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 선택 반도체 패턴(150)은 제1 선택 소오스/드레인 패턴(151), 제2 선택 소오스/드레인 패턴(155), 및 제1 선택 채널 패턴(153)을 포함할 수 있다.
제1 선택 채널 패턴(153)은 제1 선택 소오스/드레인 패턴(151)과, 제2 선택 소오스/드레인 패턴(155) 사이에 배치될 수 있다. 제1 선택 채널 패턴(153)은 제1 비트 라인 선택 라인(BSL1)에 의해 둘러싸일 수 있다. 제1 선택 채널 패턴(153)은 도 1을 참조하여 설명한 선택 트랜지스터(STR)의 채널에 해당될 수 있다. 즉, 선택 트랜지스터(STR)는 게이트 올 어라운드(Gate All Around; GAA) 구조를 가질 수 있다.
제1 선택 소오스/드레인 패턴(151)과, 제2 선택 소오스/드레인 패턴(155)은 도 1을 참조하여 설명한 선택 트랜지스터(STR)의 소오스/드레인 패턴에 해당될 수 있다.
제1 및 제2 선택 소오스/드레인 패턴들(151, 155)은 각각 제1 선택 반도체 패턴(150)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제2 선택 소오스/드레인 패턴들(151, 155)은 각각 n형 또는 p형의 도전형을 가질 수 있다. 제1 선택 소오스/드레인 패턴(151)은 비트 라인 묶음 라인(SL)과 접촉할 수 있다. 제1 선택 소오스/드레인 패턴(151)은 비트 라인 묶음 라인(SL)과 접속될 수 있다. 제2 선택 소오스/드레인 패턴(155)은 제1 비트 라인(BL1)과 접촉할 수 있다. 제2 선택 소오스/드레인 패턴(155)은 제1 비트 라인(BL1)과 접속될 수 있다.
제2 선택 반도체 패턴(250)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 제2 선택 반도체 패턴(250)은 비트 라인 묶음 라인(SL)과 제2 비트 라인(BL2) 사이에 개재될 수 있다. 제2 선택 반도체 패턴(250)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 일례로, 제2 선택 반도체 패턴(250)은 폴리 실리콘, 폴리 실리콘 게르마늄, 단결정 실리콘 및 단결정 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다.
제2 선택 반도체 패턴(250)은 제3 선택 소오스/드레인 패턴(251), 제4 선택 소오스/드레인 패턴(255), 및 제2 선택 채널 패턴(253)을 포함할 수 있다.
제2 선택 채널 패턴(253)은 제3 선택 소오스/드레인 패턴(251)과, 제4 선택 소오스/드레인 패턴(255) 사이에 배치될 수 있다. 제2 선택 채널 패턴(253)은 제2 비트 라인 선택 라인(BSL2)에 의해 둘러싸일 수 있다. 제2 선택 채널 패턴(253)은 도 1을 참조하여 설명한 선택 트랜지스터(STR)의 채널에 해당될 수 있다. 제3 선택 소오스/드레인 패턴(251)과, 제4 선택 소오스/드레인 패턴(255)은 도 1을 참조하여 설명한 선택 트랜지스터(STR)의 소오스/드레인 패턴에 해당될 수 있다.
제3 및 제4 선택 소오스/드레인 패턴들(251, 255)은 각각 제2 선택 반도체 패턴(250)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제3 및 제4 선택 소오스/드레인 패턴들(251, 255)은 각각 n형 또는 p형의 도전형을 가질 수 있다. 제3 선택 소오스/드레인 패턴(251)은 비트 라인 묶음 라인(SL)과 접촉할 수 있다. 제3 선택 소오스/드레인 패턴(251)은 비트 라인 묶음 라인(SL)과 접속될 수 있다. 제4 선택 소오스/드레인 패턴(255)은 제2 비트 라인(BL2)과 접촉할 수 있다. 제4 선택 소오스/드레인 패턴(255)은 제2 비트 라인(BL2)과 접속될 수 있다.
제1 비트 라인 선택 라인(BSL1)과 제1 선택 채널 패턴(153) 사이에 제1 선택 게이트 절연막(160)이 개재될 수 있다. 제1 선택 게이트 절연막(160)은 제1 선택 채널 패턴(153)을 완전히 감쌀 수 있다. 제2 비트 라인 선택 라인(BSL2)과 제2 선택 채널 패턴(253) 사이에 제2 선택 게이트 절연막(260)이 개재될 수 있다. 제2 선택 게이트 절연막(260)은 제2 선택 채널 패턴(253)을 완전히 감쌀 수 있다.
제1 선택 게이트 절연막(160) 및 제2 선택 게이트 절연막(260)은 각각 고유전율 절연막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일례로, 상기 고유전율 절연막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
비트 라인 묶음 라인(SL)은 제1 및 제2 비트 라인(BL1, BL2) 상에 배치될 수 있다. 비트 라인 묶음 라인(SL)은 제1 및 제2 비트 라인 선택 라인(BSL1, BSL2) 상에 배치될 수 있다. 비트 라인 묶음 라인(SL)은 제1 비트 라인(BL1)과 제2 비트 라인(BL2)을 연결할 수 있다. 비트 라인 묶음 라인(SL)은 제1 비트 라인 선택 라인(BSL1)과 제2 비트 라인 선택 라인(BSL2) 각각과 연결될 수 있다. 비트 라인 묶음 라인(SL)은 제1 방향(D1)으로 연장할 수 있다. 비트 라인 묶음 라인(SL)은 도 1을 참조하여 설명한 비트 라인 묶음 라인(SL)일 수 있다.
비트 라인 묶음 라인(SL)은 예를 들어, 불순물이 도핑된 실리콘, 불순물이 도핑된 게르마늄 등의 도핑된 반도체 물질, 질화티타늄, 질화탄탈륨 등의 도전성 금속질화물, 텅스텐, 티타늄, 탄탈륨 등의 금속, 및 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등의 금속-반도체 화합물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 메모리 장치(10A)에서, 제1 비트 라인 선택 라인(BSL1)과 제2 비트 라인 선택 라인(BSL2) 중 하나에만 전압이 인가될 수 있다. 예를 들어, 제1 비트 라인 선택 라인(BSL1)에 전압을 인가하고, 제2 비트 라인 선택 라인(BSL2)에 전압을 인가하지 않을 수 있다. 이 경우, 제1 비트 라인(BL1)을 통해 전류가 흐르고, 제2 비트 라인(BL2)을 통해 전류가 흐르지 않을 수 있다. 이처럼, 몇몇 실시예에 따른 반도체 메모리 장치(10A)를 이용할 경우 동작할 비트 라인을 선택하여 상기 비트 라인에만 전류를 흐르게 할 수 있다. 이에 따라, 비트 라인의 캐패시턴스(capacitance)의 총량이 감소할 수 있다. 이에 따라, 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
이하에서, 도 5 내지 도 18을 참조하여 다른 몇몇 실시예들에 따른 반도체 메모리 장치에 대해 설명한다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나 생략한다.
도 5 및 도 6은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 참고적으로, 도 6은 도 5의 B-B 선을 따라 절단한 단면도일 수 있다.
도 5 및 도 6을 참조하면, 다른 몇몇 실시예에 따른 반도체 메모리 장치(10B)에서, 제1 비트 라인 선택 라인(BSL1)은 제1 선택 반도체 패턴(150)을 감싸지 않을 수 있다. 제1 비트 라인 선택 라인(BSL1)은 제1 선택 반도체 패턴(150)의 일측에 배치될 수 있다. 제1 비트 라인 선택 라인(BSL1)은 제1 선택 반도체 패턴(150)의 타측에 배치되지 않는다.
제2 비트 라인 선택 라인(BSL2)은 제2 선택 반도체 패턴(250)을 감싸지 않을 수 있다. 제2 비트 라인 선택 라인(BSL2)은 제2 선택 반도체 패턴(250)의 일측에 배치될 수 있다. 제2 비트 라인 선택 라인(BSL2)은 제2 선택 반도체 패턴(250)의 타측에 배치되지 않는다.
제1 선택 게이트 절연막(160)은 제1 선택 채널 패턴(153)과 제1 비트 라인 선택 라인(BSL1) 사이에 개재될 수 있다. 제1 선택 게이트 절연막(160)은 제1 선택 채널 패턴(153)을 둘러싸지 않을 수 있다.
제2 선택 게이트 절연막(260)은 제2 선택 채널 패턴(253)과 제2 비트 라인 선택 라인(BSL2) 사이에 개재될 수 있다. 제2 선택 게이트 절연막(260)은 제2 선택 채널 패턴(253)을 둘러싸지 않을 수 있다.
즉, 선택 트랜지스터(STR)는 게이트 올 어라운드(GAA) 구조를 갖지 않을 수 있다. 선택 트랜지스터(STR)는 예를 들어, 평면 트랜지스터(planar transistor)일 수 있다.
도 5 및 도 6에서, 제1 비트 라인 선택 라인(BSL1)이 제1 선택 반도체 패턴(150)의 오른쪽에 배치되고, 제2 비트 라인 선택 라인(BSL2)이 제2 선택 반도체 패턴(250)의 오른쪽에 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제1 비트 라인 선택 라인(BSL1)이 제1 선택 반도체 패턴(150)의 오른쪽에 배치되고, 제2 비트 라인 선택 라인(BSL2)이 제2 선택 반도체 패턴(250)의 왼쪽에 배치될 수도 있다. 또한, 제1 비트 라인 선택 라인(BSL1)이 제1 선택 반도체 패턴(150)의 왼쪽에 배치되고, 제2 비트 라인 선택 라인(BSL2)이 제2 선택 반도체 패턴(250)의 오른쪽에 배치될 수도 있음은 물론이다.
도 7 및 도 8은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 참고적으로, 도 8은 도 7의 C-C 선을 따라 절단한 단면도일 수 있다.
도 7 및 도 8을 참조하면, 다른 몇몇 실시예에 따른 반도체 메모리 장치(10C)에서, 하나의 비트 라인 선택 라인(BSL)이 제1 선택 반도체 패턴(150) 및 제2 선택 반도체 패턴(250) 모두와 접속될 수 있다. 즉, 하나의 비트 라인 선택 라인(BSL)을 두 개의 선택 트랜지스터(STR)가 공유할 수 있다.
구체적으로, 비트 라인 선택 라인(BSL)은 제1 선택 반도체 패턴(150) 및 제2 선택 반도체 패턴(250) 사이에 개재될 수 있다. 비트 라인 선택 라인(BSL)의 일측은 제1 선택 반도체 패턴(150)과 접속되고, 비트 라인 선택 라인(BSL)의 타측은 제2 선택 반도체 패턴(250)과 접속될 수 있다.
제1 선택 게이트 절연막(160)은 제1 선택 반도체 패턴(150)과 비트 라인 선택 라인(BSL) 사이에 개재될 수 있다. 제2 선택 게이트 절연막(260)은 제2 선택 반도체 패턴(250)과 비트 라인 선택 라인(BSL) 사이에 개재될 수 있다. 제1 선택 게이트 절연막(160)은 제1 선택 채널 패턴(153)의 둘레를 감싸지 않는다. 제2 선택 게이트 절연막(260)은 제2 선택 채널 패턴(253)의 둘레를 감싸지 않는다. 즉, 선택 트랜지스터(STR)는 게이트 올 어라운드(GAA) 구조를 갖지 않을 수 있다. 선택 트랜지스터(STR)는 예를 들어, 평면 트랜지스터(planar transistor)일 수 있다.
도 9 및 도 10은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 참고적으로, 도 10은 도 9의 D-D 선을 따라 절단한 단면도일 수 있다.
도 9 및 도 10을 참조하면, 다른 몇몇 실시예에 따른 반도체 메모리 장치(10D)에서, 하나의 비트 라인 선택 라인(BSL)이 제1 선택 반도체 패턴(150) 및 제2 선택 반도체 패턴(250) 모두와 접속될 수 있다. 즉, 하나의 비트 라인 선택 라인(BSL)을 두개의 선택 트랜지스터(STR)가 공유할 수 있다.
이 때, 비트 라인 선택 라인(BSL)은 제1 선택 반도체 패턴(150)의 일부를 감쌀 수 있다. 비트 라인 선택 라인(BSL)은 제2 선택 반도체 패턴(250)의 일부를 감쌀 수 있다.
구체적으로, 비트 라인 선택 라인(BSL)은 제1 선택 채널 패턴(153)을 감쌀 수 있다. 비트 라인 선택 라인(BSL)은 제2 선택 채널 패턴(253)을 감쌀 수 있다. 즉, 선택 트랜지스터(STR)는 게이트 올 어라운드(GAA) 구조를 가질 수 있다.
제1 선택 게이트 절연막(160)은 비트 라인 선택 라인(BSL)과 제1 선택 채널 패턴(153) 사이에 개재된다. 제1 선택 게이트 절연막(160)은 제1 선택 채널 패턴(153)의 외주면을 둘러쌀 수 있다. 제2 선택 게이트 절연막(260)은 비트 라인 선택 라인(BSL)과 제2 선택 채널 패턴(253) 사이에 개재된다. 제2 선택 게이트 절연막(260)은 제2 선택 채널 패턴(253)의 외주면을 둘러쌀 수 있다.
도 11 및 도 12는 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 참고적으로, 도 12는 도 11의 E-E 선을 따라 절단한 단면도일 수 있다.
도 11 및 도 12를 참조하면, 다른 몇몇 실시예에 따른 반도체 메모리 장치(10E)에서, 제1 선택 반도체 패턴(150)은 제1 비트 라인(BL1)과 접촉하되, 비트 라인 묶음 라인(SL)과 접촉하지 않을 수 있다. 제2 선택 반도체 패턴(250)은 제2 비트 라인(BL2)과 접촉하되, 비트 라인 묶음 라인(SL)과 접촉하지 않을 수 있다.
구체적으로, 제1 선택 반도체 패턴(150)은 제1 층간 절연막(ILD1)의 상면 및 제1 비트 라인(BL1)의 상면을 따라 연장할 수 있다. 제1 선택 반도체 패턴(150)의 적어도 일부는 제1 몰드 절연층(140)의 상면을 따라 연장할 수도 있다.
제1 선택 반도체 패턴(150)의 제2 선택 소오스/드레인 패턴(155)은 제1 비트 라인(BL1) 상에 배치될 수 있다. 제1 선택 반도체 패턴(150)의 제2 선택 소오스/드레인 패턴(155)은 제1 비트 라인(BL1)과 접촉할 수 있다. 제1 선택 반도체 패턴(150)의 제2 선택 소오스/드레인 패턴(155)은 제1 비트 라인(BL1)과 접속될 수 있다.
제1 선택 채널 패턴(153)은 제1 비트 라인 선택 라인(BSL1)과 제2 방향(D2)으로 오버랩될 수 있다. 제1 선택 채널 패턴(153)과 제1 선택 채널 패턴(153) 사이에 제1 선택 게이트 절연막(160)이 배치될 수 있다.
제1 선택 반도체 패턴(150)의 제1 선택 소오스/드레인 패턴(151)은 제1 비트 라인(BL1) 상에 배치되지 않는다. 제1 선택 반도체 패턴(150)의 제1 선택 소오스/드레인 패턴(151)은 제1 비트 라인(BL1)과 접촉하지 않는다. 제1 선택 반도체 패턴(150)의 제1 선택 소오스/드레인 패턴(151)은 제1 선택 채널 패턴(153)의 일측에 배치될 수 있다. 제1 선택 반도체 패턴(150)의 제1 선택 소오스/드레인 패턴(151)은 비트 라인 묶음 라인(SL)과 접속될 수 있다. 다만, 제1 선택 소오스/드레인 패턴(151)은 비트 라인 묶음 라인(SL)과 접촉하지 않는다.
다른 몇몇 실시예에 따른 반도체 메모리 장치(10E)는 제1 비아 컨택(180)을 더 포함할 수 있다.
제1 비아 컨택(180)은 제1 선택 소오스/드레인 패턴(151)과 비트 라인 묶음 라인(SL) 사이에 배치될 수 있다. 제1 비아 컨택(180)을 통해 제1 선택 소오스/드레인 패턴(151)과 비트 라인 묶음 라인(SL)이 서로 전기적으로 연결될 수 있다.
제2 선택 반도체 패턴(250)은 제1 층간 절연막(ILD1)의 상면 및 제2 비트 라인(BL2)의 상면을 따라 연장할 수 있다. 제2 선택 반도체 패턴(250)의 적어도 일부는 제2 몰드 절연층(240)의 상면을 따라 연장할 수도 있다.
제2 선택 반도체 패턴(250)의 제4 선택 소오스/드레인 패턴(255)은 제2 비트 라인(BL2) 상에 배치될 수 있다. 제2 선택 반도체 패턴(250)의 제4 선택 소오스/드레인 패턴(255)은 제2 비트 라인(BL2)과 접촉할 수 있다. 제2 선택 반도체 패턴(250)의 제4 선택 소오스/드레인 패턴(255)은 제2 비트 라인(BL2)과 접속될 수 있다.
제2 선택 반도체 패턴(250)의 제2 선택 채널 패턴(253)은 제2 비트 라인 선택 라인(BSL2)과 제2 방향(D2)으로 오버랩될 수 있다. 제2 선택 채널 패턴(253)과 제2 선택 채널 패턴(253) 사이에 제2 선택 게이트 절연막(260)이 배치될 수 있다.
제2 선택 반도체 패턴(250)의 제3 선택 소오스/드레인 패턴(251)은 제2 비트 라인(BL2) 상에 배치되지 않는다. 제2 선택 반도체 패턴(250)의 제3 선택 소오스/드레인 패턴(251)은 제2 비트 라인(BL2)과 접촉하지 않는다. 제2 선택 반도체 패턴(250)의 제3 선택 소오스/드레인 패턴(251)은 제2 선택 채널 패턴(253)의 일측에 배치될 수 있다. 제2 선택 반도체 패턴(250)의 제3 선택 소오스/드레인 패턴(251)은 비트 라인 묶음 라인(SL)과 접속될 수 있다. 다만, 제3 선택 소오스/드레인 패턴(251)은 비트 라인 묶음 라인(SL)과 접촉하지 않는다.
다른 몇몇 실시예에 따른 반도체 메모리 장치(10E)는 제2 비아 컨택(280)을 더 포함할 수 있다.
제2 비아 컨택(280)은 제3 선택 소오스/드레인 패턴(251)과 비트 라인 묶음 라인(SL) 사이에 배치될 수 있다. 제2 비아 컨택(280)을 통해 제3 선택 소오스/드레인 패턴(251)과 비트 라인 묶음 라인(SL)이 서로 전기적으로 연결될 수 있다.
제1 비아 컨택(180), 및 제2 비아 컨택(280) 각각은 도전 물질을 포함할 수 있다. 예를 들어, 제1 비아 컨택(180), 및 제2 비아 컨택(280) 각각은 구리(Cu), 알루미늄(Al), 및/또는 텅스텐(W)으로 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 13 및 도 14는 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 참고적으로, 도 14는 도 13의 F-F 선을 따라 절단한 단면도일 수 있다.
도 13 및 도 14를 참조하면, 다른 몇몇 실시예에 따른 반도체 메모리 장치(10F)에서, 셀 트랜지스터(CTR)는 하나의 비트 라인(BL)을 공유할 수 있다. 예를 들어, 비트 라인(BL)의 일측에 제1 셀 반도체 패턴(130)이 연결될 수 있고, 비트 라인(BL)의 타측에 제2 셀 반도체 패턴(230)이 연결될 수 있다.
구체적으로, 비트 라인(BL)은 제2 방향(D2)으로 연장할 수 있다. 제2 방향(D2)으로 연장하는 비트 라인(BL)의 일측에 제1 층(L1) 및 제2 층(L2)을 포함하는 적층 구조체가 배치될 수 있다. 제2 방향(D2)으로 연장하는 비트 라인(BL)의 타측에 제3 층(L3) 및 제4 층(L4)을 포함하는 적층 구조체가 배치될 수 있다. 제1 층(L1) 및 제2 층(L2)과 제3 층(L3) 및 제4 층(L4) 사이에 제1 층간 절연막(ILD1)이 배치되지 않을 수 있다.
또한, 제1 셀 반도체 패턴(130)의 제2 셀 소오스/드레인 패턴(135)은 비트 라인(BL)과 접촉할 수 있다. 제2 셀 반도체 패턴(230)의 제4 셀 소오스/드레인 패턴(235)은 비트 라인(BL)과 접촉할 수 있다.
또한, 비트 라인(BL)의 일측은 제1 스페이서 패턴(SPC1)과 접촉하고, 비트 라인(BL)의 타측은 제2 스페이서 패턴(SPC2)과 접촉할 수 있다. 비트 라인(BL)의 일측은 제1 몰드 절연층(140)과 접촉할 수 있고, 비트 라인(BL)의 타측은 제2 몰드 절연층(240)과 접촉할 수 있다.
도 15 및 도 16은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 참고적으로, 도 16은 도 15의 G-G 선을 따라 절단한 단면도일 수 있다.
도 15 및 도 16을 참조하면, 다른 몇몇 실시예에 따른 반도체 메모리 장치(10G)에서, 제1 및 제2 비트 라인 선택 라인(BSL1, BSL2)과, 비트 라인 묶음 라인(SL)은 제1 및 제2 비트 라인(BL1, BL2) 아래에 배치될 수 있다.
비트 라인 묶음 라인(SL)은 제1 및 제2 비트 라인(BL1, BL2)과 기판(SUB) 사이에 배치될 수 있다. 제1 비트 라인 선택 라인(BSL1)은 기판(SUB)과 제1 비트 라인(BL1) 사이에 배치된다. 제2 비트 라인 선택 라인(BSL2)은 기판(SUB)과 제2 비트 라인(BL2) 사이에 배치된다.
도 15 및 도 16에서, 제1 비트 라인 선택 라인(BSL1)은 제1 선택 반도체 패턴(150)의 일부를 감싸고, 제2 비트 라인 선택 라인(BSL2)은 제2 선택 반도체 패턴(250)의 일부를 감싸는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 17 및 도 18은 다른 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 참고적으로, 도 18은 도 17의 H-H 선을 따라 절단한 단면도일 수 있다.
도 17 및 도 18을 참조하면, 다른 몇몇 실시예에 따른 반도체 메모리 장치(10H)는 셀 구조체(CELL)와 주변 회로 구조체(PERI)를 포함할 수 있다. 셀 구조체(CELL)는 주변 회로 구조체(PERI) 상에 배치될 수 있다. 다른 몇몇 실시예에 따른 반도체 메모리 장치(10H)는 셀 온 페리(Cell on Peri) 구조를 가질 수 있다.
주변 회로 구조체(PERI)는 기판(SUB), 제4 층간 절연막(ILD4), 제5 층간 절연막(ILD5), 제6 층간 절연막(ILD), 제3 본딩 메탈(395), 제4 본딩 메탈(495), 비트 라인 묶음 라인(SL), 제1 및 제2 비트 라인 선택 라인(BSL1, BSL2), 제1 컨택(190), 및 제2 컨택(290)을 포함할 수 있다.
기판(SUB) 내에, 제1 선택 반도체 패턴(150) 및 제2 선택 반도체 패턴(250)이 형성될 수 있다.
제1 선택 반도체 패턴(150)은 제1 선택 소오스/드레인 패턴(151), 제1 선택 채널 패턴(153), 및 제2 선택 소오스/드레인 패턴(155)을 포함할 수 있다. 제1 선택 소오스/드레인 패턴(151) 및 제2 선택 소오스/드레인 패턴(155)은 기판(SUB) 내에 불순물을 주입하여 형성될 수 있다. 제1 선택 소오스/드레인 패턴(151) 및 제2 선택 소오스/드레인 패턴(155)은 각각 n형 또는 p형의 도전형을 가질 수 있다. 제1 선택 채널 패턴(153)은 선택 트랜지스터(STR)의 채널로 사용될 수 있다.
제2 선택 반도체 패턴(250)은 제3 선택 소오스/드레인 패턴(251), 제2 선택 채널 패턴(253), 및 제4 선택 소오스/드레인 패턴(255)을 포함할 수 있다. 제3 선택 소오스/드레인 패턴(251) 및 제4 선택 소오스/드레인 패턴(255)은 기판(SUB) 내에 불순물을 주입하여 형성될 수 있다. 제3 선택 소오스/드레인 패턴(251) 및 제4 선택 소오스/드레인 패턴(255)은 각각 n형 또는 p형의 도전형을 가질 수 있다. 제2 선택 채널 패턴(253)은 선택 트랜지스터(STR)의 채널로 사용될 수 있다.
제1 선택 소오스/드레인 패턴(151)은 비트 라인 묶음 라인(SL)과 접속될 수 있다. 예를 들어, 제1 선택 소오스/드레인 패턴(151)은 제1 선택 소오스/드레인 패턴(151) 상의 제1 컨택(190)을 통해 비트 라인 묶음 라인(SL)과 전기적으로 연결될 수 있다. 도시되지 않았지만, 제2 선택 소오스/드레인 패턴(155)은 제1 비트 라인(BL1)과 접속될 수 있다. 예를 들어, 주변 회로 구조체(PERI)은 제3 본딩 메탈(395)과 연결되는 컨택을 포함할 수 있다. 상기 컨택은 제5 층간 절연막(ILD5), 및 제6 층간 절연막(ILD6) 내에 형성될 수 있다. 상기 컨택을 이용하여 제2 선택 소오스/드레인 패턴(155)과 제1 비트 라인(BL1)이 전기적으로 연결될 수 있다.
제3 선택 소오스/드레인 패턴(251)은 비트 라인 묶음 라인(SL)과 접속될 수 있다. 예를 들어, 제3 선택 소오스/드레인 패턴(251)은 제3 선택 소오스/드레인 패턴(251) 상의 제2 컨택(290)을 통해 비트 라인 묶음 라인(SL)과 전기적으로 연결될 수 있다. 도시되지 않았지만, 제4 선택 소오스/드레인 패턴(255)은 제2 비트 라인(BL2)과 접속될 수 있다. 예를 들어, 주변 회로 구조체(PERI)는 제4 본딩 메탈(495)과 연결되는 컨택을 포함할 수 있다. 상기 컨택은 제5 층간 절연막(ILD5), 및 제6 층간 절연막(ILD6) 내에 형성될 수 있다. 상기 컨택을 이용하여 제4 선택 소오스/드레인 패턴(255)과 제2 비트 라인(BL2)이 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제1 컨택(190), 및 제2 컨택(290)은 각각 도전 물질을 포함할 수 있다. 예를 들어, 제1 컨택(190), 및 제2 컨택(290) 각각은 구리(Cu), 알루미늄(Al), 및/또는 텅스텐(W)으로 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제6 층간 절연막(ILD6)은 제1 및 제2 비트 라인 선택 라인(BSL1, BSL2)을 덮을 수 있다. 또한, 제6 층간 절연막(ILD6)은 제1 컨택(190), 및 제2 컨택(290)을 감쌀 수 있다. 제6 층간 절연막(ILD6)은 절연 물질을 포함할 수 있다. 제6 층간 절연막(ILD6)은 제1 층간 절연막(ILD1)과 동일한 물질로 형성될 수 있다.
비트 라인 묶음 라인(SL) 상에 제5 층간 절연막(ILD5)이 배치될 수 있다. 제5 층간 절연막(ILD5) 상에 제4 층간 절연막(ILD4)이 배치될 수 있다. 제5 층간 절연막(ILD5) 및 제4 층간 절연막(ILD4)은 각각 절연 물질을 포함할 수 있다. 제5 층간 절연막(ILD5) 및 제4 층간 절연막(ILD4)은 각각 제1 층간 절연막(ILD1)과 동일한 물질로 형성될 수 있다.
제3 본딩 메탈(395)과 제4 본딩 메탈(495)은 제4 층간 절연막(ILD4) 내에 배치된다. 제3 본딩 메탈(395)의 상면은 주변 회로 구조체(PERI)의 상면일 수 있다. 마찬가지로, 제4 본딩 메탈(495)은 주변 회로 구조체(PERI)의 상면일 수 있다. 제3 본딩 메탈(395) 및 제4 본딩 메탈(495)은 주변 회로 구조체(PERI)의 상면을 노출할 수 있다. 제3 본딩 메탈(395)과 제4 본딩 메탈(495)은 각각 구리(Cu)로 형성될 수 있지만, 이에 한정되는 것은 아니다.
셀 구조체(CELL)는 제3 층간 절연막(ILD3), 제1 층간 절연막(ILD1), 제1 및 제2 비트 라인(BL1, BL2), 제1 게이트 전극(110), 제2 게이트 전극(210), 제1 셀 반도체 패턴(130), 제2 셀 반도체 패턴(230), 제1 몰드 절연층(140), 제2 몰드 절연층(240), 제1 스페이서 패턴(SPC1), 제2 스페이서 패턴(SPC2), 제1 커패시터 구조체(CAP1), 및 제2 커패시터 구조체(CAP2)를 포함할 수 있다.
제3 층간 절연막(ILD3)은 셀 구조체(CELL)의 최하부에 배치될 수 있다. 제3 층간 절연막(ILD3)의 하면은 셀 구조체(CELL)의 하면일 수 있다. 제3 층간 절연막(ILD3)은 절연 물질을 포함할 수 있다. 제3 층간 절연막(ILD3)은 제1 층간 절연막(ILD1)과 동일한 물질로 형성될 수 있다.
제3 층간 절연막(ILD3) 내에 제1 본딩 메탈(195) 및 제2 본딩 메탈(295)이 배치될 수 있다. 제1 본딩 메탈(195)은 제1 비트 라인(BL1)과 연결될 수 있다. 제2 본딩 메탈(295)은 제2 비트 라인(BL2)과 연결될 수 있다. 제1 본딩 메탈(195)의 하면은 셀 구조체(CELL)의 하면일 수 있다. 제2 본딩 메탈(295)의 하면은 셀 구조체(CELL)의 하면일 수 있다. 제1 본딩 메탈(195) 및 제2 본딩 메탈(295)은 셀 구조체(CELL)의 하면을 노출할 수 있다. 제1 본딩 메탈(195)과 제2 본딩 메탈(295)은 각각 구리(Cu)로 형성될 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에 따른 반도체 메모리 장치(10H)는 C2C(chip to chip) 구조일 수 있다. 상기 C2C 구조는 셀 구조체(CELL)를 포함하는 상부 칩을 제작하고, 주변 회로 구조체(PERI)를 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미한다.
일례로, 상기 본딩 방식은, 상기 상부 칩의 최하부 금속층에 형성된 제1 및 제2 본딩 메탈(195, 295)과 상기 하부 칩의 최상부 금속층에 형성된 제3 및 제4 본딩 메탈(395, 495)을 서로 전기적으로 연결하는 방식을 의미할 수 있다.
예컨대, 제1 및 제2 본딩 메탈(195, 295) 및 제3 및 제4 본딩 메탈(395, 495)이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 및 제2 본딩 메탈(195, 295) 및 제3 및 제4 본딩 메탈(395, 495)이 각각 알루미늄(Al) 또는 텅스텐(W) 등 다른 다양한 금속으로 형성될 수도 있음은 물론이다.
제1 본딩 메탈(195)과 제3 본딩 메탈(395)이 접속되고, 제2 본딩 메탈(295)과 제4 본딩 메탈(495)이 접속됨에 따라, 셀 구조체(CELL)와 주변 회로 구조체(PERI)가 전기적으로 연결될 수 있다. 예를 들어, 제1 비트 라인(BL1)과 비트 라인 묶음 라인(SL), 및 제1 비트 라인 선택 라인(BSL1)은 각각 제1 본딩 메탈(195)과 제3 본딩 메탈(395)을 통해 서로 연결될 수 있다. 제2 비트 라인(BL2)과 비트 라인 묶음 라인(SL), 및 제2 비트 라인 선택 라인(BSL2)은 각각 제2 본딩 메탈(295)과 제4 본딩 메탈(495)을 통해 서로 연결될 수 있다.
도 19는 몇몇 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 18을 이용하여 설명한 것과 중복되는 내용은 간략히 설명하거나 생략한다.
도 19를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 비트 라인(BL1), 제2 비트 라인(BL2), 제1 비트 라인 선택 라인(BSL1), 제2 비트 라인 선택 라인(BSL2), 비트 라인 묶음 라인(SL), 제1 메모리 셀(MC1), 제2 메모리 셀(MC2), 제1 커패시터 구조체(CAP1), 및 제2 커패시터 구조체(CAP2)를 포함할 수 있다.
앞서 설명한 것과 같이 비트 라인 묶음 라인(SL)은 제1 및 제2 비트 라인(BL1, BL2)과 연결된다. 제1 비트 라인 선택 라인(BSL1)은 비트 라인 묶음 라인(SL) 및 제1 비트 라인(BL1)과 연결된다. 제2 비트 라인 선택 라인(BSL2)은 비트 라인 묶음 라인(SL) 및 제2 비트 라인(BL2)과 연결된다.
몇몇 실시예에서, 제1 메모리 셀(MC1)에 데이터가 저장될 수 있다. 제1 비트 라인(BL1)에 전압을 인가하여 제1 메모리 셀(MC1)에 데이터를 저장할 수 있다. 제2 메모리 셀(MC2)에 데이터가 저장될 수 있다. 제2 비트 라인(BL2)에 전압을 인가하여 제2 메모리 셀(MC2)에 데이터를 저장할 수 있다.
몇몇 실시예에서, 제1 메모리 셀(MC1)에 데이터를 저장하라는 커맨드에 응답하여 비트 라인 묶음 라인(SL), 및 제1 비트 라인 선택 라인(BSL1)에 전압을 인가할 수 있다. 이 때, 제2 비트 라인 선택 라인(BSL2)에는 전압이 인가되지 않는다. 이를 통해, 제1 비트 라인(BL1)을 통해 전류가 흐르고, 제2 비트 라인(BL2)을 통해 전류가 흐르지 않을 수 있다.
반대로, 제2 메모리 셀(MC2)에 데이터를 저장하라는 커맨드에 응답하여 비트 라인 묶음 라인(SL), 및 제2 비트 라인 선택 라인(BSL2)에 전압을 인가할 수 있다. 이 때, 제1 비트 라인 선택 라인(BSL1)에는 전압이 인가되지 않는다. 이를 통해, 제2 비트 라인(BL2)을 통해 전류가 흐르고, 제1 비트 라인(BL1)을 통해 전류가 흐르지 않을 수 있다.
이처럼, 몇몇 실시예에 따른 반도체 메모리 장치를 이용할 경우 데이터를 저장할 메모리 셀과 연결된 비트 라인에만 선택적으로 전류를 흐르게 할 수 있다. 이를 통해 비트 라인의 캐패시턴스(capacitance)의 총량이 감소할 수 있다. 이에 따라, 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SUB: 기판
110, 210: 게이트 전극
120, 220: 셀 게이트 절연막 130, 230: 셀 반도체 패턴
140, 240: 몰드 절연층 150, 250: 선택 반도체 패턴
160, 260: 선택 게이트 절연막 CAP1, CAP2: 커패시터 구조체
BL1, BL2: 비트 라인 SL: 비트 라인 묶음 라인
BSL1, BSL2: 비트 라인 선택 라인
120, 220: 셀 게이트 절연막 130, 230: 셀 반도체 패턴
140, 240: 몰드 절연층 150, 250: 선택 반도체 패턴
160, 260: 선택 게이트 절연막 CAP1, CAP2: 커패시터 구조체
BL1, BL2: 비트 라인 SL: 비트 라인 묶음 라인
BSL1, BSL2: 비트 라인 선택 라인
Claims (10)
- 기판;
상기 기판 상에, 상기 기판의 상면과 평행한 제1 방향으로 연장되는 게이트 전극;
상기 기판 상에, 상기 기판의 상면과 수직인 제2 방향으로 연장되는 비트 라인;
상기 게이트 전극의 일측에, 상기 비트 라인과 접속된 셀 반도체 패턴;
상기 셀 반도체 패턴과 전기적으로 연결되는 제1 전극, 상기 제1 전극 상의 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 개재되는 커패시터 유전막을 포함하는 커패시터 구조체;
상기 비트 라인과 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장하며, 상기 비트 라인과 연결된 비트 라인 묶음 라인;
상기 비트 라인과 상기 비트 라인 묶음 라인 사이에, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장되는 비트 라인 선택 라인;
상기 비트 라인과 상기 비트 라인 묶음 라인 사이에, 상기 비트 라인, 상기 비트 라인 묶음 라인, 및 상기 비트 라인 선택 라인 모두와 접속되는 선택 반도체 패턴을 포함하는, 반도체 메모리 장치. - 제 1항에 있어서,
상기 선택 반도체 패턴은
상기 비트 라인과 접속되는 제1 선택 소오스/드레인 패턴과,
상기 비트 라인 묶음 라인과 접속되는 제2 선택 소오스/드레인 패턴과,
상기 제1 선택 소오스/드레인 패턴 및 상기 제2 선택 소오스/드레인 패턴 사이의 선택 채널 패턴을 포함하는, 반도체 메모리 장치. - 제 2항에 있어서,
상기 비트 라인 선택 라인은 상기 선택 채널 패턴의 적어도 일부를 감싸는, 반도체 메모리 장치. - 제 2항에 있어서,
상기 비트 라인 선택 라인은 상기 선택 채널 패턴의 일측에 배치되는, 반도체 메모리 장치. - 제 2항에 있어서,
상기 제2 선택 소오스/드레인 패턴과 상기 비트 라인 묶음 라인 사이에 배치되고, 상기 제2 선택 소오스/드레인 패턴과 상기 비트 라인 묶음 라인을 전기적으로 연결하는 비아 컨택을 더 포함하는, 반도체 메모리 장치. - 제 1항에 있어서,
상기 비트 라인 선택 라인에 전압을 인가하여 상기 비트 라인에 신호를 전달하는, 반도체 메모리 장치. - 기판;
상기 기판 상에, 데이터를 저장하고, 기판의 상면과 평행한 제1 방향으로 연장되는 제1 게이트 전극, 상기 기판의 상면과 수직인 제2 방향으로 연장되는 제1 비트 라인, 및 상기 제1 방향으로 연장되는 제1 커패시터 구조체와 연결되는 제1 메모리 셀;
상기 기판 상에, 데이터를 저장하고, 상기 제1 방향으로 연장되는 제2 게이트 전극, 상기 제2 방향으로 연장되는 제2 비트 라인, 및 상기 제1 방향으로 연장되는 제2 커패시터 구조체와 연결되는 제2 메모리 셀;
상기 제1 방향으로 연장되고, 상기 제1 및 제2 비트 라인과 연결되는 비트 라인 묶음 라인;
상기 제1 비트 라인과 상기 비트 라인 묶음 라인 사이에, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하며, 상기 제1 비트 라인과 연결되는 제1 비트 라인 선택 라인; 및
상기 제2 비트 라인과 상기 비트 라인 묶음 라인 사이에, 상기 제3 방향으로 연장하며, 상기 제2 비트 라인과 연결되는 제2 비트 라인 선택 라인을 포함하고,
상기 제1 메모리 셀에 상기 데이터를 저장하라는 커맨드에 응답하여, 상기 비트 라인 묶음 라인 및 상기 제1 비트 라인 선택 라인에 전압을 인가하는, 반도체 메모리 장치. - 제 7항에 있어서,
상기 제2 메모리 셀에 상기 데이터를 저장하라는 커맨드에 응답하여, 상기 비트 라인 묶음 라인 및 상기 제2 비트 라인 선택 라인에 전압을 인가하는, 반도체 메모리 장치. - 주변 회로 구조체; 및
상기 주변 회로 구조체 상의 셀 구조체를 포함하고,
상기 주변 회로 구조체는,
기판;
상기 기판 상에, 상기 기판의 상면과 평행한 제3 방향으로 연장되는 비트 라인 선택 라인; 및
상기 비트 라인 선택 라인과 접속되는 선택 반도체 패턴을 포함하고,
상기 셀 구조체는,
상기 기판의 상면과 평행한 제1 방향으로 연장되는 게이트 전극;
상기 기판의 상면과 수직인 제2 방향으로 연장되는 비트 라인;
상기 게이트 전극에, 상기 비트 라인과 접속된 셀 반도체 패턴; 및
상기 셀 반도체 패턴과 전기적으로 연결되는 제1 전극, 상기 제1 전극 상의 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 개재되는 커패시터 유전막을 포함하는 커패시터 구조체를 포함하고,
상기 비트 라인 선택 라인에 전압을 인가하여 상기 비트 라인에 신호를 전달하는, 반도체 메모리 장치. - 제 9항에 있어서,
상기 주변 회로 구조체는 상기 제1 방향으로 연장되고, 상기 비트 라인 및 상기 비트 라인 선택 라인 모두와 연결되는 비트 라인 묶음 라인을 더 포함하고,
상기 비트 라인 묶음 라인은 상기 선택 반도체 패턴과 접속되는, 반도체 메모리 장치.
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