TW201740508A - 記憶體結構及其製造方法 - Google Patents

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Abstract

記憶體結構包括複數個記憶體區段。記憶體區段各包括記憶體陣列區、記憶體選擇區、半導體閘電極、半導體通道、閘介電層、閘電極層與通道層。記憶體選擇區鄰近記憶體陣列區。半導體通道連接半導體閘電極。閘電極層與半導體通道位於記憶體選擇區中。閘電極層藉由閘介電層分開自半導體通道。通道層與半導體閘電極位於記憶體陣列區中。通道層藉由閘介電層分開自半導體閘電極。

Description

記憶體結構及其製造方法
本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種三維立體反及閘記憶體(3D NAND memory)及其製造方法。
隨著積體電路中元件的關鍵尺寸逐漸縮小至製程技術所能感知的極限，設計者已經開始尋找可達到更大記憶體密度的技術，藉以達到較低的位元成本(costs per bit)。目前正被關注的技術包括位於單一晶片上的記憶胞多層結構(multiple layers of memory cells)。在具有記憶胞多層結構之三維立體反及閘記憶體(NAND memory)上所進行的操作，包含讀取、寫入(program)及抹除。
一般而言，抹除操作係以記憶胞記憶體區塊(blocks of memory cells)為單位次第進行，高密度NAND記憶體的一般問題，特別是在高密度的立體NAND記憶體之中，一個記憶胞記憶體區塊的容量(size)中通常非常大。假如使用者僅需要改變少數儲存於立體NAND記憶體中之單元的編碼時，操作會很不方便。隨著立體NAND記憶體的密度增加，記憶胞多層結構中疊層數量也跟著增加，進而導致記憶體區塊容量更大，抹除操作更不方便。
因此有需要提供一種更有效率更方便的技術藉以在立體NAND記憶體中進性行抹除操作。
本發明係有關於一種記憶體結構及其製造方法，其中記憶體結構具有優異的操作特性。
根據本發明之一方面，提出一種記憶體結構，其包括複數個記憶體區段。記憶體區段各包括記憶體陣列區、記憶體選擇區、半導體閘電極、半導體通道、閘介電層、閘電極層與通道層。記憶體選擇區鄰近記憶體陣列區。半導體通道連接半導體閘電極。閘電極層與半導體通道位於記憶體選擇區中。閘電極層藉由閘介電層分開自半導體通道。通道層與半導體閘電極位於記憶體陣列區中。通道層藉由閘介電層分開自半導體閘電極。
根據本發明之另一方面，提出一種記憶體結構的製造方法，其包括以下步驟。形成半導體條紋在基底上。半導體條紋包括在記憶體選擇區中的半導體通道及在記憶體陣列區中的半導體閘電極。記憶體選擇區鄰近記憶體陣列區。形成閘介電層在半導體通道及半導體閘電極上。形成通道層在記憶體陣列區中的閘介電層上。形成閘電極層在記憶體選擇區中的閘介電層上。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
此揭露內容之實施例係提出一種記憶體結構及其製造方法。根據實施例，記憶體結構之一記憶體區塊(block)的數個記憶體區段(segment)各具有選擇器，因此可選擇性的對記憶體區段進行抹除，且操作簡單、方便。
須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各之細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。
第1A圖繪示根據一實施例之記憶體結構之記憶體區段S的俯視示意圖。條紋堆疊102從接墊(pad)區P中之堆疊結構104延伸在相鄰近的記憶體陣列區A與記憶體選擇區W中。
第1B圖繪示第1A圖之記憶體結構在記憶體選擇區W中沿AA線的剖面示意圖。條紋堆疊102包括交錯堆疊在基底106上的半導體條紋108與絕緣條紋110。半導體條紋108藉由絕緣條紋110彼此分開。
請參照第1A圖與第1B圖，閘介電層112在條紋堆疊102上，並在條紋堆疊102之間的基底106上。半導體層114在閘介電層112上。絕緣層116可填充在條紋堆疊102之間的開口118。
實施例中，半導體條紋108在記憶體選擇區W中的部分用作半導體通道108W，且半導體層114在記憶體選擇區W中的部分用作閘電極層114W。記憶體選擇區W中的閘電極層114W、半導體通道108W與之間的閘介電層112可構成選擇器(selecting device)(或切換器(switching device))，例如字元線選擇器。導電連接件120W可穿過絕緣層116而電性連接至半導體層114位在條紋堆疊102之上表面上的半導體部分114T。
第1C圖繪示第1A圖之記憶體結構在記憶體陣列區A中沿KK線的剖面示意圖。
請參照第1A圖與第1C圖，半導體條紋108在記憶體陣列區A中的部分用作半導體閘電極108A，且半導體層114在記憶體陣列區A中的部分用作通道層114A。閘介電層112介於半導體閘電極108A與通道層114A之間。記憶體陣列區A的記憶胞是定義在半導體閘電極108A與通道層114A的交錯處。導電連接件120A可穿過絕緣層116而電性連接至半導體層114位在條紋堆疊102之上表面上的半導體部分114T。
請參照第1A圖至第1C圖，實施例中，延伸在記憶體陣列區A與記憶體選擇區W中的半導體條紋108為一連續未中斷的條紋結構，因此記憶體選擇區W中的半導體通道108W與記憶體陣列區A中的半導體閘電極108A是相連接(電性連接且物性連接)。實施例中，各半導體條紋108其在記憶體選擇區W中的半導體通道108W與記憶體陣列區A中的半導體閘電極108A是在堆疊中的相同高度位置、可為共平面結構、可具有相同厚度、及/或可同時形成。
實施例中，可使用記憶體選擇區W中的選擇器選擇要抹除之記憶體區段S的記憶胞，或使得未被選擇之記憶體區段S的記憶胞不被抹除。
第2A圖繪示根據另一實施例之記憶體結構之記憶體區段S的俯視示意圖。第2B圖繪示第2A圖之記憶體結構沿BB線的剖面示意圖。第2A圖與第2B圖所示之記憶體結構與第1A圖與第1B圖所示之記憶體結構的差異說明如下。在記憶體選擇區W中，閘介電層212與閘電極層214W在條紋堆疊102的側壁上。閘介電層212在開口218的側壁與底表面上，閘電極層214W在閘介電層212上，並填充開口218。閘電極層214W的周圍被閘介電層212圍繞。記憶體選擇區W中的閘電極層214W、半導體通道108W與閘介電層212可用作選擇器。實施例中，可使用選擇器選擇要抹除的記憶體區段S，或使得未被選擇的記憶體區段S不被抹除。記憶體選擇區W中的導電連接件220W可電性連接至閘電極層214W。記憶體陣列區A中的導電連接件120A可電性連接至半導體層114位在條紋堆疊102之上表面上的半導體部分114T。一實施例之記憶體結構在記憶體陣列區A中的部分剖面示意圖類似第1C圖，於此不再贅述。
第3圖為根據一實施例之記憶體結構的俯視示意圖，其顯示四個記憶體區段。記憶體選擇區(W1、W2、W3、W4)在記憶體陣列區(A1、A2)與接墊區(P1、P2、P3)之間。一實施例中，接墊區P2包括SSL著陸接墊332及在階梯結構不同層次的接墊324，可電性連接至導電連接件。接墊區P1、P3包括GSL著陸接墊326及在階梯結構不同層次的接墊328，可電性連接至導電連接件。
第4圖為根據一實施例之記憶體結構之一記憶體區段S的電路圖。記憶體選擇區W中之半導體通道108W較遠離記憶體陣列區A的一端可電性連接至字元線驅動器。記憶體陣列區A中之U形通道層114A(如第1C圖所示)的相對端點可分別電性連接至共用源極(common source)與位元線(MBL)。記憶體陣列區A中之一反及閘串列(NAND string)的半導體閘電極108A可包括串列選擇線(SSL1)、字元線(WL)、閘極(IG)、接地選擇線(GSL)。如第4圖所示，一反及閘串列可具有二選擇器。一實施例中，記憶體區段S可使用一共用的位元線。
可從電壓端V控制選擇器之閘電極層414W的偏壓，以開啟(ON)或關閉(OFF)選擇器，以控制記憶體區段S是否要被抹除。例如，當要對選擇的記憶體區段S進行抹除時，可開啟選擇器，使得來自字元線驅動器的資料能通過選擇器的半導體通道108W而進入記憶胞陣列的通道層114A。當要使未被選擇的記憶體區段S在抹除其他選擇的記憶體區段S期間不被抹除，可關閉未被選擇之記憶體區段S的選擇器，使得來自字元線驅動器的資料無法通過選擇器，並使得所有字元線為浮接(floating)。
本揭露並不限於如第3圖或第4圖所示的四導電階層的條紋堆疊，而可使用其他更大數目的導電階層構成更大記憶胞密度的記憶體結構。此類似概念亦可延伸至其他元件的配置。
第5圖至第7圖繪示根據不同實施例之記憶體結構的操作方法。記憶體區塊(block)B包括複數個記憶體區段S(X,Y)。實施例中，記憶體區段S(X,Y)各包括具有選擇器的記憶體選擇區W。共用一個字元線驅動器D(或D1至DY)的記憶體區段S(X,Y)可獨立地被控制為選擇(selected)狀態或未選擇(un-selected)狀態，因此在抹除操作期間，可選擇性地從最靠近字元線驅動器D(或D1至DY)的記憶體區段S逐漸往遠離字元線驅動器D的記憶體區段S的順序，對記憶體陣列區A的記憶胞進行抹除。並可使未被選擇的記憶體區段S不被抹除。在讀取及程式化選擇的記憶體區段S期間，可開啟對應的選擇器。
第8圖繪示一比較例之記憶體結構的操作方法。比較例之記憶體結構的記憶體區段S不具有記憶體選擇區，即不具有選擇器，因此在抹除操作中，共用一個字元線驅動器D的複數個記憶體區段S必須同時全部抹除。
因此，根據實施例之記憶體結構的記憶體區段S具有選擇器，因此可選擇性的對記憶體區段S進行抹除，且操作簡單、方便。
第9A圖至第18B圖繪示根據一實施例之記憶體結構的製造方法。在此例中，記憶體選擇區的閘介電層與記憶體陣列區的閘介電層同時形成。或者，記憶體選擇區的閘電極層可與記憶體陣列區的通道層是同時形成。因此，記憶體結構的選擇器不需額外的製程，製造方法簡單。
請參照第9A及9B圖，其中第9B圖是沿第9A圖所示之記憶體結構的俯視示意圖沿AA線所繪製出的剖面圖，此概念亦應用至以符號B標示的第10圖至第18圖。在基底106上交互堆疊的半導體膜308與絕緣膜310以形成堆疊結構104。半導體膜308可包括多晶矽、或其它合適的半導體材料。一實施例中，絕緣膜310可包括氧化物例如氧化矽。然本揭露不限於此，絕緣膜310也可包括氮化物例如氮化矽，或其它合適的絕緣材料。
請參照第10A及10B圖，圖案化堆疊結構104以形成從接墊區P之側壁伸出的條紋堆疊102。如第10B圖所示，條紋堆疊102包括交互堆疊的半導體條紋108與絕緣條紋110。各半導體條紋108包括在記憶體選擇區W中的半導體通道108W與在記憶體陣列區A中的半導體閘電極108A(第1C圖)。一實施例中，相連接的半導體通道108W與半導體閘電極108A是以此圖案化步驟同時定義出。可使用微影蝕刻技術進行圖案化步驟，類似的概念之後不再贅述。
請參照第11A及11B圖，形成閘介電層112在接墊區P中的堆疊結構104的與條紋堆疊102上。然後，形成半導體層114在閘介電層112上。閘介電層112可包括氧化物例如氧化矽、氮化物例如氮化矽、或其它合適的介電材料。一實施例中，舉例來說，閘介電層112為氧化物-氮化物-氧化物(ONO)之多層結構。另一實施例中，舉例來說，閘介電層112為氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)之多層結構。一些實施例中，閘介電層112可具有單層結構。半導體層114可包括多晶矽或其他合適的半導體材料。
請參照第12A及12B圖，圖案化半導體層114以形成在條紋堆疊102之側壁上互相分開的閘電極層114W與通道層114A。一實施例中，在條紋堆疊102之側壁上互相分開的閘電極層114W與通道層114A是以此圖案化步驟同時定義出。此外，可圖案化閘介電層112。
請參照第13A及13B圖，以絕緣層116填充開口118。一實施例中，絕緣層116包括氧化物例如氧化矽。然本揭露不限於此，絕緣層116也可包括氮化物例如氮化矽或其他合適的絕緣材料。絕緣層116可以沉積方法例如物理氣相沉積或化學氣相沉積方法形成。
請參照第14A及14B圖，形成導電連接件120A-1、120W-1，其著陸在堆疊結構104之上表面上的半導體層114，以電性連接閘電極層114W與通道層114A。導電連接件120A-1、120W-1可為以摻雜的多晶矽所形成的導電插塞，其他實施例中，也可使用金屬例如鎢(W)，或其他導電性佳的材料形成。
請參照第15A及15B圖，進行圖案化步驟，以移除半導體層114位在堆疊結構104之上表面上方的一部分。舉例來說，位在堆疊結構104之上表面上方的半導體層114其留下的部分包括位在記憶體選擇區W與記憶體陣列區A中的半導體部分114T。
請參照第16A及16B圖，一些實施例中，可形成導電連接件120A-2、120W-2、120P。在接墊區P中導電連接件120P可著陸(landing)在SSL半導體膜。導電連接件120A-2、120W-2可著陸在導電連接件120A-1、120W-1(第14A及14B圖)上。一些實施例中，可形成導電連接件(未顯示)著陸在接墊區P中階梯結構330之不同層次的半導體膜。導電連接件120A-2、120W-2、120P可為以摻雜的多晶矽所形成的導電插塞，其他實施例中，也可使用金屬例如鎢(W)，或其他導電性佳的材料形成。
請參照第17A及17B圖，可形成第一金屬層ML1電性連接導電連接件120A-2、120W-2、120P(第16A圖及第16B圖)。
請參照第18A及18B圖，可形成例如導電連接件120B與第二金屬層ML2，電性連接第一金屬層ML1電。
本揭露並不限於如第9A圖至第18B圖所例舉的流程形成，而可視實際設計適當地改變製造方法。
舉例來說，在第19A圖至第25B圖繪示之根據另一實施例之記憶體結構的製造方法中，記憶體選擇區的閘介電層可與記憶體陣列區的閘介電層是分開形成，因此可選擇性地使用不同的介電材質形成不同區的閘介電層。或者，記憶體選擇區的閘電極層可與記憶體陣列區的通道層是分開形成，因此可選擇性地使用不同的材質形成閘電極層與通道層。
一些實施例中，第19A及19B圖之前的步驟類似第9A至12B圖的步驟，於此不再贅述。
請參照第19A及19B圖。其中第19A圖的記憶體結構俯視示意圖類似第13A圖。第19B圖是沿第19A圖的BB線繪製出的剖面圖，此概念亦應用至以符號B標示的第20圖至第25圖。記憶體結構包括位在接墊區P與記憶體陣列區A之間的記憶體選擇區W。記憶體陣列區A中的記憶胞(分開的半導體閘電極108A)已定義出。
請參照第20A及20B圖，然後，進行圖案化步驟，以移除半導體層114位在堆疊結構104之上表面上方的一部分。舉例來說，位在堆疊結構104之上表面上方的半導體層114其留下的部分包括位在記憶體陣列區A中的半導體部分114T。
請參照第21A及21B圖，然後，可利用微影蝕刻技術在記憶體選擇區W中形成露出半導體通道108W的開口218。
請參照第22A及22B圖，形成閘介電層212在開口218的側壁與底表面上。閘介電層212可包括氧化物例如氧化矽、氮化物例如氮化矽，或其它合適的介電材料。一實施例中，記憶體選擇區W中的閘介電層212可利用不同於記憶體陣列區A中的閘介電層112的介電材料形成。但本揭露不限於此，閘介電層112與閘介電層212也可以相同的介電材料形成。
請參照第23A及23B圖，形成閘電極層214W在閘介電層212上，並填充開口218。一實施例中，閘電極層214W可包括多晶矽、或其它合適的半導體材料。另一實施例中，閘電極層214W可以不同於通道層114A的導電材料形成，舉例來說，金屬例如鎢，或其它導電性佳的材料，使得選擇器具有較佳的控制能力。
請參照第24A及24B圖，形成導電連接件120A、220W、120P。導電連接件120A著陸在記憶體陣列區A中條紋堆疊102之上表面上的半導體層114，以電性連接通道層114A。導電連接件220W著陸在記憶體選擇區W中的閘電極層214W。導電連接件120P著陸在接墊區P中SSL半導體膜。
請參照第25A及25B圖，形成第一金屬層ML1電性連接導電連接件120A、220W、120P。
根據上述，實施例之記憶體結構的記憶體區段具有選擇器，因此可選擇性的對記憶體區塊的部分記憶體區段進行抹除，且操作簡單、方便。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧條紋堆疊
104‧‧‧堆疊結構
106‧‧‧基底
108‧‧‧半導體條紋
108A‧‧‧半導體閘電極
108W‧‧‧半導體通道
110‧‧‧絕緣條紋
112、212‧‧‧閘介電層
114‧‧‧半導體層
114A‧‧‧通道層
114T‧‧‧半導體部分
114W、214W、414W‧‧‧閘電極層
116‧‧‧絕緣層
118、218‧‧‧開口
120A、120A-1、120A-2、120B、120W、120W-1、120W-2、120P、220W‧‧‧導電連接件
308‧‧‧半導體膜
310‧‧‧絕緣膜
324、326、328、332‧‧‧接墊
330‧‧‧階梯結構
A、A1、A2‧‧‧憶體陣列區
D、D1-DY‧‧‧驅動器
P、P1、P2、P3‧‧‧接墊區
S、S(X,Y)‧‧‧記憶體區段
V‧‧‧電壓端
W、W1、W2、W3、W4‧‧‧記憶體選擇區
MBL‧‧‧位元線
SSL1‧‧‧串列選擇線
WL1、WL2、WL3、WL4‧‧‧字元線
IG1、IG2‧‧‧閘極
common source‧‧‧共用源極
ML1‧‧‧第一金屬層
ML2‧‧‧第二金屬層
AA、BB、KK‧‧‧線
第1A圖繪示根據一實施例之記憶體結構之記憶體區段的俯視示意圖。 第1B圖繪示根據一實施例之記憶體結構在記憶體選擇區中的部分剖面示意圖。 第1C圖繪示根據一實施例之記憶體結構在記憶體陣列區中的部分剖面示意圖。 第2A圖繪示根據一實施例之記憶體結構之記憶體區段的俯視示意圖。 第2B圖繪示根據一實施例之記憶體結構在記憶體選擇區中的部分剖面示意圖。 第3圖為根據一實施例之記憶體結構的俯視示意圖。 第4圖為根據一實施例之記憶體結構之一記憶體區段的電路圖。 第5圖繪示根據一實施例之記憶體結構的操作方法。 第6圖繪示根據一實施例之記憶體結構的操作方法。 第7圖繪示根據一實施例之記憶體結構的操作方法。 第8圖繪示一比較例之記憶體結構的操作方法。 第9A圖至第18B圖繪示根據一實施例之記憶體結構的製造方法。 第19A圖至第25B圖繪示根據一實施例之記憶體結構的製造方法。
102‧‧‧條紋堆疊
104‧‧‧堆疊結構
112‧‧‧閘介電層
114‧‧‧半導體層
114A‧‧‧通道層
114T‧‧‧半導體部分
114W‧‧‧閘電極層
116‧‧‧絕緣層
118‧‧‧開口
120A、120W‧‧‧導電連接件
A‧‧‧憶體陣列區
P‧‧‧接墊區
S‧‧‧記憶體區段
W‧‧‧記憶體選擇區
AA、KK‧‧‧線

Claims (10)

  1. 一種記憶體結構，包括數個記憶體區段，該些記憶體區段各包括： 一記憶體陣列區； 一記憶體選擇區，鄰近該記憶體陣列區； 一半導體閘電極； 一半導體通道，連接該半導體閘電極； 一閘介電層； 一閘電極層，與該半導體通道位於該記憶體選擇區中，且藉由該閘介電層分開自該半導體通道；及 一通道層，與該半導體閘電極位於該記憶體陣列區中，且藉由該閘介電層分開自該半導體閘電極。
  2. 如申請專利範圍第1項所述之記憶體結構，更包括一字元線驅動器，其中該些記憶體區段其中一個的該記憶體選擇區是介於該些記憶體區段其中該一個的該記憶體陣列區與該字元線驅動器之間。
  3. 如申請專利範圍第1項所述之記憶體結構，更包括一字元線驅動器，其中該些記憶體區段的該些記憶體選擇區是在該些記憶體陣列區之間。
  4. 如申請專利範圍第1項所述之記憶體結構，更包括一個字元線驅動器，其中該一個字元線驅動器是被該些記憶體區段所共用。
  5. 如申請專利範圍第1項所述之記憶體結構，其中該記憶體選擇區中的該閘電極層、該半導體通道與該閘介電層構成一字元線選擇器。
  6. 一種記憶體結構的製造方法，包括： 形成一半導體條紋在一基底上，其中該半導體條紋包括在一記憶體選擇區中的一半導體通道及在一記憶體陣列區中的一半導體閘電極，該記憶體選擇區鄰近該記憶體陣列區； 形成一閘介電層在該半導體通道及該半導體閘電極上； 形成一通道層在該記憶體陣列區中的該閘介電層上；及 形成一閘電極層在該記憶體選擇區中的該閘介電層上。
  7. 如申請專利範圍第6項所述之記憶體結構的製造方法，更包括在形成該通道層之後，形成一開口露出該半導體通道，其中該記憶體結構的製造方法包括形成該閘介電層與該閘電極層在該開口中。
  8. 如申請專利範圍第6項所述之記憶體結構的製造方法，其中該半導體通道上的該閘介電層是在該半導體閘電極上的該閘介電層之後形成。
  9. 如申請專利範圍第6項所述之記憶體結構的製造方法，其中該閘電極層是在該通道層之後形成。
  10. 如申請專利範圍第6項所述之記憶體結構的製造方法，其中該半導體條紋的該半導體通道與該半導體閘電極是同時形成，該閘電極層與該通道層是同時形成。
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