TWI652805B - 立體記憶體元件的製作方法及其結構 - Google Patents

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Abstract

一種立體記憶體元件包括複數個具有一垂直通道和一個多層資料儲存結構的垂直柱狀體。此多層資料儲存結構包括一個介電電荷捕捉結構。一個具有介電襯裡層的導電條帶疊層，被位於疊層中的多個絕緣條帶所隔離，且具有鄰接於對應垂直柱狀體的側壁。介電襯裡層位於此一側壁上，介電常數實質大於7，且與位於對應垂直柱狀體上的多層資料儲存結構的外部層接觸。導電條帶包括電阻值相對較低的材料，例如金屬或金屬氮化物。其製作方法包括，在閘極替換製程中使用矽鍺選擇性蝕刻來移除犧牲層，以形成具有介電襯裡層的導電條帶。

Description

立體記憶體元件的製作方法及其結構
本揭露書是有關於一種記憶體元件，特別是關於一種立體NAND記憶體元件。
隨著積體電路的關鍵尺寸微縮至通常記憶胞技術的極限，設計者開始尋求以堆疊的多層記憶胞平面層技術，來達到增進儲存效能及降低位元成本(costs per bit)的目的。例如，Lai et al.,“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory,”IEEE Int'l Electron Devices Meeting,11-13 Dec.2006以及Jung et al.,“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,”IEEE Int'l Electron Devices Meeting,11-13 Dec.2006提出將薄膜電晶體技術應用於電荷捕捉記憶體技術中。
Katsumata et al.,“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,”2009 Symposium on VLSI Technology Digest of Technical Papers,2009則提出另一種結構，提供一種應用電荷捕捉記憶體技術的垂直NAND記憶胞。Katsumata et al所描述的結構包括一個垂 直U形NAND閘極，並使用矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)的電荷捕捉技術，在每一個閘極/垂直通道介面(gate/vertical channel interface)上形成記憶儲位(memory sites)。此一記憶體結構是以一種柱狀半導體材料為基礎，來製作垂直NAND閘極，以及鄰接於基材的較低階層選擇閘極(lower select gate)和鄰接於頂部之較高階層選擇閘極(upper select gate)的垂直通道。再使用與柱狀半導體材料交叉的平面字元線層形成複數水平字元(horizontal word lines)，藉以在每一個階層中形成所謂的閘極圍繞式(gate-all-around)記憶胞。
另一種記憶體結構的實施例包括一種垂直薄層通道(vertical thin-channel)記憶體元件，可以用來建構NAND記憶體元件。此種記憶體元件的垂直薄層通道記憶胞，係沿著包含有U型薄膜半導體層之垂直主動柱狀體(vertical active pillars)排列。以提供一個具有薄膜半導體層的結構，使其兩側沿著柱狀體長度方向電性分離，且並在底部電連接。此一主動柱狀體位於導電條帶堆疊層之間，可以做為位於導電條帶疊層間之記憶體單元的字元線。因此，在這個結構中，每個主動柱狀體的平截頭體(frustum)上會形成兩個記憶體單元。平截頭體上的每一個記憶胞包括一條通道，位於主動柱狀體之一側的薄膜半導體層中。可以在相互面對的二垂直通道膜之間的絕緣材料中形成間隙以抑制U形結構中兩條背對背之通道間的干擾。
有關立體記憶體結構的一個問題是，由於以堆疊多晶矽薄層條帶所構成的字元線具有相對較高的電阻值，且隨著尺寸微縮， 電阻會逐漸提高。較高的電阻值可能會導致操作速度變慢，且需要更高功率的字元線驅動器。儘管降低半導體電阻值的方法包括調整摻雜濃度，但是用來改變摻雜濃度的離子植入技術，難以應用於堆疊條帶中。
再加上，用來做為資料儲存的垂直結構，有製程品質上的限制，可能限制記憶胞的可靠度、保留時間(retention time)和每一記憶胞多位元操作(multibit-per-cell operations)。
因此有需要提供一種記憶體結構、製作垂直NAND記憶體結構以及其他立體記憶體結構的方法，以解決垂直資料儲存結構的製程品質限制和字元線高電阻值所造成的問題。
一種記憶體元件及其製作方法，用來改善立體記憶體元件的操作特性。在本說明書的一實施例中，記憶體元件包括複數個記憶胞，更包括複數個由垂直通道和多層資料儲存結構所組成的垂直柱狀體。此一多層資料儲存結構可以包括一個介電電荷捕捉結構(dielectric charge trapping structure)，具有一個與垂直通道接觸的穿隧層(tunneling layer)、一個介電電荷儲存層(dielectric charge storage layer)以及一個用來做為阻擋層(blocking layer)的外部層，位於垂直柱狀體的外表面。
記憶體元件包括由複數條導電條帶組成的導電條帶疊層，這些導電條帶被位於導電條帶疊層中的複數條絕緣條帶所隔離。 這些導電條帶具有鄰接相對應之垂直柱狀體的側壁。這些導電條帶具有位於側壁上的介電襯裡層(dielectric liner)，且與位於相對應之垂直柱狀體中之多層資料儲存結構的外部層接觸。在本實施例中，導電條帶可以包括電阻值相對較低的材料，例如金屬或金屬氮化物。在一些實施例中，導電條帶可以包括功函數值(work function)較高的材料。
位於導電條帶側壁上的介電襯裡層可以包括高介電常數材料(high-κ material)。較佳是介電常數大於7的材料，(例如，介電常數大於氮化矽的材料)。
在一些實施例中，介電襯裡層除了覆蓋在導電條帶的側壁上，也覆蓋在導電條帶的上表面或下表面上。介電襯裡層可與多層資料儲存結構結合以增進記憶胞的操作特性。在製程中介電襯裡層也可以密封製程結構，以增進記憶體元件的製程品質和可靠度。
本說明書所述的製作方法，適用於製作上述的記憶體元件。在一實施例中，製作複數個垂直柱狀體，包括下述步驟：形成絕緣材料層和犧牲材料所構成的交錯堆疊的交替堆疊層。進行蝕刻以於交替堆疊層中形成溝槽(trench)，以形成由多個犧牲條帶所構成的犧牲條帶疊層，這些犧牲條帶被位於犧牲條帶疊層中的複數個絕緣條帶所隔離。在溝槽的側壁上形成複數個多層資料儲存結構。在位於溝槽中之多層資料儲存結構上形成半導體通道材料。進行蝕刻以形成通孔穿過半導體通道材料，藉以在溝槽中形成垂直通道，並使通孔將位於垂直柱狀體間的犧牲條帶暴露於外。
在一實施例中，在蝕刻以形成穿過半導體通道材料的通孔，藉以在溝槽中形成垂直通道的步驟之後，形成由複數個導電條帶所構成的導電條帶疊層，這些導電條帶被導電條帶疊層中複數個絕緣條帶所隔離。導電條帶疊層的形成包括下列步驟：選擇性地移除位於犧牲條帶疊層中的犧牲條帶，藉以在絕緣層之間形成空隙(void)。以介電質材料在空隙中形成介電襯裡層。以及以字元線材料填充空隙，並覆蓋介電襯裡層以形成導電條帶。
使用於上述方法中的犧牲材料可以包括矽鍺(silicon-germanium)，或其他以鍺為基底的材料。這些犧牲材料在與絕緣材料，例如二氧化矽，進行選擇性蝕刻時，具有很高的選擇性。因此在移除犧牲條帶時，對資料儲存結構暴露於外的部分損傷極小。
使用於上述方法中的介電襯裡層，也可以是高介電常數材料，例如氧化鋁(aluminum oxide)或氧化鉿(hafnium oxide)。可以在沉積字元線材料以填充空隙的製程中，將多層資料儲存結構密封，以增進多層資料儲存結構的電荷儲存功能。
使用於上述方法中的字元線材料，可以是金屬或金屬氮化物，例如鎢(tungsten)或氮化鈦(titanium nitride)。這些材料可以被穩定地沉積，並具有相對較低的電阻值以及較高的功函數值，可以進一步增進記憶胞之多層資料儲存結構的操作效能。
為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
30‧‧‧垂直通道
31、32、1010c-1015c‧‧‧導電條帶
33、1120-1126‧‧‧絕緣條帶
34、1132、6053-6055‧‧‧穿隧層
35、1131、6056、6059‧‧‧電荷儲存層
36、1130、6052、6057‧‧‧阻擋層
39‧‧‧資料儲存結構的外表面
40、41‧‧‧導電條帶的表面
42、38‧‧‧介電襯裡層
80a、80b、81a、81b‧‧‧垂直通道膜
90-93、WLs、WL0-WLN-1、WL(n)、WL(i)、WL(i+1)‧‧‧字元線
100‧‧‧記憶體元件
101‧‧‧底部閘極
115‧‧‧介電層
118‧‧‧位元線接觸
119‧‧‧源極線接觸
120‧‧‧垂直通道結構
121-Even‧‧‧偶數NAND串列
121-Odd‧‧‧奇數NAND串列
125‧‧‧參考線
127-129‧‧‧接觸
130‧‧‧連接單元
131‧‧‧第一開關
132‧‧‧第二開關
134‧‧‧疊層的底部
135‧‧‧輔助閘極結構
140‧‧‧垂直導體單元
148‧‧‧主動柱狀體
149、2011-E、2011-O‧‧‧疊層
150‧‧‧接觸墊
160‧‧‧參考導線
161‧‧‧接地選擇線
162‧‧‧串列選擇線
163‧‧‧字元線
179‧‧‧參考選擇開關
180‧‧‧交叉點
190‧‧‧串列選擇開關
901‧‧‧積體電路
905‧‧‧資料匯流排
930‧‧‧匯流排
910‧‧‧控制邏輯
920‧‧‧偏壓配置電壓源
940‧‧‧串列選擇線/接地選擇線行解碼器
945‧‧‧串列選擇線/接地選擇線
950‧‧‧字元線階層解碼器
955‧‧‧單數/偶數字元線
960‧‧‧記憶體陣列
965‧‧‧全域位元線
970‧‧‧全域位元線列解碼器
971‧‧‧源極線解碼器
975‧‧‧第一資料線
980‧‧‧感測放大器/寫入緩衝電路
985‧‧‧第二資料
990‧‧‧多階層資料緩衝器
991‧‧‧輸入/輸出電路
993‧‧‧線資料路徑
1101‧‧‧絕緣層
1105‧‧‧頂部層
1110-1113‧‧‧疊層
1010-1015‧‧‧犧牲條帶
1140‧‧‧薄膜半導體層
1141、1162、163‧‧‧區域
1160‧‧‧填充物
1161‧‧‧間隙
2000、2002、2003、2004‧‧‧絕緣結構
1140-E、1140-O、2070-2075、2078-2079‧‧‧薄膜半導體層的一部分
1010x、1011x、1012x、1013x、1014x、1015x‧‧‧空隙
2070-2074、2073-2075、2078-2079‧‧‧疊層的一部分
2020-2027‧‧‧接觸插塞
2030-2037、2051-2057‧‧‧層間連接線
2041-2047‧‧‧墩
2040、2044‧‧‧導線
2060-2062‧‧‧位元線
3601‧‧‧在基材上形成絕緣層
3602‧‧‧在絕緣層上，形成複數個由犧牲條帶和絕緣條帶所構成的疊層
3603‧‧‧在犧牲條帶側壁上形成資料儲存結構
3604‧‧‧在複數個疊層上形成薄膜半導體層
3605‧‧‧在相鄰疊層側壁上相互面對的薄膜半導體層之間提供絕緣結構
3606‧‧‧蝕刻疊層之間的薄膜半導體層以形成通孔圖案來定義垂直柱狀體
3607‧‧‧移除複數個疊層中的犧牲條帶
3608‧‧‧使用高介電常數材料在移除犧牲條帶後所形成的空隙中形成襯裡層
3609‧‧‧以字元線材料填充空隙並移除通孔中多餘的材料
3610‧‧‧以介電材料填滿通孔
3611‧‧‧圖案化覆蓋在疊層上的半導體材料以定義出位元線銲墊以及源極參考線銲墊
3612‧‧‧連接位元線和源極參考線的落著區以覆蓋圖案化導體層位元線和源極參考線
6050‧‧‧垂直通道結構
6058‧‧‧字元線材料層
6090‧‧‧介電襯裡層
GSL‧‧‧接地選擇線
SSLs‧‧‧串列選擇線
CSL‧‧‧共用源極線
第1圖係繪示一種立體記憶體元件的簡化透視圖，包括垂直通道和字元線疊層，其中這些字元線包含介電襯裡層；第2圖係繪示主動垂直柱狀體的二個平截頭體，具有被間隙隔開的薄層通道膜結構以及適用於U形NAND串列的介電資料儲存結構；第3圖係繪示第1圖中位於單一主動垂直柱狀體上的NAND串列電路圖；第4圖係繪示本說明書所述結構中位於單一主動垂直柱狀體上的U形NAND串列電路圖；第5圖係繪示字元線疊層的結構剖面圖，具有與主動垂直柱狀體中之資料儲存結構的外部層接觸的介電襯裡層；第6圖至第18圖係繪示本說明書所述製作立體NAND記憶體元件各階段的結構透視圖；第19圖係繪示本說明書所述應用於立體NAND記憶體元件中的一種資料儲存結構；第20A圖和第20B圖係繪示本說明書所述之記憶體元件的方法流程圖；以及第21圖係繪示一種包含立體記憶體陣列的積體電路，其中立體記憶體陣列的字元線具有高介電常數襯裡層。
本說明書配合所附圖式第1圖至第21圖對本發明所述實施例作詳細說明。
第1圖係繪示一種包括獨立雙閘極結構和具有介電襯裡層之字元線的立體記憶體元件透視圖，其係建基於H.T.Lue等人，於2015年9月29日所公告之美國專利案，編號9,147,468，標的為MULTIPLE-BIT-PER-CELL,INDEPENDENT DOUBLE GATE,VERTICAL CHANNEL MEMORY之立體垂直通道技術所述的結構。並藉由引用併入(incorporated by reference)的方式，將該專利案全文收載於本說明書之中。
記憶體元件100包括由複數個記憶胞所構成的NAND串列，建構成一個每個垂直通道中具有兩條NAND串列，並且適於每一記憶胞多位元(multiple-bit-per-cell)資料儲存的獨立雙閘極垂直通道記憶體陣列(IDGVC)。記憶體元件100包括積體電路基材，以及被絕緣材料隔離的複數個導電條帶疊層。其包含至少一個導電條帶的底部平面層(接地選擇線GSL)、複數個導電條帶中間層(字元線WLs)和一個導電條帶頂部平面層(串列選擇線SSL)。在第1圖所繪示的實施例之中，疊層149包含一個導電條帶的底部平面層(GSL)、複數個導電條帶中間層(WLs)，範圍由WL0到WLN-1以及一個導電條帶頂部層(SSL)。其中，N可以是8、16、32、64...等等。彼此鄰接的偶數字元線WLi和奇數字元線WLi+1連接至分離的偏壓電路，使位於相鄰字元線之間，每一垂直通道結構之平截頭體的二個電荷儲存端可以被分別存取，以用來儲存資料。這種獨立字元線的配置，可以藉由將偶數字元線連接至第 一偏壓結構，並將奇數字元線連接至單獨的偏壓結構來實施。詳細說明如下：
用來作為字元線、串列選擇線和接地選擇線的導電條帶，可以包括多種材料，包括摻雜半導體，金屬和導電化合物，例如包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)和鉑(Pt)的材料。至少用來作為字元線(WL0至WLN-1)的導電條帶具有襯裡層。在一些實施例中，襯裡層包括高介電常數材料。
垂直通道結構(例如，垂直通道結構120)是記憶體元件中位元線結構的一部分，可以包括用來作為記憶胞之通道的半導體材料，例如矽、鍺、矽鍺、砷化鎵(GaAs)、碳化矽和石墨烯(graphene)。
在本實施例中，複數條位元線結構係與複數個疊層直交(orthogonally)排列，且具有與疊層共形(conform)的表面。這些疊層包括位於疊層之間，用來作為垂直柱狀體的疊層間半導體本體(inter-stack semiconductor body)以及位於疊層上，用來連接疊層間垂直通道結構(inter-stack vertical channel structures)120的連接單元130。在本實施例中，連接單元130包括半導體，例如多晶矽，具有相對較高的摻雜濃度，因此具有比位於疊層之間的垂直通道結構120要高的導電性。其中，垂直通道結構120係提供作為疊層中記憶胞的通道區。在另外一些實施例中，連接單元130可以是位於疊層上方之圖案化金屬層的一部分，並藉由層間連接線(interlayer connectors)或插塞(plugs)連接至垂直柱狀體。
記憶體元件包括多層資料儲存結構，位於疊層中多個中間平面(WL)的偶數和奇數導電條帶的側表面以及多個位線結構的疊層間垂直通道結構120的交叉點180的界面區上。多層資料儲存結構的外表面與導電條帶的襯裡層接觸。
記憶層可以包括多層資料儲存結構，例如快閃記憶體技術領域所習知的快閃記憶體技術，包括，矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide、ONO)結構、矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)結構、能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)。在另一些其他實施例中，記憶層可以是如下文第19圖所述的介電電荷捕捉結構。可參見H.T.Lue等人，於2016年7月12日所公告，編號9,391,084，標的為「BANDGAP-ENGINEERED MEMORY WITH MULTIPLE CHARGE TRAPPING LAYERS STORING CHARGE」的美國專利案。並藉由引用併入的方式，將該專利案全文收載於本說明書之中。在又一些其他實施例中，記憶層可以包括，例如使用多晶矽電荷儲存層(polysilicon charge storage layer)的，浮置閘極結構。
在一個例示的記憶體元件中，記憶體材料的介電層115可以包括能隙工程複合穿隧介電層(bandgap engineered composite tunneling dielectric layer)。其包括一層厚度小於2奈米(nm)的二氧化矽層、一層厚度小於3奈米的氮化矽層以及一層厚度小於4奈米的二氧化矽層。在一實施例中，此一複合穿隧介電層係由一層極薄的(例如15埃(Å))矽氧化物層O1、極薄的(例如30埃(Å))氮化矽層N1以及一層極薄的(例如35埃(Å))矽氧化物層O2所組成。這導致複合穿隧介電層由半導體本體的界面起算，偏移了15埃或更小的距離，價帶能量水準增加約2.6eV。矽氧化物層O2藉由一個具有較低價帶能階水準(valence band energy level)(較高電洞穿隧能障(hole tunneling barrier))和較高導帶能階水準(conduction band energy level)的區域，使氮化矽層N1與電荷捕捉層分隔第二偏移距離(例如距界面約30埃至45埃)。因為第二偏移位置距離介面距離較遠，電場足夠誘發電洞穿隧以提高價帶能階水準，以到達有效消除電洞穿隧能障的程度。因此，矽氧化物層O2不足以干擾有關電洞穿隧的電場，可同時提高工程穿隧介電材質(engineered tunneling dielectric)在低場中阻擋漏電的能力。上述材質層可以採用，例如低壓化學氣相沉積(LPCVD)，共形沉積而成。
在本實施例中，記憶體材料中介電層115的電荷捕捉層，可以包括一層厚度大於50埃的氮化矽材料。例如，藉由低壓化學氣相沉積法所形成，厚度約70埃的氮化矽材料。也可以採用其他電荷捕捉材料和結構，例如包括氮氧化矽(SixOyNz)、富矽氮化物(silicon-rich nitride)嵌入式奈米顆粒的捕捉層。
在本實施例中，記憶體材料中介電層115的介電阻擋層(blocking dielectric layer)，可以包括一層厚度大於50埃的二氧化矽材料。例如，藉由低壓化學氣相沉積法或對氮化物進行其他濕式轉化，例如濕式爐氧化製程(wet furnace oxidation process)，所形成厚度約90埃的二氧化矽材料。其他介電阻擋材質可以包括，例如氧化鋁，的高介電常數材料。
用來形成能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(BE-SONOS)、矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide、ONO)薄膜和通道材料等層的沉積技術，可以包括低壓化學氣相沉積製程。另外，也可使用其他工具，例如原子層沉積(Atomic Layer Deposition，ALD)工具，來形成上述的薄膜層。位於串列選擇線和接地選擇線中的閘氧化層，可以具有與記憶層不同的材料組成分。
包括通道結構和資料儲存結構的垂直柱狀體組合在本文中被稱為主動柱狀體(例如，主動柱狀體148)。在本實施例中，交叉點180上的記憶胞係建構於NAND串列之中。在一些配置中，兩個分離的NAND串列係建構在單一疊層間通道結構的兩側。這兩個分離的NAND串列可以獨立進行每一記憶胞單一位元操作(single-bit-per-cell)或每一記憶胞多位元操作，以完成抹除、寫入和讀取等操作。在其他實施例中，垂直柱狀體可以穿過用來作為字元線的具有介電襯裡層的複 數個導電條帶，進而形成複數個閘極圍繞式記憶胞(gate-all-around memory cells)。
在本實施例之中，參考導線(reference conductor)160係位於導電條帶之底部平面層(GSL)和積體電路基材(未繪示)之間。至少有一條參考線結構直交排列在複數個疊層之上，包括位於疊層之間，並與參考導線160電性連接的疊層間垂直導體單元140，以及位於疊層(例如，疊層149)上方，用來連接疊層間垂直導體單元140的連接接觸墊(linking contact pads)150。疊層間垂直導體單元140可以使用與疊層間垂直通道結構120相同的材料來形成。或者，使用可提供比疊層間垂直通道結構120之導電性更高的材料來形成。
在第1圖所繪示的結構中，串列選擇線(例如，串列選擇線162)位於每一個主動柱狀體(例如，主動柱狀體148)的每一側。字元線(例如，字元線163)也位於每一個主動柱狀體(例如，主動柱狀體148)的每一側。另外，接地選擇線(例如，接地選擇線161)位於每一個主動柱狀體(例如，主動柱狀體148)的每一側。
記憶體元件包括位於導電條帶頂部平面層或上方階層之界面區的串列選擇開關190，以及位於導電條帶底部平面層(接地選擇線GSL)之界面區的參考選擇開關179。在一些實施例中，資料儲存結構的介電層可以做為串列選擇開關190和參考選擇開關179的閘介電層。
記憶體元件包括連接至複數個位元線結構的第一覆蓋圖案化導電層(未繪示)，包括連接到感測電路的多個全域位元線。記憶體元件還包括，可以被圖案化，且位於第一覆蓋圖案化導電層上方或下方的第二覆蓋圖案化導電層(未繪示)。第二覆蓋圖案化導電層連接到至少一條參考線結構，例如與連接接觸墊150接觸。第二覆蓋圖案化導電層經由至少一條參考線結構連接到一參考電壓源，或用來提供參考電壓的電路。
在第1圖所繪示的實施例中，位元線結構中的連接單元130包括N+摻雜的半導體材料。位元線結構中的疊層間垂直通道結構120包括無摻雜或輕摻雜，適合作為通道的半導體材料。在第1圖所繪示的實施例中，參考導線160包括N+摻雜的半導體材料。至少一條參考線結構中的連接接觸墊150包括N+摻雜的半導體材料。至少一條參考線結構中的疊層間垂直導體單元140，也包括N+摻雜的半導體材料。
在一些實施例中，為了降低參考導線160的電阻值，記憶體元件包括鄰接於參考導線160的底部閘極101。在讀取操作中，可藉由對底部閘極101下方的摻雜井或基材中的井區，亦或對底部閘極101下方的其他圖案化導體結構，施加一個適當通過電壓的方式，來開啟底部閘極101，藉以增加參考導線160的導電度。
第2圖係繪示位於字元線區域中，包括兩個垂直通道膜80a/80b的主動柱狀體和包括兩個垂直通道膜81a/81b之主動柱狀體的中間部分。在這個圖式中，具有垂直通道結構的主動柱狀體包括被間隙分隔開的偶數和奇數薄層通道薄膜，分別產生一個由薄膜半導體 層所形成的第一主動柱狀體部分(垂直通道膜80a)、一個由薄膜半導體層所形成的第二主動柱狀體部分(垂直通道膜80b)、一個由薄膜半導體層所形成的第一主動柱狀體部分(垂直通道膜81a)以及一個由薄膜半導體層所形成的第二主動柱狀體部分(垂直通道膜81b)。資料儲存結構84和85位於字元線的兩邊，包括左邊的偶數字元線90和92和右邊的奇數字元線91和93。字元線91和93具有如上所述的介電襯裡層，可由高介電常數材料所構成。
第3圖係繪示第1圖中位於單一主動垂直柱狀體上的NAND串列電路圖，其繪示出位於主動垂直柱狀體的每一側上的NAND串列。主動垂直柱狀體由位元線接觸118(例如，連接至第1圖之連接單元130的連接線)延伸至源極線接觸119(例如，連接至第1圖之參考導線160的連接線)。源極線接觸119將這些主動垂直柱狀體連接至對應於第1圖之參考導線160的參考線125。參考線125可由層間導體126連接到圖案化導體的接觸127，用來作為NAND陣列之共用源極線CSL。如圖所示，位於位元線接觸118和源極線接觸119之間的主動垂直柱狀體包括偶數NAND串列121-Even和奇數NAND串列121-Odd。主動垂直柱狀體設置在偶數和奇數導體疊層之間，其中偶數疊層中的上方階層包括偶數串列選擇線，並且奇數疊層中的上方階層包括奇數串列選擇線。疊層中的中間階層包括偶數和奇數NAND串列的偶數和奇數字元線WL0至WL(n)。疊層中的下方階層包括偶數接地選擇線GSL和奇數接地選擇線GSL。
此處所描述的記憶體結構，其中每個主動垂直柱狀體提供位於U形NAND串列中的記憶胞薄層通道結構，其可以藉由與第2圖類似的結構來實現。第4圖係繪示位於單一主動垂直柱狀體上的U形NAND串列電路圖。U形NAND串列連接於位元線接觸128和共用源極線接觸129之間。其中，在本實施例中，奇數疊層中的上方階層，包括奇數串列選擇線，用來作為NAND串列之第一開關131的閘極；且偶數疊層中的上方階層，包括偶數接地選擇線，用來作為NAND串列之第二開關132的閘極。疊層中的中間階層包括偶數和奇數字元線WL0至WL(i)，其中奇數字元線包括字元線WL0到字元線WL(i)，偶數字元線包括字元線WL(i+1)到字線WL(n)。在疊層的底部134，提供薄層通道結構的多個薄膜半導體層彼此電性連接，例如這些薄膜半導體層係由形成於導電條帶疊層之間隙空間中的單一連續薄膜所組成。在圖式所繪示的實施例中，包括輔助閘極結構135，通過閘介電層連接到疊層底部134的薄膜半導體層。輔助閘極結構135可以用來誘發反轉區域，以改善偶數和奇數兩側間導電條帶的導電性。輔助閘極結構135可以藉由位於主動垂直柱狀體下方之基材中的摻雜區或使用其它技術來實現。U形串列包括設置在偶數疊層側面以串聯方式連接的偶數記憶胞和設置在奇數疊層側面以串聯方式連接的奇數記憶胞。
第5圖係繪示穿過包括水平導電條帶31和32之疊層的部分垂直柱狀體結構剖面圖。其中，水平導電條帶31和32係配置來作為字元線，並且藉由疊層中的絕緣條帶33來彼此隔離。垂直柱狀體包括由半導體材料，例如多晶矽、多晶矽鍺(polycrystalline silicon-germanium)、多晶鍺(polycrystalline germanium)或其他半導體，所構成的垂直通道30。垂直柱狀體也包括如前所述的多層資料儲存結構。多層資料儲存結構包括一穿隧層34。在本實施例中，穿隧層34具有用來與垂直通道30接觸之第一矽氧化物層、位於第一矽氧化物層上的氮化矽層以及位於氮化矽層上的第二矽氧化物層。多層資料儲存結構包括一介電電荷儲存層35。在本實施例中，介電電荷儲存層35可以是一氮化矽層。多層資料儲存結構包括一阻擋層36。在本實施例中，阻擋層36具有一外表面。阻擋層36可以是二氧化矽或其它絕緣材料或這些材料的組合。在一些實施例中，這些絕緣材料包括高介電常數材料。
水平導電條帶31和32包括字元線材料，例如金屬或摻雜半導體。在一些實施例中，字元線材料包括P+摻雜多晶矽。亦可使用N+摻雜多晶矽。其他實施例則是使用金屬，用於形成導電條帶31和32的金屬化合物或金屬和金屬化合物的組合，例如鉑、氮化鉭、金屬矽化物、鋁或其它金屬或金屬化合物閘極材料(例如，來自鈦、氮化鈦、鉭(Ta)、釕(Ru)、銥(Ir)、二氧化釕(RuO2)、二氧化銥(IrO2)、鎢、氮化鎢(WN)等)。在一些實施例中，較佳是選用具有功函數值高於4eV的材料，更佳是選用具有功函數值高於4.5eV的材料。適合用來作為水平導電條帶31和32之字元線材料的各種高功函數材料揭露於Wei Zheng等人，於2005年6月28日所公告，編號6,912,163，標的為「MEMORY DEVICE HAVING HIGH WORK FUNCTION GATE AND METHOD OF ERASING SAME」的美國專利案中。並藉由引用併入的方式，將該專利案全文收載於本說明書之中。
絕緣條帶33，例如可以由二氧化矽所構成。在其它實施例中，絕緣條帶33包括二氧化矽，氮化矽，其它介電材料或上述介電材料的組合。
水平導電條帶31和32分別具有介電襯裡層42和38。介電襯裡層42和38位於水平導電條帶31和32的側壁(例如，側壁37)上，並與多層資料儲存結構的外層的外表面39接觸。此外，本實施例中的介電襯裡層42和38覆蓋於水平導電條帶31和32的上表面(例如，表面40)和下表面(例如，表面41)。介電襯裡層42和38可以包括高介電常數材料，例如介電常數大於7的材料，例如氧化鋁(Al2O3)、氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鋁矽(AlSiO)、矽氧化鉿(HfSiO)和矽酸鋯(ZrSiO)。在一些實施例中，較佳為氧化鋁和氧化鉿。在一些實施例中，介電襯裡層42和38的厚度可以實質介於0.1奈米至20奈米之間。在一些實施例中，較佳係實質介於2奈米至5奈米之間。在一些實施例中，介電襯裡層42和38可以包括氮化矽，具有比二氧化矽更高的介電常數。在一些實施例中，介電襯裡層42和38也可以包括不同於絕緣條帶33的材料。
介電襯裡層42和38可以將位於水平導電條帶31和32與多層資料儲存結構之間的接觸區域加以密封。介電襯裡層42和38也可以與多層資料儲存結構的外層配合以改善 操作特性，包括保留時間、漏電、耐久性、穿隧特性和其他記憶體元件之記憶胞所測量到的效能。
第6圖至第18圖係繪示用來製作垂直薄層通道膜結構的製造流程圖。第6圖係繪示在半導體基材上形成絕緣層1101之後的製程階段，絕緣層1101可以包含氧化矽或其它介電材質。
為了形成第6圖所繪示的結構，複數層由犧牲材料，例如磊晶(epitaxial)或多晶(polycrystalline)鍺、磊晶或多晶矽鍺或磊晶或多晶矽所構成，並藉由絕緣材料，例如二氧化矽或其它絕緣材料，所分隔的犧牲層，被設置在絕緣層1101上。在本實施例中，可以在頂部層1105上沉積一層用來提供拉伸應力(tensile stress)的氮化矽層。當對疊層進行高深寬比(aspect ratios)和窄線(narrow lines)蝕刻時，此一氮化矽層可以改善疊層的均勻性並減少彎曲。
絕緣材料層可以包括其它絕緣材料和上述絕緣材料的組合。在本實施例中，除了頂部層1105之外，所有的絕緣層皆由相同的材料所組成。在其他實施例中，可以使用不同的材料來形成不同的絕緣層，以因應特定的設計目標。在形成上述的層後，進行圖案化蝕刻，以在疊層中形成複數個導電條帶疊層，疊層中的導電條帶係藉由多個絕緣條帶來彼此分離。
第6圖係繪示在蝕刻複數層，並停止於絕緣層1101，藉以定義出複數個導電條帶疊層，包括疊層1110、1111、1112和1113，之後的製程階段。疊層1110、1111、1112和1113包括至少一個可用以對應形成輔助閘極之導電條帶的犧牲條帶1010底部平面層、複數個可用以對應形成字元線之導電條帶的犧牲條帶1011-1014中間平面層，以及可用以對應形成串列選擇線和接地選擇線之導電條帶的犧牲條帶1015頂部平面層。複數個中間平面層可以包括N個平面層，範圍從疊層的0到N-1。每個疊層上配置一個氮化矽頂部層1105的絕緣條帶。疊層1110、1111、1112和1113中，包括如疊層1110中標記為絕緣條帶1120、1121、1122、1123、1124、1125和1126的平面層，係用來將疊層中的犧牲條帶1010-1015彼此隔離。
第7圖係繪示在溝槽的上方和側壁上形成記憶層之後的的製程階段，進而準備在多個疊層中的犧牲條帶的側面上形成如上所述的多層資料儲存結構。記憶層與複數個犧牲條帶的側壁接觸。記憶層可以包括如圖所示的多層資料儲存結構，其包括前述實施例討論過的穿隧層1132、電荷儲存層1131和阻擋層1130。在一個較佳實施例中，記憶層可以由如下所述之第19圖來實現。
第8圖係繪示形成適合用來作為記憶胞通道的薄膜半導體層1140之後的製程階段。其中，薄膜半導體層1140具有與複數個疊層中的多層資料儲存層共形的表面。薄 膜半導體層1140較佳包括一種選擇用來與犧牲材料相容，且在後續選擇性移除犧牲條帶時不會損壞的材料。在一些犧牲材料包括鍺或矽鍺的實施例中，薄膜半導體層1140可以包括多晶矽，例如輕摻雜或未摻雜的多晶矽。在一些犧牲材料包括多晶矽的實施例中，薄膜半導體層1140可以包括鍺或矽鍺。
在介電電荷儲存的實施例中，薄膜半導體層1140至少在形成記憶胞的區域中與穿隧層1132接觸。構成薄膜半導體層1140的材料，包括通過材料的選擇，選出適合的半導體材質，例如矽，以及適合的摻雜濃度(例如未摻雜或輕摻雜)，可以至少在疊層間的區域中，用來作為垂直記憶胞串列的通道區。在一些實施例中，薄膜半導體層1140可以具有約10奈米或更小的厚度。如圖所示，在疊層之間的區域1141中，薄膜半導體層1140延伸到疊層間的溝槽底部，並且覆蓋在絕緣層1101上。可以藉由對薄膜半導體層1140進行短暫的氧化，而在薄膜半導體層1140上形成氧化物薄層。
第9圖係繪示利用絕緣材料，例如二氧化矽，在疊層間的薄膜半導體層1140內表面上進行填充步驟之後的製程階段。在一些實施例中，會至少在與犧牲條帶的中間階層相鄰的區域中留下空氣間隙(air gap)。在填充步驟之後，可以施加回蝕或例如化學機械研磨(chemical mechanical polishing)的平面化步驟，藉以將薄膜半導體層1140的頂部表面暴露出來。在如圖所繪示的實施例中，填充物1160在記憶胞的區域中包括間隙(例如，間隙1161)。在鄰接可用來作為串列選 擇線和接地選擇線的犧牲條帶之頂部層的區域(例如，區域1162)中，以及在鄰接可用來作輔助閘極線的犧牲條帶之底部層的區域(例如區域1163)中，可以使用氧化物材料完整地填充疊層之間的區域。在其他實施例中，可以形成絕緣襯裡層，而在整個疊層中留下間隙。
第10圖係繪示進行柱狀體切割蝕刻(pillar cut etch)之後的製程階段，其包括在疊層之間蝕刻多個穿過多個薄膜半導體層的開孔，以形成多個垂直柱狀體。雖然圖中的這些開孔是矩形，但是其僅係為了例示說明，開孔可以是橢圓形或圓形或適合特定蝕刻技術所採用的其他形狀。在本實施中，開孔向下延伸使絕緣層1101暴露出來。最後，開孔和垂直柱狀體形成在偶數疊層(例如，疊層2011-E)和奇數疊層(例如疊層2011-O)之間。在本實施例中，垂直柱狀體包括被設置於疊層2011-E和疊層2011-O之間的絕緣結構2002所隔離的垂直通道結構。垂直通道結構包括用來作為垂直通道薄膜，且具有外表面和內表面的偶數和奇數薄膜半導體層。偶數和奇數薄膜半導體層的外表面設置在對應於偶數和奇數疊層之側壁上，用來形成立體記憶胞陣列的資料儲存結構上，並且與資料儲存結構接觸。偶數和奇數薄膜半導體層的內表面藉由絕緣結構(例如，絕緣結構2000)分開，在本實施例中，絕緣結構包括絕緣材料層和位於記憶胞區域中的間隙。在薄通道的實施例中，垂直通道結構中的偶數和奇數薄膜半導體層具有10奈米或更小的厚度。
如第10圖所繪示，垂直柱狀體的佈局係呈現蜂窩狀排列，使得垂直柱狀體的每一行，沿著行方向(row direction)與相鄰的 行產生偏移。這種蜂窩排列結構有助於形成於其上方的位元線具有更緊密的間距(pitch)。絕緣填充物(未示出)被填充於垂直柱狀體之間的孔洞中。
在圖案化開孔蝕刻之後，在薄膜半導體層1140上表面摻雜開孔陣列的圖案，藉以在疊層頂部上形成連續的薄膜半導體層，並連接至垂直柱狀體的垂直通道膜。在第10圖中，薄膜半導體層1140的一部分1140-O覆蓋奇數疊層2011-O；薄膜半導體層1140的另一部分1140-E覆蓋偶數疊層2011-E，並且沿著疊層2011-E的頂部連續連接位於絕緣結構2002右側壁上的垂直通道膜、位於絕緣結構2003左側壁上的垂直通道膜和位於絕緣結構2004左側壁上的垂直通道膜。
第11圖係繪示在進行選擇性移除製程，以移除疊層中的犧牲條帶，藉以在絕緣條帶之間形成空隙之後的結構。因此，在圖中最左側的疊層中，在移除對應的犧牲條帶1010-1015之後，空隙1010x、1011x、1012x、1013x、1014x和1015x是開放的。其中，提供用來移除犧牲條帶的通道，是通過垂直柱狀體之間的垂直通孔。
可以使用選擇性蝕刻製程來移除犧牲條帶。例如，相對於二氧化矽和矽，適合用來對包含鍺的犧牲條帶進行選擇性蝕刻的化學物質，描述於Orlowski等人，於2010年所公開的「“Si,SiGe,Ge,and III-IV Semiconductor Nanomembranes and Nanowires Enabled by SiGe Epitaxy,”ECS Transactions,33(6)777-789(2010)10.1149/1.3487608 © The Electrochemical Society」的論文中。並藉由引用併入的方式，將該論文全文收載於本說明書之中。Orlowski描述了三 種不同的蝕刻化學成分，用來相對於矽選擇性移除矽鍺或鍺，包括「使用純的四氟化碳(CF4)作為蝕刻氣體，在後方注入電漿反應器(downstream plasma reactor)中進行化學電漿蝕刻、氯化氫(HCl)蝕刻；和使用化學物質，氫氟酸/硝酸/醋酸(HF/HNO3/CH3COOH)進行濕蝕刻」(第780頁)。這些蝕刻化學物質也可以相對於二氧化矽，選擇性地移除矽鍺或鍺。Orlowski還描述了相對於矽鍺或鍺，選擇性地移除矽的蝕刻化學成分，包括「使用四氟化碳/氧氣/氮氣(CF4/O2/N2)之氣體的組合」的乾式蝕刻法，以及「使用如硝酸或過氧化氫(H2O2)的氧化劑與蝕刻劑(氫氟酸)」的濕式蝕刻方法(第782頁)。
選擇性蝕刻的結果，絕緣條帶(例如，絕緣條帶1121-1125)保持懸掛在垂直柱狀體之間，垂直通孔中的開口可允許選擇性蝕刻化學物質進入至絕緣條帶之間。
第12圖係繪示使用介電襯裡層(例如，介電襯裡層2006)和字元線材料來填充將用來形成導電條帶(例如導電條帶1010c、1011c、1012c、1013c、1014c和1015c)的所有空隙之後的結構。適合用來形成介電襯裡層和字元線材料的材料，可以參照第5圖所述的內容來進行選擇。在將所有空隙填滿之後，使用蝕刻製程來清潔垂直通孔中的多餘導電材料，並且使用沉積製程，以介電材料(未繪示)來填充垂直通孔。可以使用高度共形的化學氣相沉積(highly conforming chemical vapor deposition)技術或原子層沉積技術來沉積高介電常數介電襯裡 層。同樣的，字元線材料也可以使用高度共形的化學氣相沉積技術或原子層沉積技術來進行沉積。
第13圖係繪示進行圖案化蝕刻，以分割殘留在疊層上方的薄膜半導體層1140，藉以形成陣列連接線(array connections)之後的結構。在圖案化蝕刻之後，薄膜半導體層1140可以被區分成覆蓋奇數疊層的部分2070和2071以及覆蓋偶數疊層的部分2073、2074、2075、2078和2079。疊層的部分2070和2071將位於NAND串列之共用源極線一側的垂直柱狀體連接在一起(例如將部分2071連接到部分2076和2077)，並且為連接至共用源極線的層間連接線提供落著區(landing areas)。疊層的部分2073、2074、2075、2078和2079彼此分離並且用來提供層間連接線作為落著區，藉以與位元線形成獨立的連接。在圖示中，包含有垂直通道結構的垂直柱狀體標示出，位於NAND串列之串列選擇線一側的垂直通道膜頂部上的銲墊圖案。但是位於NAND串列之接地選擇線一側的銲墊圖案則不完整。
第14圖係繪示，在後續製程階段中，以層間介電材料(未示出)來形成接觸插塞陣列(2020、2021、2022、2023、2024、2025、2026和2027)，並落著於部分薄膜半導體層1140上之後的上部結構。此一製程可以包括在陣列頂部形成材料為，例如氧化矽，厚度約為，例如100奈米至500奈米之間，的層間介電層。接著，形成穿過層間介電層的插塞通孔(Vias)，藉以將位於薄膜半導體層1140頂部上的落著區暴露於外。接觸插塞可以包括多晶矽插塞或與在垂直通道結構的上表面所使用的導電材料相容的其它材料。接觸插塞2020和2024與部分2070 和2071電性連接，疊層的部分2070和2071與位於垂直柱狀體之接地選擇線側邊的薄通道膜相連。接觸塞2021、2022、2023、2025、2026和2027分別與疊層的部分2073、2074、2075、2078、2079電性連接，且分別連接至位於包括垂直通道結構之垂直柱狀體的串列選擇線同側的未標記部分。這些未標記部分與位於垂直柱狀體的串列選擇線側邊的薄通道膜相連。
第15圖係繪示，在後續製程階段中，形成覆蓋於層間介電材料(未繪示)上的層間連接線(2030、2031、2032、2033、2034、2035、2036和2037)的上部結構。層間連接線包括位於層間介電材料中的鎢插塞或其他金屬材料。在本實施例中，層間連接線2030-2037由上方對準多晶矽接觸插塞(例如，接觸插塞2027)，並與多晶矽接觸插塞電性接觸。在本實施例中，可以使用無邊界氮化矽製程(borderless silicon nitride process)，或使用可以在層間連接線與位於其下方之多晶矽插塞之間形成良好電性連接的其它技術來進行對準。
在其他實施例中，可以使用其他材料的組合或使用單一內連線插塞(interconnection plug)來形成層間連接。
第16圖係繪示，在後續製程階段中，形成包括導線2040和2044以及與層間連接線(例如，層間連接線2037)接觸的墩柱(posts)2041、2042、2043、2045、2046和2047的第一圖案化導電層。導線2040和2044連接到NAND串列靠近接地選擇線的一側，且在一些陣列配置中，可以用來作為共同源 極線。墩柱2041、2042、2043、2045、2046和2047為串列選擇線的側邊提供了電性連接，通過第一圖案化導體層，將NAND串列連接到如下所述的覆蓋圖案化導電層。
第17圖係繪示形成層間連接線2051、2052、2053、2055、2056和2057之後的結構，藉由如第16圖所繪示的墩柱(例如，墩柱2047，將NAND串列的串列選擇線的側邊連接到覆蓋圖案化導電層。層間連接線2051可以是一種在X方向具有較窄寬度(例如約20奈米)的橢圓形或細長形狀，以便於與覆蓋於上方的位元線緻密圖案形成連接。
第18圖係繪示在層間連接線2051、2052、2053、2055、2056和2057上形成第二圖案化導電層(例如在一製程中，第二圖案化導電層為金屬層)之後的結構。在本實施例中，第二圖案化導電層包括位元線2060、2061和2062。可以使用自對準雙圖案化(SADP)製程對位元線進行圖案化，以達到狹窄間距的目的。如第18圖所繪示，薄膜半導體層的部分2070，通過層間連接線連接到第一圖案化導電層中，作為源極參考線的導線2040。其中，薄膜半導體層的部分2070沿著行(row)連接至垂直柱狀體中的NAND串列的接地選擇線側邊的垂直通道膜。同樣地，薄膜半導體層的部分2071，通過層間連接線連接到第一圖案化導電層中，作為源極參考線的導線2044。其中，薄膜半導體層的部分2071也沿著行連接至垂直柱狀體中的NAND串列的接地選擇線側邊的垂直通道 膜。薄膜半導體層的部分2073和2079，通過層間連接線連接到第一位元線2060。其中，薄膜半導體層的部分2073和2079沿著第一列(column)連接至垂直柱狀體中的NAND串列的串列選擇線側邊。薄膜半導體層的部分2075和2079，通過層間連接線連接到第二位元線2061。其中，薄膜半導體層的部分2075和2079沿著列連接至垂直柱狀體中的NAND串列的串列選擇線側邊。薄膜半導體層的部分2074和2078，通過層間連接線連接到第三位元線2062。其中，薄膜半導體層的部分2074和2078沿著列連接至垂直柱狀體中的NAND串列的串列選擇線側邊。
此一結構標示出了位於對應偶數和奇數導電條帶疊層之間的多個垂直柱狀體。垂直柱狀體包括具有外表面和內表面的薄膜半導體層。外表面位於用來形成記憶胞立體陣列之偶數和奇數疊層側壁的資料儲存結構上。記憶胞被連接以形成電流路徑，從偶數垂直通道膜的上端流到下端，再從奇數垂直通道膜的下端流到上端。
第18圖係繪示一種記憶體元件，其中導電條帶疊層被溝槽所分開。圖中的介電襯裡層、位於第一和第二疊層中的導電條帶，係描述一個與U形NAND串列互連的電路配置。導電條帶的第一和第二疊層具有位於溝槽的第一和第二側邊上的側壁。其中，溝槽係用來分隔導電條帶的第一和第二疊層。資料儲存結構形成在溝槽中導電條帶的側壁上。 垂直柱狀體位於溝槽中第一和第二疊層之間。每個垂直通道結構包括第一薄膜半導體層和第二薄膜半導體層，垂直地與位於溝槽的相反兩側邊上的資料儲存結構接觸，且資料儲存結構在溝槽的底部電性連接。第一疊層中的上方條帶係建構來作為第一開關的閘極。例如，第一開關係在第一薄膜半導體層中具有通道的串列選擇開關。第二疊層中的上方條帶係建構來作為第二開關的閘極。例如，第二開關係在第二薄膜半導體層中具有通道的接地選擇開關。第一和第二疊層中的中間條帶來作為字元線。第一和第二疊層中的底部條帶係建構為輔助閘極。一或多個圖案化導電層覆蓋於第一和第二疊層上方。第一層間連接線將第一導線(例如位元線2060)連接到垂直柱狀體中的第一薄膜半導體層的頂部表面。第二層間連接線將第二導線(例如，導線2040)連接到垂直通道結構中第二薄膜半導體層的頂部表面。在相同的第一和第二疊層之間建構額外的垂直柱狀體，以使位於溝槽第二側邊上的全部第二薄膜半導體層彼此電性連接，並且可以共享連結至相同的源極參考線。此外，在相同的第一和第二疊層之間建構額外的垂直柱狀體，以使位於溝槽第一側邊上的第一薄膜半導體層彼此電性分離，並且可以使用單獨的層間連接線(例如，第三層間連接線)，連到單獨的接位元線。
第三疊層和第二疊層之間的垂直通道結構包括第一薄膜半導體層以及第二薄膜半導體層。第一薄膜半導 體層沿著溝槽的第一側邊，且位於第三和第二疊層之間的第二疊層側壁上。第二薄膜半導體層沿著溝槽的第二側邊，且位於第三和第二疊層之間。垂直通道結構的第一薄膜半導體層位於第三疊層和第二疊層之間，可以(通過薄膜半導體層的部分2071)與位於第一疊層和第二疊層之間的垂直通道結構的第二薄膜半導體層電性連接。
第19圖係繪示使用本文所述之結構的能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽介電電荷儲存層的簡化圖。包括上述實施例，本文所述的結構也可以適用於其他電荷儲存結構。
介電電荷捕捉結構包括與垂直通道結構6050接觸的穿隧層，其包括一種複合材料和多層結構。此多層結構包括矽氧化物第一穿隧層6053、氮化矽穿隧層6054和矽氧化物第二穿隧層6055。
位於通道結構6050表面6050a上的二氧化矽第一穿隧層6053可以使用，例如原位蒸汽生成(In-Situ Steam Generation ISSG)技術以及可選擇性的氮化製程(optional nitridation)來形成。其中，氮化製程係在沉積之後以一氧化氮進行退火(post deposition NO anneal)或在沉積時於環境中添加一氧化氮來實現。二氧化矽第一穿隧層6053的厚度小於20埃，較佳介於7埃至15埃之間。可以使用替代物，例如氮氧化物，來形成第一穿隧層6053，以改進他的耐久性，以及/或對 其進行氟化處理(fluorine treatments)，以改善界面狀態的品質(interface state quality)。
氮化矽穿隧層6054也稱為穿隧氮化物層，其係位於矽氧化物第一穿隧層6053之上。且使用，例如低壓化學氣相沉積製程，採用，例如二氯矽烷(dichlorosilane，DCS)和氨(NH3)，作為前驅物，在攝氏680℃下形成。在另一些實施例中，穿隧氮化物層包括使用類似的製程，以氧化亞氮(N2O)作為前驅物，所製備的氮氧化矽(silicon oxynitride)。氮化矽穿隧層6054的厚度小於30埃，較佳介於10埃至30埃之間；例如，包括20埃。由於穿隧層6054的厚度縮小，所以電荷儲存量較差。
雖然穿隧層6054提供了較低的電洞能障高度(hole barrier height)，有助於FN抹除(FN erasing)時的電洞注入(hole injection)。但穿隧層6054仍具有較低的電荷捕捉效率(trapping efficiency)。適用於穿隧層6054的各種材料及其與矽的價帶偏移(valence band offsets)詳述如下：SiO2，4.4eV、Si3N4，1.8eV、Ta2O5，3.0eV、BaTiO3，2.3eV、BaZrO3，3.4eV、ZrO2，3.3eV、HfO2，3.4eV、Al2O3，4.9eV、Y2O3，3.6eV、ZrSiO4，3.4eV。其中，Si3N4具有1.8eV最低的電洞能障高度。還可能包含其他材料。
二氧化矽第二穿隧層6055位於氮化矽穿隧層6054上方，係使用例如低壓化學氣相沉積和高溫氧化物(High Temperature Oxide，HTO)沉積製程，所形成。二氧化矽第二穿隧層6055的厚度小於45埃，較佳介於15埃至45埃之間；例如，包括30埃。第二穿隧層6055 提供足夠的阻擋層厚度以阻止電荷損失，可改善電荷保留。第二穿隧層6055可阻擋直接穿隧漏電(direct tunneling leakage)。其它低漏電氧化物，例如氧化鋁(Al2O3)可能也適用於此。
在本實施例中，第一電荷儲存層6056，包括氮化矽；厚度大於45埃，較佳介於45埃至80埃之間；例如，包括55埃；且使用例如低壓化學氣相沉積來形成。也可以採用其它電荷捕捉材料和結構，例如氮氧化矽(SixOyNz)、富矽氮化物、富矽氧化物(silicon-rich oxide)、包括嵌入式奈米顆粒(embedded nano-particles)的捕獲層...等。不同的電荷捕捉材料，可以參照Bhattacharyya等人，於2006年11月23日所公開，編號2006/0261401 A1，標的為「Novel Low Power Non-Volatile Memory and Gate Stack」的美國專利申請案中。目前已公告為美國專利案，編號7,612,403。具有較高電荷捕捉效率的替代材質可以是，氮氧化合物，富矽氮化物，嵌入式奈米顆粒和氧化鉿。
二氧化矽第一阻擋層6057位於第一電荷儲存層6056上方，係使用例如低壓化學氣相沉積和高溫氧化物沉積製程所形成。二氧化矽第一阻擋層6057的厚度小於70埃，較佳介於50埃至70埃之間；例如，包括55埃。第一阻擋層6057提供足夠的阻擋層厚度以阻止電荷損失，以及電荷儲存層6056和6059之間的電荷傳輸。其它低漏電氧化物，例如氧化鋁(Al2O3)可能也適用於此。
在本實施例中，第二電荷儲存層6059，包括氮化矽，厚度大於30埃，較佳介於30埃至60埃之間；例如，包括40埃；且使用例如低壓化學氣相沉積來形成。其他實施例類似第一電荷儲存層 6056。第二電荷儲存層6059在FN抹除期間捕獲電子，以停止閘極電子注入(gate electron injection)，允許藉由通道電洞注入來對第一電荷儲存層6056進行連續抹除。具有較高電荷捕捉效率的替代材質可以是，氮氧化合物，富矽氮化物，嵌入式奈米顆粒和氧化鉿。
二氧化矽第二阻擋層6052位於第二電荷儲存層6059上方，係使用例如低壓化學氣相沉積和高溫氧化物沉積製程所形成。二氧化矽第二阻擋層6052的厚度小於60埃，較佳介於30埃至60埃之間；例如，包括35埃。在一些實施例中，二氧化矽第二阻擋層6052和第二電荷儲存層6059可以省略。
最後，使用上述製程形成的字元線材料層6058以及介電襯裡層6090係設置來與第二阻擋層6052的外表面接觸。
第20A圖和第20B圖係繪示本說明書所述之記憶體元件的方法流程圖。此方法包括識別基材上用來形成具有類似第18圖所繪示之結構的立體記憶體區塊(memory block)的區域。此方法包括對每個區域，例如藉由在基材上沉積二氧化矽層或其它介電材料或上述材料之組合，以在基材上形成絕緣層(參照步驟3601)。此製程包括在絕緣層(例如，第18圖所繪示的絕緣層1101)上，形成複數個犧牲材料層，待由適合作為字元線的材料來替代，且被絕緣材料分隔。蝕刻前述的複數個層以定義出多個由犧牲條帶和絕緣條帶交替堆 疊的交替堆疊層(例如，第6圖所繪示的疊層1110和1111等)(參照步驟3602)。
此方法包括形成資料儲存結構(參照步驟3603)，該資料儲存結構包括位於複數個疊層中犧牲條帶側壁上的記憶層。資料儲存結構可以包括如上所述的介電電荷捕捉結構。資料儲存結構的外表面與複數個犧牲條帶的側壁接觸。
此方法包括在複數個疊層上形成薄膜半導體層(例如第10圖所繪示的薄膜半導體層1140)，並且使其具有與複數個疊層上的記憶層共形的表面。薄膜半導體層向下延伸至位於疊層之間的溝槽側壁上，並覆蓋溝槽底部(參照步驟3604)。
在相鄰疊層側壁上相互面對的薄膜半導體層之間提供絕緣結構(例如，第11圖中所繪示的填充物1160)(參照步驟3605)。在一些實施例中，絕緣結構包括間隙，至少位於用來形成記憶胞的區域中。提供絕緣結構的步驟，可以包括僅留下用來隔離位於溝槽側壁上相互面對的薄膜半導體層的間隙，而不進行處理。
然後，對位於複數個犧牲條帶疊層之間的結構進行蝕刻，以形成通孔圖案來定義垂直柱狀體(參照步驟3606)。其中，垂直柱狀體包括，如第12圖所述，位於記憶胞區域中彼此分離的垂直通道薄膜。
在下一步驟中，通過通孔來移除犧牲條帶(參照步驟3607)。然後，使用介電材料，如上所述較佳是使用高介電常數材料，在移除犧牲條帶後所形成的空隙中形成襯裡層(參照步驟3608)。在形成襯裡層之後，以字元線材料填充空隙，並移除通孔中多餘的材料(參照步驟3609)。之後，以介電材料填滿通孔，藉以形成後續準備在其上方覆蓋圖案化連接線的結構(參照步驟3610)。
圖案化覆蓋在疊層上的半導體材料，以定義出位元線銲墊以及源極參考線銲墊(參照步驟3611)。垂直柱狀體包括連接到位元線銲墊(例如，疊層的部分2073)的一個垂直通道膜，以及連接到源極參考線銲墊(例如，疊層的部分2070)的一個垂直通道膜。不止一個垂直柱狀體可以共享源極參考線銲墊。然而，每個垂直柱狀體，僅連接到單一個位元線銲墊。
此方法還可以包括，形成第一覆蓋圖案化導電層以及連接到複數個位元線銲墊的層間連接線，其包括連接到感測電路的複數個全域位元線。以及形成連接到源極參考線的第二覆蓋圖案化導體層，並連接至參考電壓源(參照步驟3612)，如第18圖所述。此外，還可以形成相同或額外的圖案化導體層，其包括連接到導電條帶疊層中的串列選擇線條帶、接地選線條帶以及字元線銲墊的導線。
在本文的所有流程圖中，應當理解的是，許多步驟是可以相互組合，並行的方式實施或以不同的順序來執行，而不會影響其所欲達成的功能。在某些情況下，應當理解，只有在進行某些其他更改時，步驟的重新排列才能獲得相同的結果。在其他情況下，應當理解，只有在滿足某些條件時，步驟的重新排列將獲得相同的結果。此外，應當理解，這裡的流程圖僅係例示說明與本發明相關的步驟，且用於實現其他功能的多個附加步驟，可以在所例示的步驟之前、之後和之間執行。
形成垂直柱狀體的結果，記憶胞可以形成在每個位於界面層中的柱狀體平截頭體與內含介電襯裡層的導電條帶的複數個中間平面層(字元線)相面對的側表面，以及複數個位元線結構的垂直通道薄膜三者的交叉點。此外，串選擇開關設置在偶數導電條帶疊層中(串列選擇線)的頂部平面層的界面區域處，且參考選擇開關設置在與奇數導電條帶疊層中的的頂部平面層(接地選擇線)的界面區域處。記憶層可以包括用來作為串列選擇開關和參考選擇開關的閘介質層的介電層。
請參考第20A圖至第20B圖和本文所述的內容，可以理解製程的幾個面向。本說明書的一個面向，是描述一種製造方法，其包括形成具有側壁的複數個垂直柱狀體，垂直柱狀體中包括垂直通道和位於柱狀體側壁上具有外層的多層資料儲存結構；以及形成內含介電襯裡層的導電條帶疊層。其中，導電條帶係藉由位於疊層中的絕緣條帶來彼此隔離。所述介電襯裡層至少設置在與複數層資料儲存結構的外層接觸的導電條帶的側壁上。
形成垂直柱狀體的方法，在本文所述的一些面向中，包括形成絕緣材料和犧牲材料的交替堆疊層，以及藉由蝕刻形成位於交替堆疊層中的溝槽，以形成複數個犧牲條帶疊層，並藉由疊層中的絕緣條帶彼此隔離。然後，在溝槽的側壁上形成多層資料儲存結構，並且在多層資料儲存結構上設置半導體通道材料。蝕刻通孔穿過半導體通道材料和多層資料儲存結構，藉以在溝槽中形成垂直柱狀體，並將位於垂直柱狀體之間的犧牲條帶曝露出來。選擇性地移除犧牲條帶，並且藉由如上所述的內含介電襯裡層的導電材料來代替犧牲條帶，以形成導電條帶疊層。
第21圖係繪示一種包括立體垂直薄通道膜NAND陣列的積體電路901簡化晶片方塊圖，其中字元線包括具有介電襯裡層的字元線材料水平條帶。字元線材料可以由金屬或金屬氮化物組成，且介電襯裡層可以由高介電常數材料或氮化矽組成。在一些實施例中，積體電路901包括記憶體陣列960。記憶體陣列960包括一個或多個具有此處所述之U形NAND串列的記憶體區塊。其中，U形NAND串列具有複數個位於積體電路基材上的垂直通道記憶胞。在其他實施例中，可以使用本文所述內含介電質襯裡層的字元線結構來實現不同類型的立體記憶體結構。
串列選擇線/接地選擇線SSL/GSL解碼器940與複數條排列在立體記憶體陣列960中的串列選擇線/接地選擇線SSL/GSL 945連接。偶數/奇數階層解碼器950與複數條偶數/奇數字元線955連接。全域位元線列解碼器970與沿著立體記憶體陣列960的縱列排列之 複數條全域位元線965連接，藉以從立體記憶體陣列960中讀取資料或將資料寫入立體記憶體陣列960中。位址則係由匯流排930由控制邏輯910提供至列解碼器970、解碼器940和偶數/奇數階層解碼器950。感測放大器/寫入緩衝電路980通過第一資料線975連接至解碼器970。寫入緩衝電路980可以儲存寫入碼以進行多階層寫入(multiple-level programming)，或者儲存用來作為寫入碼的數值藉以判斷是否寫入或抑制被選取的位元線。列解碼器970可以包括一個電路，用來選擇性地施加寫入或抑制電壓至位於記憶體中的位元線，以回應位於寫入緩衝區中的一個資料數值。
由感測放大器/寫入緩衝電路980發出的感測資料通過第二資料線985傳輸至多階層資料緩衝器(multi-level data buffer)990，再經由資料路徑993耦合到輸入/輸出電路991。此外在本實施例中，輸入資料被施加到多階層資料緩衝器990，用來支援陣列中之記憶胞的多階層寫入操作。
輸入/輸出電路991將資料驅動至積體電路901外部的目的地。輸入/輸出資料以及控制訊號通過位於輸入/輸出電路991、控制邏輯910、積體電路901上的輸入/輸出連接埠或者積體電路901的內部或外部資料源之間的資料匯流排905來進行傳輸。積體電路901的內部或外部資料源包括，例如通用處理器或特殊用途應用電路，或者是由立體記憶體陣列960所支援，提供系統整合晶片(system-on-a-chip functionality)功能的模組組合。
在第21圖所繪示的實施例之中，控制邏輯910使用偏壓配置狀態機(bias arrangement state machine)控制藉由電源電壓所產生或通過電壓源(方塊920)所提供的應用程序，例如讀取、抹除、驗證和寫入偏壓。控制邏輯910耦合至多階層資料緩衝器990和立體記憶體陣列960。控制邏輯910包括控制步進多階層寫入操作的邏輯。
在一些實施例之中，邏輯係建構來儲存多個電荷水準，以表示所選位置和所選階層中的電荷捕捉位點(charge trapping sites)可儲存大於一位元的數據。以同樣的方式，陣列中的垂直柱狀體上所選的平截頭體中被選定的記憶胞，可儲存兩位元以上的資料，記憶胞每一側包括大於一位元的資料。
控制邏輯910可使用習知技術中的特殊用途邏輯電路(special-purpose logic circuitry)來實施。於一替代的實施例中，控制邏輯包括通用處理器(general-purpose processor)，此通用處理器可實施於相同的積體電路之上，此積體電路執行電腦程式以控制元件之操作。在又其他實施例中，可利用特殊用途邏輯電路與通用處理器之組合以實施邏輯電路。
記憶體陣列960可包括配置電荷捕捉記憶胞，藉由建立對應於所儲存之電荷量的多重寫入水準，於每一記憶胞中儲存多位元，並依序建立記憶胞的臨界電壓VT。如上所述，每一記憶胞單一位元(single-bit-per-cell)的實施例也可包括本文所述之結構。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者， 在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種立體記憶體元件的製作方法，包括：形成一垂直柱狀體，具有一垂直柱狀體側壁，並包括一垂直通道和複數個多層資料儲存結構且具有一外部層位於該垂直柱狀體側壁上，每一該多層資料儲存結構包括一穿隧層、一介電電荷儲存層和一阻擋層，其中該外部層係該阻擋層；以及形成由複數個具有一介電襯裡層的導電條帶所構成的一導電條帶疊層，該些導電條帶係藉由該導電條帶疊層中的複數個絕緣條帶所隔離，且每一該些導電條帶具有一導電條帶側壁，該介電襯裡層位於該導電條帶側壁上，並具有實質大於7的一介電常數，且與位於該垂直柱狀體中的該些多層資料儲存結構的該外部層接觸。
  2. 如申請專利範圍第1項所述之立體記憶體元件的製作方法，其中形成該垂直柱狀體的步驟包括：形成由一絕緣材料和一犧牲材料所構成的複數個交替堆疊層；蝕刻該交替堆疊層以形成至少一溝槽，並定義出由複數個犧牲條帶所構成的複數個犧牲條帶疊層，該些犧牲條帶係藉由該些犧牲條帶疊層中的複數個絕緣條帶彼此隔離； 在該溝槽的複數個側壁上形成該些多層資料儲存結構；在該溝槽中的該些多層資料儲存結構上形成一半導體通道材料；蝕刻一通孔穿過該半導體通道材料，藉以在該溝槽中形成該垂直柱狀體，並將該些犧牲條帶曝露出來；其中形成該導電條帶疊層的步驟包括：選擇性地移除該些犧牲條帶，以在犧牲條帶疊層中的該些絕緣層之間形成複數個空隙；使用一介電材料在該空隙中形成一介電襯裡層；以及使用一字元線材料覆蓋該介電襯裡層並填充該空隙，以形成該些導電條帶。
  3. 如申請專利範圍第2項所述之立體記憶體元件的製作方法，其中該犧牲材料與該垂直通道包括不同材料；該犧牲材料和該垂直通道包括矽、鍺或矽鍺；該字元線材料包括一金屬。
  4. 如申請專利範圍第1項所述之立體記憶體元件的製作方法，其中每一該些導電條帶都具有一上表面和一下表面，該介電襯裡層具有與該些絕緣層不同的一材料，且該些介電襯裡層分別覆蓋在每一該些導電條帶的該上表面和該下表面上。
  5. 一種立體記憶體元件，具有複數個記憶胞，包括：一垂直柱狀體，具有一垂直柱狀體側壁，並包括一垂直通道和複數個多層資料儲存結構，具有一外部層位於該垂直柱狀體側壁上，每一該多層資料儲存結構包括一穿隧層、一介電電荷儲存層和一阻擋層，其中該外部層係該阻擋層；以及一導電條帶疊層，由複數個具有一介電襯裡層的導電條帶所構成，該些導電條帶係藉由該導電條帶疊層中的複數個絕緣條帶所隔離，且每一該些導電條帶具有一導電條帶側壁，該介電襯裡層位於對應的該導電條帶側壁上，並具有實質大於7的一介電常數，且與該些多層資料儲存結構的該外部層接觸。
  6. 如申請專利範圍第5項所述之立體記憶體元件，其中該些導電條帶包括一金屬；該垂直通道包括鍺或矽鍺。
  7. 如申請專利範圍第5項所述之立體記憶體元件，其中每一該些導電條帶都具有一上表面和一下表面，該介電襯裡層具有與該些絕緣層不同的一材料，且該些介電襯裡層分別覆蓋在每一該些導電條帶的該上表面和該下表面上。
  8. 一種立體記憶體元件的製作方法，包括： 形成由一絕緣材料和一犧牲材料所構成的複數個交替堆疊層；蝕刻該交替堆疊層以形成至少一溝槽，並定義出由複數個犧牲條帶所構成的複數個犧牲條帶疊層，該些犧牲條帶係藉由該些犧牲條帶疊層中的複數個絕緣條帶彼此隔離；在該溝槽的複數個側壁上形成複數個多層資料儲存結構；在該溝槽中的該多層資料儲存結構上形成一半導體通道材料；蝕刻一通孔穿過該半導體通道材料，藉以在該溝槽中形成該垂直柱狀體，並將該些犧牲條帶曝露出來；選擇性地移除該些犧牲條帶，以在犧牲條帶疊層中的該些絕緣層之間形成複數個空隙；使用一介電材料在該空隙中形成一介電襯裡層；以及使用一字元線材料覆蓋該介電襯裡層並填充該空隙，以形成該些導電條帶。
  9. 如申請專利範圍第8項所述之立體記憶體元件的製作方法，其中該字元線材料包括一金屬或一金屬矽化物；該介電材料包括氧化鋁(Al2O3)；該半導體通道材料包括鍺或矽鍺。
  10. 如申請專利範圍第8項所述之立體記憶體元件的製作方法，其中該介電材料具有實質大於7的一介電常數。
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TW (1) TWI652805B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI736120B (zh) * 2019-09-04 2021-08-11 日商鎧俠股份有限公司 半導體記憶裝置及其製造方法
TWI773086B (zh) * 2020-11-17 2022-08-01 大陸商長江存儲科技有限責任公司 用於形成立體（３ｄ）記憶體元件的方法
US11488977B2 (en) 2020-04-14 2022-11-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
TWI815515B (zh) * 2021-07-21 2023-09-11 台灣積體電路製造股份有限公司 半導體記憶體結構及其形成方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950549B2 (en) 2018-11-16 2021-03-16 International Business Machines Corporation ILD gap fill for memory device stack array
KR102681792B1 (ko) 2018-12-20 2024-07-04 삼성전자주식회사 수직형 메모리 장치
US10916560B2 (en) 2019-01-14 2021-02-09 Macronix International Co., Ltd. Crenellated charge storage structures for 3D NAND
US10636812B1 (en) * 2019-02-14 2020-04-28 Macronix International Co., Ltd. Reducing word line capacitance in 3D memory
US11177269B2 (en) * 2019-02-15 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
US11037947B2 (en) * 2019-04-15 2021-06-15 Macronix International Co., Ltd. Array of pillars located in a uniform pattern
TWI698984B (zh) * 2019-05-15 2020-07-11 旺宏電子股份有限公司 記憶體元件及其形成方法
US11211399B2 (en) * 2019-08-15 2021-12-28 Micron Technology, Inc. Electronic apparatus with an oxide-only tunneling structure by a select gate tier, and related methods
US11195848B2 (en) * 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11276704B2 (en) * 2019-10-11 2022-03-15 Tokyo Electron Limited Device and method of forming with three-dimensional memory and three-dimensional logic
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
US11398496B2 (en) * 2020-04-27 2022-07-26 Sandisk Technologies Llc Three-dimensional memory device employing thinned insulating layers and methods for forming the same
US11489043B2 (en) 2020-04-27 2022-11-01 Sandisk Technologies Llc Three-dimensional memory device employing thinned insulating layers and methods for forming the same
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11600520B2 (en) 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations
CN115884600A (zh) * 2021-09-28 2023-03-31 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150263126A1 (en) 2014-03-17 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20150372002A1 (en) 2014-06-24 2015-12-24 Kabushiki Kaisha Toshiba Non-volatile memory device
US20160322373A1 (en) 2014-01-10 2016-11-03 Kabushiki Kaisha Toshiba Semiconductor memory device
TW201712912A (zh) 2015-09-24 2017-04-01 旺宏電子股份有限公司 記憶體元件及其之製造方法

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6912163B2 (en) 2003-01-14 2005-06-28 Fasl, Llc Memory device having high work function gate and method of erasing same
US7612403B2 (en) 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
US7714377B2 (en) 2007-04-19 2010-05-11 Qimonda Ag Integrated circuits and methods of manufacturing thereof
US7816727B2 (en) 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009200443A (ja) 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101469105B1 (ko) 2008-07-24 2014-12-05 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것을 포함한 메모리시스템
KR101527192B1 (ko) 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
US20100155818A1 (en) 2008-12-24 2010-06-24 Heung-Jae Cho Vertical channel type nonvolatile memory device and method for fabricating the same
KR101200488B1 (ko) 2008-12-24 2012-11-12 에스케이하이닉스 주식회사 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
US8203187B2 (en) 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
JP2011060991A (ja) 2009-09-10 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011146631A (ja) 2010-01-18 2011-07-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011165815A (ja) 2010-02-08 2011-08-25 Toshiba Corp 不揮発性半導体記憶装置
US8437192B2 (en) 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
KR101652829B1 (ko) 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8625322B2 (en) 2010-12-14 2014-01-07 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with low current structures and methods thereof
US8681555B2 (en) 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
KR101826221B1 (ko) 2011-05-24 2018-02-06 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
JP5603834B2 (ja) 2011-06-22 2014-10-08 株式会社東芝 半導体記憶装置及びその製造方法
US20120327714A1 (en) 2011-06-23 2012-12-27 Macronix International Co., Ltd. Memory Architecture of 3D Array With Diode in Memory String
US8917557B2 (en) 2011-12-15 2014-12-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8828884B2 (en) 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
KR101263182B1 (ko) 2012-06-29 2013-05-10 한양대학교 산학협력단 비휘발성 메모리 소자, 제조방법 및 이를 이용한 메모리 시스템
US20140198576A1 (en) 2013-01-16 2014-07-17 Macronix International Co, Ltd. Programming technique for reducing program disturb in stacked memory structures
US8853818B2 (en) 2013-02-20 2014-10-07 Macronix International Co., Ltd. 3D NAND flash memory
KR102054181B1 (ko) 2013-02-26 2019-12-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9698156B2 (en) 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
KR102185547B1 (ko) 2014-01-22 2020-12-02 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102188538B1 (ko) 2014-04-21 2020-12-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US9520485B2 (en) 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer
US9147468B1 (en) 2014-05-21 2015-09-29 Macronix International Co., Ltd. Multiple-bit-per-cell, independent double gate, vertical channel memory
US9397110B2 (en) 2014-05-21 2016-07-19 Macronix International Co., Ltd. 3D independent double gate flash memory
US9391084B2 (en) 2014-06-19 2016-07-12 Macronix International Co., Ltd. Bandgap-engineered memory with multiple charge trapping layers storing charge
KR102307487B1 (ko) * 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9230979B1 (en) 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
US9362302B1 (en) 2015-01-28 2016-06-07 Macronix International Co., Ltd. Source line formation in 3D vertical channel and memory
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160322373A1 (en) 2014-01-10 2016-11-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US20150263126A1 (en) 2014-03-17 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20150372002A1 (en) 2014-06-24 2015-12-24 Kabushiki Kaisha Toshiba Non-volatile memory device
TW201712912A (zh) 2015-09-24 2017-04-01 旺宏電子股份有限公司 記憶體元件及其之製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI736120B (zh) * 2019-09-04 2021-08-11 日商鎧俠股份有限公司 半導體記憶裝置及其製造方法
US11488977B2 (en) 2020-04-14 2022-11-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
TWI773086B (zh) * 2020-11-17 2022-08-01 大陸商長江存儲科技有限責任公司 用於形成立體（３ｄ）記憶體元件的方法
TWI815515B (zh) * 2021-07-21 2023-09-11 台灣積體電路製造股份有限公司 半導體記憶體結構及其形成方法

Also Published As

Publication number Publication date
US10043819B1 (en) 2018-08-07
TW201901936A (zh) 2019-01-01
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CN108962902B (zh) 2020-09-15

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