TWI736120B - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

根據本發明之一實施形態，半導體記憶裝置具備：基板；複數個導電層，其等配置於與基板交叉之第1方向且分別於與第1方向交叉之第2方向上延伸；第1半導體層，其於第1方向上延伸且與上述複數個導電層對向；記憶部，其設置於第1半導體層與複數個導電層之間，與第1半導體層及上述複數個導電層之一部分一起構成記憶胞；及驅動電路，其驅動記憶胞。複數個導電層遍及以下區域形成：第1區域，其配置有複數個記憶胞；第2區域，其設置於較第1區域更靠第2方向之端部；及第3區域，其與第1區域及第2區域不同；且位於第3區域之部分與位於第1區域及第2區域之部分絕緣分離。驅動電路設置於第3區域，且具備：第2半導體層，其於第1方向上貫通複數個導電層且於第1方向上延伸；及絕緣層，其設置於第2半導體層與複數個導電層之間；第2半導體層之一端經由配線與第2區域之複數個導電層連接，另一端與基板連接。

Description

半導體記憶裝置及其製造方法
以下所記載之實施形態係關於一種半導體記憶裝置及其製造方法。
已知有一種半導體記憶裝置，其具備：基板；複數個導電層，其等配設於與基板之表面交叉之第1方向且於與第1方向交叉之第2方向上延伸；複數個絕緣層，其等分別設置於複數個導電層之間；半導體層，其於第1方向上延伸，與複數個導電層及複數個絕緣層於第2方向上對向；及閘極絕緣膜，其設置於複數個導電層與半導體層之間。
一實施形態之半導體記憶裝置具備：基板；複數個導電層，其等配置於與上述基板交叉之第1方向且分別於與上述第1方向交叉之第2方向上延伸；第1半導體層，其於上述第1方向上延伸且與上述複數個導電層對向；記憶部，其設置於上述第1半導體層與上述複數個導電層之間，與上述第1半導體層及上述複數個導電層之一部分一起構成記憶胞；及驅動電路，其驅動上述記憶胞。上述複數個導電層遍及以下區域形成：第1區域，其配置有上述複數個記憶胞；第2區域，其設置於較上述第1區域更靠上述第2方向之端部；及第3區域，其與上述第1區域及上述第2區域不同；且位於上述第3區域之部分與位於上述第1區域及上述第2區域之部分絕緣分離。上述驅動電路設置於上述第3區域，且具備：第2半導體層，其於上述第1方向上貫通上述複數個導電層且於上述第1方向上延伸；及絕緣層，其設置於上述第2半導體層與上述複數個導電層之間；上述第2半導體層之一端經由配線與上述第2區域之上述複數個導電層連接，另一端與上述基板連接。
一實施形態之半導體記憶裝置之製造方法係於與基板之表面交叉之第1方向上，將於與上述第1方向交叉之第2方向上延伸之複數個犧牲層和複數個第1絕緣層交替地積層而形成積層體；於上述積層體之第1區域、位於較上述第1區域更靠上述第2方向之端部之第2區域、及與上述第1區域及上述第2區域不同之第3區域中的上述第2區域形成階梯部；於上述第1區域，形成在上述第1方向上延伸且與上述複數個犧牲層及上述複數個第1絕緣層對向之第1半導體層及記憶部；於上述第3區域，形成在上述第1方向上延伸且與上述複數個犧牲層及上述複數個第1絕緣層對向之第2半導體層及第2絕緣層；形成將上述第3區域與上述第1區域及上述第2區域分離之於上述第1方向上延伸之槽；藉由經由上述槽去除上述犧牲層而形成空腔；於上述空腔形成導電層；於上述槽形成第3絕緣層而將上述第3區域與上述第1區域及上述第2區域絕緣。
其次，參照圖式詳細地說明實施形態之半導體記憶裝置及其製造方法。再者，以下實施形態僅為一例，並非以限定本發明之意圖示出。又，以下圖式係模式性之圖，為了方便說明，有時省略一部分之構成等。又，有時對複數個實施形態之共通之部分標註相同符號，並省略說明。 又，於本說明書中，將與基板之表面交叉之方向稱為第1方向，將與第1方向交叉之方向稱為第2方向，將與第1方向及第2方向交叉之方向稱為第3方向。又，將與基板之表面平行之特定之方向稱為X方向，將與基板之表面平行且與X方向垂直之方向稱為Y方向，將與基板之表面垂直之方向稱為Z方向。再者，於以下說明中，例示X方向、Y方向及Z方向分別與第2方向、第3方向及第1方向對應之情形。但，第1方向、第2方向及第3方向並不限於Z方向、X方向及Y方向。
又，於本說明書中，「上」或「下」等表述係以基板為基準。例如，將沿著上述第1方向自基板離開之朝向稱為上，將沿著第1方向朝基板接近之朝向稱為下。又，於關於某構成提及下表面或下端之情形時，意味著該構成之基板側之面或端部，於提及上表面或上端之情形時，意味著與該構成之基板為相反側之面或端部。又，將與第2方向或第3方向交叉之面稱為側面。
又，於本說明書中，所謂「半導體記憶裝置」具有記憶體晶粒、記憶體晶片、記憶卡、SSD(Solid State Disk，固態磁碟)等包含控制晶粒之記憶體系統、智慧型手機、平板終端、個人電腦等包含主機電腦之構成等各種含義。
又，於本說明書中，所謂第1構成與第2構成「電性連接」係指第1構成與第2構成直接連接，或經由配線、半導體構件或者電晶體等電路連接。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦與第3個電晶體「電性連接」。
[第1實施形態] [構成] 以下，參照圖式，對第1實施形態之半導體記憶裝置之構成進行說明。
圖1係表示第1實施形態之半導體記憶裝置之構成之模式性等效電路圖。
本實施形態之半導體記憶裝置具備記憶胞陣列MA、及作為控制記憶胞陣列MA之控制電路之周邊電路PC。
記憶胞陣列MA具備複數個記憶體區塊MB。該等複數個記憶體區塊MB分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體單元MU。該等複數個記憶體單元MU之一端分別經由位元線BL與周邊電路PC連接。又，該等複數個記憶體單元MU之另一端分別經由共通之源極線SL與周邊電路PC連接。
記憶體單元MU具備串聯連接於位元線BL及源極線SL之間之1個或複數個汲極選擇電晶體STD、複數個記憶胞MC(記憶體串MS)及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD及源極選擇電晶體STS簡稱為選擇電晶體(STD、STS)等。
記憶胞MC係具備半導體層、閘極絕緣膜及閘極電極之場效型電晶體(記憶電晶體)。半導體層作為通道區域發揮功能。閘極絕緣膜具備可記憶資料之記憶部。該記憶部例如為氮化矽膜(SiN)或浮動閘極等電荷蓄積膜。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量發生變化。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊MB中之所有記憶體串MS。
選擇電晶體(STD、STS)係具備作為通道區域發揮功能之半導體層、閘極絕緣膜及閘極電極之場效型電晶體。於該例中，具備與1個記憶體單元MU串聯連接之3個汲極選擇電晶體STD，但1個記憶體單元MU中之選擇電晶體STD、STS之數量為任意。於選擇電晶體(STD、STS)之閘極電極分別連接有選擇閘極線(SGD、SGS)。汲極選擇閘極線SGD對應於串單元SU而設置，且共通連接於1個串單元SU中之所有記憶體單元MU。源極選擇閘極線SGS共通連接於1個記憶體區塊MB中複數個串單元SU中之所有記憶體單元MU。
周邊電路PC具備：動作電壓產生電路21，其產生動作電壓；位址解碼器22，其將位址資料進行解碼；區塊選擇電路23及電壓選擇電路24，其等根據位址解碼器22之輸出信號向記憶胞陣列MA傳送動作電壓；感測放大器25，其連接於位元線BL；及定序器26，其控制該等構件。
動作電壓產生電路21按照來自定序器26之控制信號，於針對記憶胞陣列MA之讀出動作、寫入動作及刪除動作時，依序產生對位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)施加之多種動作電壓，並輸出至複數個動作電壓輸出端子31。動作電壓產生電路21例如具備複數個電荷泵電路及複數個穩壓器電路。
位址解碼器22具備多條區塊選擇線32及多條電壓選擇線33。例如，位址解碼器22按照來自定序器26之控制信號依序參照位址暫存器之位址資料，將該位址資料進行解碼，將與位址資料對應之特定之區塊選擇線32及電壓選擇線33設為“H”狀態，將除此以外之區塊選擇線32及電壓選擇線33設為“L”狀態。
區塊選擇電路23具備與記憶體區塊MB對應之複數個區塊選擇部34。該等複數個區塊選擇部34分別具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個區塊選擇電晶體35。區塊選擇電晶體35具有作為使記憶胞MC及選擇電晶體STD、STS驅動之驅動電晶體之功能，例如為場效型耐壓電晶體。區塊選擇電晶體35之一端分別與對應之字元線WL或選擇閘極線(SGD、SGS)電性連接。另一端分別經由配線CG及電壓選擇電路24與動作電壓輸出端子31電性連接。閘極電極共通連接於對應之區塊選擇線32。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效型耐壓電晶體。電壓選擇電晶體37之一端分別經由配線CG及區塊選擇電路23與對應之字元線WL或選擇閘極線(SGD、SGS)電性連接。另一端分別與對應之動作電壓輸出端子31電性連接。閘極電極分別與對應之電壓選擇線33連接。
感測放大器25與多條位元線BL連接。感測放大器25例如具備與位元線BL對應之複數個感測放大器單元。感測放大器單元分別具備：箝位電晶體，其基於在動作電壓產生電路21中產生之電壓將位元線BL充電；感測電路，其感測位元線BL之電壓或電流；複數個鎖存器，其等保持該感測電路之輸出信號或寫入資料、驗證通過旗標FLG等；及邏輯電路。邏輯電路例如於讀出動作時，參照鎖存器中所保持之低位頁之資料，特定出記憶胞MC中所保持之資料。又，例如於寫入動作時，參照鎖存器中所保持之低位頁之資料，控制位元線BL之電壓。
定序器26根據所輸入之命令及半導體記憶裝置之狀態，對動作電壓產生電路21、位址解碼器22及感測放大器25輸出控制信號。例如，定序器26按照時鐘信號依序參照指令暫存器之指令資料，將該指令資料進行解碼，並輸出至動作電壓產生電路21、位址解碼器22及感測放大器25。
圖2係表示自Z方向之上方觀察到之本實施形態之半導體記憶裝置的整體佈局之俯視圖。
如圖2所示，於基板S上，設置有複數個記憶胞陣列MA及周邊電路PC。於圖示之例中，在基板S上沿X方向排列設置有2個記憶胞陣列MA。記憶胞陣列MA具備配設於Y方向之複數個記憶體區塊MB。又，該等複數個記憶體區塊MB具備配設於Y方向之複數個串單元SU。
記憶胞陣列MA包含：記憶區域MR(第1區域)，其設置有記憶胞MC；及接點區域CR(第2區域)，其配置於記憶區域MR之X方向之兩側。於記憶胞陣列MA之X方向之兩側配置有周邊電路PC。又，以進入接點區域CR之方式設置有驅動電路區域DR(第3區域)。驅動電路區域DR於Y方向上與接點區域CR之一部分鄰接，且與記憶區域MR及接點區域CR絕緣分離。於驅動電路區域DR，配置有構成周邊電路PC之一部分之複數個字元線驅動電晶體。於記憶區域MR之Y方向之兩側，介隔虛設階梯部DS配置有作為周邊電路PC之一部分之感測放大器25。
圖3係圖2之A所示之部分之放大圖，示出上述區域MR、CR、DR之一部分。圖4係將圖3之B-B'線處所示之部分切斷，朝箭頭方向觀察所得之模式性剖視圖。圖5係將圖3之C-C'線處所示之部分切斷，朝箭頭方向觀察所得之模式性剖視圖。圖6係將圖3之D-D'線處所示之部分切斷，朝箭頭方向觀察所得之模式性立體圖。圖7係圖6之F部之放大圖。圖8係將圖3之E-E'線處所示之部分切斷，朝箭頭方向觀察所得之模式性剖視圖。
如圖4及圖6所示，記憶胞陣列MA設置於基板S上。基板S例如為包含單晶矽(Si)等之半導體基板。基板S例如具備雙重井構造，該雙重井構造於半導體基板之表面具有磷(P)等N型雜質層，進而於該N型雜質層中具有硼(B)等P型雜質層。
記憶胞陣列MA具備：例如圓柱狀之複數個記憶體構造100，其等形成於記憶區域MR且於Z方向上延伸；及例如於XY方向上延伸之板狀之複數個導電層110，於XY剖面中覆蓋該等複數個記憶體構造100之外周面。於該等複數個導電層110之X方向之端部之接點區域CR，形成有階梯狀之接點部111。於該接點部111，連接有接點140。於記憶體構造100之上端及接點140之上端，連接有多條配線150、160及170。
記憶體構造100於記憶區域MR中，於X方向及Y方向上以特定之圖案配設。該等記憶體構造100基本上作為記憶體單元MU發揮功能。
如圖6所示，記憶體構造100具備：半導體層120，其於Z方向上延伸；閘極絕緣膜130，其設置於半導體層120及導電層110之間；半導體層113，其連接於半導體層120之下端及基板S之表面之間；及半導體層114，其連接於半導體層120之上端。
半導體層120例如作為1個記憶體單元MU(圖1)中所包含之複數個記憶胞MC及汲極選擇電晶體STD之通道區域發揮功能。半導體層120具有例如大致圓筒狀之形狀，於中心部分埋入有氧化矽(SiO2 )等絕緣層121。半導體層120例如為非摻雜多晶矽(Si)等半導體層。
閘極絕緣膜130設置於半導體層120及導電層110之各交叉部。圖7係將圖6之F部放大所得之剖視圖。例如如圖7所示，閘極絕緣膜130具備積層於半導體層120及導電層110之間之隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO2 )等絕緣膜。電荷蓄積膜132構成記憶部，例如為氮化矽(SiN)等可蓄積電荷之膜。
半導體層113(圖6)例如作為源極選擇電晶體STS之通道區域發揮功能。於半導體層113之外周面，設置有閘極絕緣膜119。半導體層113例如為單晶矽(Si)等半導體層。閘極絕緣膜119例如為氧化矽等絕緣膜。
半導體層114例如為包含磷等N型雜質之多晶矽(Si)等半導體層。
導電層110係介隔氧化矽等絕緣層101於Z方向上排列複數個，且於X方向及Y方向上延伸之大致板狀之導電層。該等複數個導電層110跨及記憶區域MR、接點區域CR及驅動電路區域DR形成。 如圖6所示，導電層110於記憶區域MR中，具有以特定之圖案形成之複數個貫通孔，於該貫通孔之內部，分別設置有上述記憶體構造100。又，導電層110之X方向之端部之接點區域CR中所形成的接點部111形成為越靠近基板S，則越遠離記憶區域MR之階梯狀。導電層110例如包含氮化鈦(TiN)及鎢(W)之積層膜等。
一部分導電層110a分別作為字元線WL(圖1)及連接於該字元線WL之複數個記憶胞MC(圖1)之閘極電極發揮功能。導電層110a共通連接於1個記憶體區塊MB內之所有記憶體構造100。於Y方向上鄰接之記憶體區塊MB之各導電層110a之間，設置有延伸至基板S之氧化矽等絕緣部ST。
設置於該等構件之上方之導電層110b作為汲極選擇閘極線SGD(圖1)及連接於該汲極選擇閘極線SGD之複數個汲極選擇電晶體STD(圖1)之閘極電極發揮功能。導電層110b於記憶體區塊MB中沿Y方向被分割為4個，共通連接於1個串單元SU內之所有記憶體構造100。於1個記憶體區塊MB內沿Y方向鄰接之導電層110b之間，設置有氧化矽等絕緣部SHE。
設置於該等構件之下方之導電層110c作為源極選擇閘極線SGS(圖1)及連接於該源極選擇閘極線SGS之複數個源極選擇電晶體STS之閘極電極發揮功能。導電層110c介隔閘極絕緣膜119覆蓋半導體層113之外周面。導電層110c共通連接於1個記憶體區塊MB內之所有記憶體構造100。
接點140於Z方向上延伸，與複數個導電層110之接點部111連接。接點140例如包含氮化鈦(TiN)及鎢(W)之積層膜等。
配線150作為位元線BL發揮功能。配線150於X方向上配設多條，且於Y方向上延伸。配線150經由接點151與複數個記憶體構造100連接。
如圖3所示，複數個導電層110中形成有1個記憶體區塊MB內之字元線WL及源極選擇閘極線SGS之接點部111的部分之Y方向之寬度以記憶體區塊MB之Y方向之寬度之一半，偏靠Y方向之一側而形成。於Y方向之另一端，設置有驅動電路區域DR。
驅動電路區域DR由延伸至基板S之絕緣部ST包圍周圍，藉此，與構成記憶體區塊MB之複數個導電層110a、110b、110c絕緣分離。於該驅動電路區域DR，如圖4所示，複數個導電層110d並未形成階梯狀部，而直接積層。以於Z方向上貫通該導電層110d之方式，形成複數個電晶體構造200。複數個電晶體構造200構成使字元線WL及源極選擇閘極線SGS驅動之驅動電路，以X方向之位置與字元線WL及源極選擇閘極線SGS之接點140相同之方式，排列於X方向。
如圖4所示，電晶體構造200具備：半導體層201，其於Z方向上延伸；閘極絕緣膜202，其設置於半導體層201及導電層110d之間；半導體層203，其連接於半導體層201之下端及基板S之表面之間；半導體層204，其連接於半導體層201之上端；絕緣層205，其埋入至半導體層201之中心部分；及閘極絕緣膜206，其形成於半導體層203之外周面。
半導體層201作為形成於與導電層110d對向之位置之複數個驅動電晶體DTR(圖1之區塊選擇電晶體35)之通道區域發揮功能。半導體層201具有例如大致圓筒狀之形狀。半導體層201例如為非摻雜多晶矽(Si)等半導體層。中心部分之絕緣層205由氧化矽(SiO2 )等形成。
閘極絕緣膜202設置於半導體層201及導電層110d之各交叉部。閘極絕緣膜130例如由氧化矽(SiO2 )等形成。
半導體層203作為最靠近基板S之驅動電晶體DTR之通道區域發揮功能。半導體層203例如為單晶矽(Si)等半導體層。設置於半導體層203之外周面之閘極絕緣膜206例如由氧化矽等形成。
半導體層204例如為包含磷等N型雜質之多晶矽(Si)等半導體層。接點140自上方連接於該等半導體層204。
如圖3及圖8所示，於驅動電路區域DR中，於與電晶體構造200分離之位置，設置有於Z方向上延伸之板狀之閘極接點210，該板狀之閘極接點210於Z方向上貫通複數個導電層110d，且共通連接於該等導電層110d。
又，如圖5所示，於接點區域CR中，形成汲極選擇閘極線SGD之複數個導電層110b經由接點140及配線160共通連接。又，與形成字元線WL及源極選擇閘極線SGS之複數個導電層110a、110c連接之接點140經由於Y方向上延伸之配線170，和與沿Y方向鄰接於該等接點140之電晶體構造200連接之接點140連接。
於如此構成之本實施形態之半導體記憶裝置中，電晶體構造200構成串聯連接之縱置式TFT構造之複數個驅動電晶體DTR。又，複數個導電層110d作為電晶體構造200之閘極發揮功能。因此，當對共通連接之導電層110d施加特定之閘極電壓時，串聯連接之驅動電晶體DTR成為導通狀態，字元線WL與基板S上之電路連接，從而驅動字元線WL。
[製造方法] 其次，參照圖9～圖21，對本實施形態之半導體記憶裝置之製造方法進行說明。
如圖9所示，於基板S上，在Z方向上交替地積層複數個絕緣層101及複數個犧牲層108。絕緣層101例如包含氧化矽(SiO2 )等。犧牲層108例如包含氮化矽(SiN)等。該步驟例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法進行。
其次，如圖9所示，於包含絕緣層101及犧牲層108之積層體中之成為記憶區域MR之部分及成為驅動電路區域DR之部分之上，形成硬質遮罩191，進而整體上形成抗蝕劑192。
然後，如圖10A～圖10D所示，一面依序將抗蝕劑192細化，一面對積層體進行蝕刻，從而於積層體之周圍形成階梯部。對積層體進行蝕刻之步驟例如藉由RIE(Reactive Ion Etching，反應性蝕刻)或濕式蝕刻等方法進行。此時，由硬質遮罩191覆蓋之驅動電路區域DR未形成階梯部，所有絕緣層101及犧牲層108均殘留。
其次，如圖11所示，於積層體已去除之部分形成絕緣層102。其次，於積層體中之記憶區域MR，形成用以形成記憶體構造100之複數個開口op1。開口op1係於Z方向上延伸，貫通絕緣層101及犧牲層108，使基板S之上表面露出之孔。該步驟例如藉由RIE等方法進行。
其次，如圖12所示，於開口op1之底面形成半導體層113。該步驟例如藉由磊晶生長等方法進行。
其次，如圖13所示，於半導體層113之上表面及開口op1之內周面，形成閘極絕緣膜130及非晶矽層120A。該步驟例如藉由CVD等方法進行。
其次，如圖14所示，去除閘極絕緣膜130及非晶矽層120A之覆蓋半導體層113之上表面之部分。該步驟例如藉由RIE等方法進行。
其次，如圖15所示，於半導體層113之上表面及非晶矽層120A之內周面，形成非晶矽層120A及絕緣層121。該步驟例如藉由CVD等方法進行。其後，藉由退火處理等使非晶矽層120A之結晶構造改質，形成半導體層120。藉此，形成中途階段之記憶體構造100A。
其次，如圖16所示，於積層體中之驅動電路區域DR，形成用以形成電晶體構造200之複數個開口op2。開口op2係較開口op1直徑大，且於Z方向上延伸，貫通絕緣層101及犧牲層108，使基板S之上表面露出之孔。該步驟係例如藉由RIE等方法進行。
其次，如圖17所示，按照與記憶體構造100A大致相同之順序形成電晶體構造200A。更具體而言，(1)利用例如磊晶生長等方法於開口op2之底面形成半導體層203。(2)利用例如CVD等方法於半導體層203之上表面及開口op2之內周面形成閘極絕緣膜202及非晶矽層201A。(3)利用例如RIE等方法去除閘極絕緣膜202及非晶矽層201A之覆蓋半導體層203之上表面之部分。(4)藉由CVD等於非晶矽層201A之內周面形成非晶矽層及絕緣層205。(5)使藉由退火處理等所得的非晶矽層201A之結晶構造改質，形成半導體層201。藉此，形成電晶體構造200A。
其次，如圖18所示，將半導體層120、絕緣層121、半導體層201、絕緣層205及閘極絕緣膜202之一部分去除而使位於最上層之絕緣層101露出。又，於開口op1及開口op2之上端附近分別形成半導體層114及204。藉此，形成大致圓柱狀之記憶體構造100B及電晶體構造200B。該步驟係例如藉由RIE及CVD等方法進行。
其次，如圖19所示，形成開口op3。開口op3係於Z方向、Y方向及X方向上延伸，將絕緣層101、犧牲層108於X方向及Y方向上分斷，使基板S之上表面露出之槽。該步驟係例如藉由RIE等方法進行。
其次，如圖20所示，經由開口op3去除複數個犧牲層108，形成空腔CA。該步驟係例如藉由濕式蝕刻等進行。此時，記憶體構造100B及電晶體構造200B支持配設於Z方向之複數個絕緣層101。
其次，形成閘極絕緣膜119及206。閘極絕緣膜119及206之形成係例如藉由經由空腔CA之氧化處理等方法進行。藉此，形成記憶體構造100C及電晶體構造200C。
其次，如圖21所示，經由開口op3於空腔CA埋入導電層110A。導電層110A之形成係例如藉由CVD等方法進行。藉此，形成記憶體構造100及電晶體構造200。再者，雖然未圖示，但關於閘極接點210，藉由附加如下等步驟，能於形成導電層110A時同時形成，上述步驟係指：於積層犧牲層108之後形成沿Z方向貫通積層體之槽，形成與犧牲層108相同材料之犧牲層；或於形成開口op3時，亦同時形成用於形成閘極接點210之槽。
繼而，去除殘留於開口op3內及積層構造之上部之導電層110A，於開口op3形成絕緣部ST，並形成接點140、151、配線150、160、170，藉此可製造圖4所示之半導體記憶裝置。
[實施形態之效果] 根據本實施形態之半導體記憶裝置，以進入字元線WL之接點部111之一部分之方式，與接點部111鄰接地配置字元線WL之驅動電晶體DTR。因此，無需將面積較大之驅動電晶體DTR配置於周邊電路PC之區域，可縮小晶片面積。
又，驅動電晶體DTR之電晶體構造200構成於Z方向上貫通複數個導電層110d之縱置式TFT，能以較少之佔有面積確保充分之閘極長度及閘極寬度。
根據本實施形態，構成驅動電晶體DTR之電晶體構造200之閘極之複數個導電層110d能與構成字元線WL、選擇閘極線SGD、SGS之導電層110a、110b、110c同時形成。又，記憶體構造100與電晶體構造200亦能藉由相同之製程製造。藉此，實現製造製程之簡化。
[第2實施形態] 圖22及圖23係放大地表示第2實施形態之半導體記憶裝置之一部分之俯視圖。
於第1實施形態中，驅動電路區域DR以相當於2個串單元SU之Y方向之寬度於1個記憶體區塊MB中形成1個。與此相對，於第2實施形態中，驅動電路區域DR跨及2個記憶體區塊MB，以相當於6個串單元SU之Y方向之寬度於2個記憶體區塊MB中形成1個。其他構成與第1實施形態相同。
配置於圖22所示之驅動電路區域DR之電晶體構造220相對於記憶區域MR配置於X方向之右側，驅動2個記憶體區塊MB中之圖中下側之記憶體區塊MB。另一方面，配置於圖23所示之驅動電路區域DR之電晶體構造220相對於記憶區域MR配置於X方向之左側，驅動2個記憶體區塊MB中之圖中上側之記憶體區塊MB。
本實施形態之電晶體構造220與第1實施形態之電晶體構造200相比，可使Y方向之長度變長。藉此，可使驅動電晶體DTR之通道寬度較第1實施形態之驅動電晶體DTR之通道寬度長，藉此與第1實施形態相比可使導通電流變大。
[第3實施形態] 圖24係表示第3實施形態之半導體記憶裝置之構成之模式性剖視圖。 於第1實施形態中，複數個導電層110d之與電晶體構造200對向之部分於Z軸方向上被分斷。與此相對，於第3實施形態中，複數個導電層110d之與電晶體構造200對向之部分由導電層110e於Z方向上連接。其他構成與第1實施形態相同。
根據本實施形態，對於在Z方向上延伸之半導體層201之通道，閘極電力於Z方向上被分斷，故與第1實施形態相比可提高電晶體構造200之驅動力。
為了製造本實施形態之半導體記憶裝置，只要如圖25所示，於用以形成導電層110d之犧牲層108之與電晶體構造200相接之部分，追加形成於Z方向上延伸之犧牲層108a，將該犧牲層108a與導電層110e進行替換即可。再者，閘極絕緣膜206較第1實施形態形成得大，以使導電層11de與半導體層203不直接相接。
[第4實施形態] 圖26係表示第4實施形態之半導體記憶裝置之構成之模式性剖視圖。 於第1實施形態中，電晶體構造200之半導體層201構成於Z方向上自包含複數個導電層110d之積層構造之最上層延伸至最下層之縱置式TFT。與此相對，於第4實施形態中，於電晶體構造230之上層部分埋入導電性之接點207。其他構成與第3實施形態相同。
根據本實施形態，藉由調整接點207之Z方向之長度，可將電晶體構造230之實質高度、更詳細而言為驅動電晶體DTR之通道長度調整為適當之值。
[第5實施形態] 圖27係表示第5實施形態之半導體記憶裝置之一部分之模式性俯視圖。 於第1實施形態中，以嵌入記憶區域MR之X方向之兩側之接點區域CR的一部分之方式形成驅動電路區域DR。與此相對，於第5實施形態中，將驅動電路區域DR設置於記憶區域MR之Y方向之兩側之虛設階梯部DS。關於虛設階梯部DS，亦能於接點區域CR形成階梯時，利用硬質遮罩使其不形成階梯。
於本實施形態中，於上部之配線層，形成將接點區域CR與驅動電路區域DR連接之配線圖案，藉此可獲得與上文所述之實施形態相同之效果。
再者，上述各實施形態之構成可分別組合地應用，且可將一部分置換。此處，對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出，並不意在限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更等。該等實施形態或其變化包含於發明之範圍或主旨中，與此同時包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請之引用] 本申請基於2019年9月4提出申請之先前日本專利申請第2019-160949號之優先權之利益，且追求其利益，其全部內容藉由引用而包含於本文中。
21:動作電壓產生電路 22:位址解碼器 23:區塊選擇電路 24:電壓選擇電路 25:感測放大器 26:定序器 31:動作電壓輸出端子 32:區塊選擇線 33:電壓選擇線 34:區塊選擇部 35:區塊選擇電晶體 36:電壓選擇部 37:電壓選擇電晶體 100:記憶體構造 100A:記憶體構造 100B:記憶體構造 100C:記憶體構造 101:絕緣層 102:絕緣層 108:犧牲層 108a:犧牲層 110a:導電層 110b:導電層 110c:導電層 110d:導電層 110e:導電層 111:接點部 113:半導體層 114:半導體層 119:閘極絕緣膜 120:半導體層 120A:非晶矽層 121:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 140:接點 150:配線 151:接點 160:配線 170:配線 191:硬質遮罩 192:抗蝕劑 200:電晶體構造 200A:電晶體構造 200B:電晶體構造 200C:電晶體構造 201:半導體層 201A:非晶矽層 202:閘極絕緣膜 203:半導體層 204:半導體層 205:絕緣層 206:閘極絕緣膜 210:閘極接點 230:電晶體構造 BL:位元線 CG:配線 CR:接點區域 DR:驅動電路區域 DS:虛設階梯部 DTR:驅動電晶體 MA:記憶胞陣列 MB:記憶體區塊 MC:記憶胞 MR:記憶區域 MS:記憶體串 MU:記憶體單元 op1:開口 op2:開口 op3:開口 PC:周邊電路 S:基板 SGD:汲極選擇閘極線 SGS:源極選擇閘極線 SHE:絕緣部 SL:源極線 ST:絕緣部 STD:汲極選擇電晶體 STS:源極選擇電晶體 SU:串單元 WL:字元線
圖1係表示第1實施形態之半導體記憶裝置之模式性構成之等效電路圖。 圖2係第1實施形態之半導體記憶裝置之模式性俯視圖。 圖3係圖2之A部之放大圖。 圖4係將圖3之B-B'線處所示之部分切斷，朝箭頭方向觀察所得之模式性剖視圖。 圖5係將圖3之C-C'線處所示之部分切斷，朝箭頭方向觀察所得之模式性剖視圖。 圖6係將圖3之D-D'線處所示之部分切斷，朝箭頭方向觀察所得之模式性立體圖。 圖7係圖6之F部之放大圖。 圖8係將圖3之E-E'線處所示之部分切斷，朝箭頭方向觀察所得之模式性剖視圖。 圖9係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖10A、圖10B、圖10C及圖10D係表示第1實施形態之半導體記憶裝置之製造步驟之模式性俯視圖及剖視圖。 圖11係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖12係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖13係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖14係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖15係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖16係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖17係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖18係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖19係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖20係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖21係表示第1實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖22係表示第2實施形態之半導體記憶裝置之一部分之模式性俯視圖。 圖23係表示第2實施形態之半導體記憶裝置之一部分之模式性俯視圖。 圖24係表示第3實施形態之半導體記憶裝置之一部分之模式性剖視圖。 圖25係表示第3實施形態之半導體記憶裝置之製造步驟之模式性剖視圖。 圖26係表示第4實施形態之半導體記憶裝置之一部分之模式性剖視圖。 圖27係表示第5實施形態之半導體記憶裝置之一部分之模式性俯視圖。
100:記憶體構造
101:絕緣層
102:絕緣層
110a:導電層
110b:導電層
110c:導電層
110d:導電層
140:接點
150:配線
151:接點
160:配線
170:配線
200:電晶體構造
201:半導體層
202:閘極絕緣膜
203:半導體層
204:半導體層
205:絕緣層
206:閘極絕緣膜
CR:接點區域
DR:驅動電路區域
DTR:驅動電晶體
MR:記憶區域
S:基板
SHE:絕緣部
ST:絕緣部

Claims (20)

  1. 一種半導體記憶裝置，其具備：基板(S)；複數個導電層(110(110a,110b,110c,110d))，其等配置於與上述基板(S)交叉之第1方向(Z方向)且分別於與上述第1方向(Z方向)交叉之第2方向(X方向)上延伸；第1半導體層(120)，其於上述第1方向(Z方向)上延伸且與上述複數個導電層(110(110a,110b,110c))對向；記憶部(包含於130中之132)，其設置於上述第1半導體層(120)與上述複數個導電層(110)之間，與上述第1半導體層(120)及上述複數個導電層(110)之一部分一起構成記憶胞(MC)；及驅動電路，其驅動上述記憶胞(MC)；且上述複數個導電層(110)遍及以下區域形成：第1區域(MR)，其配置有上述複數個記憶胞(MC)；第2區域(CR)，其設置於較上述第1區域(MR)更靠上述第2方向(X方向)之端部；及第3區域(DR)，其與上述第1區域(MR)及上述第2區域(CR)不同；且位於上述第3區域(DR)之部分與位於上述第1區域(MR)及上述第2區域(CR)之部分絕緣分離，上述驅動電路設置於上述第3區域(DR)，且具備：第2半導體層(201)，其於上述第1方向(Z方向)上貫通上述複數個導電層(110(110d))且於上述第1方向(Z方向)上延伸；及 絕緣層(202)，其設置於上述第2半導體層(201)與上述複數個導電層(110(110d))之間；上述第2半導體層(201)之一端經由配線(140)與上述第2區域(CR)之上述複數個導電層(110(110a))連接，另一端與上述基板(S)連接。
  2. 如請求項1之半導體記憶裝置，其中上述第3區域相對於上述第2區域設置於沿與上述第1方向及上述第2方向交叉之第3方向鄰接之位置，將上述第2半導體層之一端與上述第2區域之上述複數個導電層連接之配線於上述第3方向上延伸。
  3. 如請求項1之半導體記憶裝置，其中上述第3區域相對於上述第1區域設置於沿與上述第1方向及上述第2方向交叉之第3方向鄰接之位置。
  4. 如請求項1之半導體記憶裝置，其中上述第3區域中之上述複數個導電層之與上述絕緣層對向之端部於上述第1方向上連接。
  5. 如請求項1之半導體記憶裝置，其中上述第2區域具有：上述複數個導電層之上述第2方向之端部越靠近上述基板則越遠離上述第1區域之階梯狀之接點部、及 一端連接於上述接點部，另一端朝遠離上述基板之朝向延伸之接點，上述第2半導體層之一端經由上述配線與上述接點之上述另一端連接。
  6. 一種半導體記憶裝置，其具備：基板(S)；複數個導電層(110(110a,110b,110c,110d))，其等配置於與上述基板(S)交叉之第1方向(Z方向)且分別於與上述第1方向(Z方向)交叉之第2方向(X方向)上延伸；第1構造(100)，其於上述第1方向(Z方向)上延伸且與上述複數個導電層(110)對向；及第2構造(200)，其於上述第1方向(Z方向)上延伸且與上述複數個導電層(110)對向；上述複數個導電層(110)具有：第1區域(MR)，其配置有上述第1構造(100)；第2區域(CR)，其設置於較上述第1區域(MR)更靠上述第2方向(X方向)之端部；及第3區域(DR)，其與上述第1區域(MR)及上述第2區域(CR)絕緣，且配置有上述第2構造(200)；且上述第1構造(100)具有：第1半導體層(120)，其於上述第1方向(Z方向)上延伸且與上述複數個導電層(110(110a,110b,110c))對向；及 記憶部(包含於130中之132)，其設置於上述第1半導體層(120)與上述複數個導電層(110)之間，與上述第1半導體層(120)及上述複數個導電層(110)之一部分一起構成記憶胞(MC)；上述第2構造(200)具有：第2半導體層(201)，其於上述第1方向(Z方向)上延伸且與上述複數個導電層(110(110d))對向；及絕緣層(202)，其設置於上述第2半導體層(201)與上述複數個導電層(110(110d))之間；上述第2構造(200)之一端經由配線(140)與上述第2區域(CR)之上述複數個導電層(110(110a))連接，另一端與形成於上述基板(S)之電路連接。
  7. 如請求項6之半導體記憶裝置，其中上述複數個導電層藉由於上述第1方向及第2方向上延伸之複數個絕緣部，於與上述第1方向及上述第2方向交叉之第3方向上絕緣分離，上述經分離之各複數個導電層之上述第1區域及第2區域與上述第1構造一起構成記憶體區塊。
  8. 如請求項7之半導體記憶裝置，其中上述複數個導電層之上述第3區域對應於上述各記憶體區塊而設置，且以與對應之記憶體區塊之上述第2區域於上述第3方向上排列之方式配置。
  9. 如請求項8之半導體記憶裝置，其中將與上述各記憶體區塊對應之上述第2區域和上述第3區域合計所得之上述第3方向之寬度與上述第1區域之上述第3方向之寬度實質上相等。
  10. 如請求項9之半導體記憶裝置，其中上述各記憶體區塊之上述第2區域之上述第3方向之寬度與對應之各記憶體區塊之上述第3區域之上述第3方向之寬度實質上相等。
  11. 如請求項7之半導體記憶裝置，其具有於上述第3方向上鄰接之第1記憶體區塊及第2記憶體區塊，與上述第1記憶體區塊對應之上述複數個導電層之上述第2區域及上述第3區域以排列於上述第3方向之方式，設置於上述第1記憶體區塊及上述第2記憶體區塊之一端部，與上述第2記憶體區塊對應之上述複數個導電層之上述第2區域及上述第3區域以排列於上述第3方向之方式，設置於上述第1記憶體區塊及上述第2記憶體區塊之另一端部。
  12. 如請求項11之半導體記憶裝置，其中將分別對應於上述第1記憶體區塊及上述第2記憶體區塊之上述第2區域與上述第3區域合計所得之上述第3方向之寬度和將上述第1記憶體區塊之上述第1區域與上述第2記憶體區塊之上述第1區域合計所得之上述第3方向之寬度實質上相等。
  13. 如請求項12之半導體記憶裝置，其中與上述各記憶體區塊對應之上 述第3區域之上述第3方向之寬度大於上述第2區域之上述第3方向之寬度。
  14. 如請求項7之半導體記憶裝置，其中上述複數個導電層之位於上述第2區域之端部之上述第2方向之位置不同。
  15. 如請求項14之半導體記憶裝置，其具備複數個上述第2構造，上述複數個第2構造與上述第2區域之上述複數個導電層之各端部之上述第2方向之位置對應地配設於上述第2方向。
  16. 如請求項15之半導體記憶裝置，其中將上述第2構造之一端與上述第2區域之上述複數個導電層連接之配線於上述第3方向上延伸。
  17. 一種半導體記憶裝置之製造方法，其係於與基板之表面交叉之第1方向上，將於與上述第1方向交叉之第2方向上延伸之複數個犧牲層和複數個第1絕緣層交替地積層而形成積層體，於上述積層體之第1區域、位於較上述第1區域更靠上述第2方向之端部之第2區域、及與上述第1區域及上述第2區域不同之第3區域中之上述第2區域形成階梯部；於上述第1區域，形成在上述第1方向上延伸且與上述複數個犧牲層及上述複數個第1絕緣層對向之第1半導體層及記憶部；於上述第3區域，形成在上述第1方向上延伸且與上述複數個犧牲層及上述複數個第1絕緣層對向之第2半導體層及第2絕緣層； 形成將上述第3區域與上述第1區域及上述第2區域分離之於上述第1方向上延伸之槽；藉由經由上述槽去除上述犧牲層而形成空腔；於上述空腔形成導電層；於上述槽形成第3絕緣層而將上述第3區域與上述第1區域及上述第2區域絕緣。
  18. 如請求項17之半導體記憶裝置之製造方法，其中上述槽係以如下方式形成：將上述第2區域與上述第3區域於與上述第1方向及上述第2方向交叉之第3方向上分離。
  19. 如請求項18之半導體記憶裝置之製造方法，其中上述階梯部係以如下方式形成：上述導電層之端部之上述第2方向之位置與上述第2半導體層之第2方向之位置對應。
  20. 如請求項19之半導體記憶裝置之製造方法，其形成將上述導電層之端部與上述第2半導體層之一端連接之配線。
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