JPH1131802A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 消去ブロックサイズ設定の自由度を大きくす
る。 【解決手段】 フローティングゲート、コントロールゲ
ート、及びセレクトゲートを有するスプリットゲート型
のメモリセル１は、ブロック内ではメモリ拡散層７、８
によって複数個が並列に接続され、またそれぞれのソー
スおよびドレインを共有する形でマトリクス状に配置さ
れている。そしてこのメモリ拡散層７、８は各ブロック
で独立して形成されており、それぞれブロックセレクト
トランジスタ９、１０を介してメタルビットライン１
１、１２に接続されている。ドレイン８の両側にあるコ
ントロールゲート２、３は電気的に接続されてコントロ
ールゲート対４を構成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＥＥＰＲＯＭやフラ
ッシュＥＥＰＲＯＭに用いられるスプリットゲート型と
称される半導体記憶装置とその製造方法に関する。特
に、本発明の半導体記憶装置は、高速かつ大容量の情報
記録が必要とされる分野に用いるのに適する。

【０００２】

【従来の技術】フラッシュメモリはＥＥＰＲＯＭの単ビ
ット消去機能を省く事によって大幅な高集積化を実現し
た。このためほとんどの場合、フラッシュメモリの消去
単位は、あるまとまった領域(本明細書では、ブロック
という)、もしくはチップ全体の一括消去となる。近年
フラッシュメモリは飛躍的な高集積化を果たしており、
これにより、より大容量のものが実現されているが、一
方高集積大容量のものほど、消去ブロックが大きいとい
う傾向がある。

【０００３】フラッシュメモリは、当初ＵＶ−ＥＰＲＯ
Ｍの置き換えとしての用途が主であり、消去ブロックの
大きさは、問題とならなかった。しかし他の応用を考え
たとき、消去ブロックは小さくできること、また、必要
に応じて任意の大きさに設定できることが必要となって
きた。

【０００４】フラッシュメモリとして米国特許第５２８
０４４６号に記載されたものがある。そのメモリ装置で
は各メモリセルを接続する方法として拡散層を用いる埋
め込み拡散層方式を採っており、高集積化を可能として
いる。しかしこの方式では、静電容量の大きい拡散層
を、メモリのビットラインに用いるため、読み出し速度
の低下を招き、特に大容量メモリを構成した場合、顕著
となる。

【０００５】このような埋め込み拡散層型のフラッシュ
メモリでは、拡散層によるビットライン（ソース・ドレ
イン拡散層）及びポリシリコンによるワードラインの容
量Ｃと抵抗ＲによるＣＲ積が、セルのアクセス時間を律
速する要因の一つとなる。このためビットライン又はワ
ードライン上にコンタクトホールを複数個設け、メタル
ラインと接続して低抵抗化することによって、アクセス
タイムを改善している。このためメモリ領域上に最低２
層のメタル層を形成する必要がある。

【０００６】図１にこのスプリットゲート型メモリ構造
の概略を示す。ビットライン方向に帯状のソース１０９
及びドレイン１０８が形成され、その間にやはり帯状の
コントロールゲート１０５がドレイン側に寄せられて配
置されている。つまり、コントロールゲート１０５はド
レイン１０８に接近し、ソースとは間隔をもって配置さ
れている。また、コントロールゲート１０５と垂直なワ
ードライン方向に帯状のセレクトゲート１０６が形成さ
れている。コントロールゲート１０５の下層の基板に
は、フローティングゲートを介してメモリチャネル１０
２が存在し、またメモリチャネル１０２とソース１０９
との間には、セレクトトランジスタのチャネル１０１が
ある。また、チャネル１０１，１０２はビットライン方
向には、島状のフィールド酸化膜１０７によって分離さ
れている。

【０００７】メモリでは通常、ほとんどのパターンは加
工限界の最小値で形成される。このため、図１に示すメ
モリでは、２つのチャネル領域が存在する１ビットあた
りのワードライン方向の寸法１０３は、１ビットあたり
のビットラインの寸法１０４よりも大きくなる。

【０００８】図２にメモリアレイでのフィールドおよび
拡散層の様子を示す。ソース拡散層１２１とドレイン拡
散層１２２が交互に配置され、その間にメモリが形成さ
れるチャネル領域１２５があり、チャネル領域１２５の
ビットライン方向の素子分離のために、島状のフィール
ド酸化膜１２４が形成されている。ソース・ドレイン拡
散層１２１、１２２には複数ビット置きに、かつソース
・ドレイン交互にコンタクトホール１２３が形成されて
おり、上層のメタルビットラインと接続することによっ
てビットライン抵抗を低下させている。また、図には示
していないがセレクトゲートはアレイの両端部分で各々
にコンタクトホールを設け、メタル層と接続することに
よって、ワードライン抵抗を低下させている。

【０００９】図３にメモリアレイのビットライン方向
（図２で縦方向）の断面図を示す。この図において、１
３４はポリシリコン−メタル間層間絶縁膜であり、フロ
ーティングゲート１３０、コントロールゲート１０５及
びセレクトゲート１０６を互いに絶縁している。メモリ
トランジスタが複数個形成されているメモリ領域１３１
間にはメモリ内のソース又はドレインのコンタクト１３
２が形成されている。また１３５は周辺トランジスタの
ゲート、１３３は周辺回路部分のコンタクトを示す。

【００１０】図３においてメモリ領域１３１ではポリシ
リコン層が３層存在するため、ポリシリコンが１層であ
る周辺回路部分に比べて段差が大きい。このため、メモ
リ領域１３１に近接して形成されるコンタクトホール１
３２は周辺回路のコンタクトホール１３３よりも高い位
置にある。しかし、リソグラフィー工程における焦点深
度には限界があるため、このようにメモリ部分が周辺に
比べて高くなっている場合、コンタクト形成以降の工程
で、空間分解能の劣化を招くため、結果的にこの部分で
の最小加工寸法が大きくなってしまう。通常、スルーホ
ール径はコンタクトホール径よりも大きい。そのため、
メタルビットラインをメタルワードラインの上層に形成
しようとすれば、図４のようにメモリ領域内でコンタク
ト上にスルーホール１４１を形成することになるが、そ
の場合、ビットラインピッチよりもスルーホールピッチ
の方が大きくなってしまう。このため、加工限界値付近
で形成されたソース・ドレインのコンタクト上に図４の
ようにスルーホールを形成することは不可能であり、こ
のことは、メタルビットラインをメタルワードラインの
上層に形成することは不可能ということである。このた
め、メタルビットラインはメタルワードラインの下層と
いう構成にならざるを得ない。

【００１１】図５はメタルビットラインには第１層目の
メタル層（メタル層が多層になっている場合の最下層の
メタル層）、メタルワードラインには第２層目のメタル
層（メタル層が多層になっている場合の下から２番目の
メタル層）という構成にした場合の、ビットライン方向
の断面図である。図１でも示したようにこのデバイスは
ビットライン方向のピッチ１０４の方がワードライン方
向のピッチ１０３よりも狭い。このため、図５に示す第
２層目のメタル層のピッチ１５１はビットライン方向の
メモリのピッチ１０４よりも大きくなる。

【００１２】

【発明が解決しようとする課題】従来は１つのメタルビ
ットラインに接続されているメモリセルは全ビット一括
に消去されてしまうため、メタルビットライン単位でし
か消去ブロックを設定することができず、消去ブロック
サイズの設定に自由度が少なかった。フラッシュメモリ
においては、プロセス終了時にＵＶ光によってフローテ
ィングゲート中の電荷を放出させる（以下、ＵＶ消去と
いう）。このＵＶ消去は、読み出し回路での基準信号作
りや、プロセスデータの解析の上で非常に重要となる。
しかし図５の様にメタルワードラインとセレクトゲート
の配置ピッチが違う構成とした場合にＵＶ消去を行う
と、メタルワードラインの影のために、数ビット置きに
ＵＶ消去されないビットができてしまう。

【００１３】また、図５のようにメタルビットラインに
第１層目のメタル層を使用した場合、セレクトゲートと
メタルビットライン間の距離が近いために、両者間の静
電容量が読み出し速度を律速する原因の一つとなってい
た。

【００１４】本発明の第１の目的は、消去ブロックサイ
ズ設定の自由度を大きくすることである。本発明の第２
の目的は、メタルワードラインの影によってＵＶ消去さ
れないビットができるのを防ぐことである。本発明の第
３の目的は、セレクトゲートとメタルビットライン間の
静電容量の大きさにより読み出し速度が抑えられること
を防ぐことである。

【００１５】

【課題を解決するための手段】本発明は、スプリットゲ
ート型のメモリセルがマトリクス状に配置されたメモリ
マトリクスを備えた半導体記憶装置であり、そのメモリ
マトリクスがメタルビットラインにより選択されるメモ
リセルの領域とは無関係に設定されたブロックとしての
メモリ領域を複数個有し、メモリ拡散層がソース、ドレ
インともに各ブロックごとに独立するように分割されて
形成され、かつ各メモリ拡散層がそれぞれブロックセレ
クトトランジスタを介してメタルビットラインに接続さ
れており、コントロールゲートも各ブロックごとに独立
するように分割されて形成されている。これにより、消
去ブロックサイズをメタルビットラインに接続されるメ
モリセルの数とは無関係に設定できるようになり、消去
ブロックサイズの設定に大きな自由度を与えることがで
きる。

【００１６】ビットラインのコンタクトホールを形成す
る部分とメモリ部分との間にブロックセレクトトランジ
スタが介在することになるので、コンタクトホールとメ
モリセルとの距離が大きくなる。メモリセル部分は３層
ポリシンコン構造であるため段差が大きいが、メモリセ
ルから離れることによって段差が小さくなり、その部分
に形成されるコンタクトホールやスルーホールの径を周
辺回路部分と同じように小さくすることができる。

【００１７】本発明の半導体記憶装置は、以下の工程
（Ａ）から（Ｄ）を含んでいる。 （Ａ）半導体基板に素子分領域を形成する工程、（Ｂ）
ゲート酸化を行なった後、そのゲート酸化膜上にチャネ
ル長方向の長さがソース・ドレイン間隔よりも短かく、
ドレイン側に寄せられて配置されたメモリセルごとのフ
ローティングゲートと、その上に絶縁膜を介して形成さ
れたコントロールゲートからなるスタックゲートを形成
する工程、（Ｃ）ブロックごとに独立したメモリ拡散領
域と、ブロック内でメモリ拡散領域とブロックセレクト
トランジスタとなる領域を結ぶ領域とにイオン注入する
工程、（Ｄ）ブロックセレクトトランジスタの領域にブ
ロックセレクトトランジスタを形成する工程。

【００１８】

【発明の実施の形態】本発明の半導体記憶装置では、メ
モリ拡散層を挟んで隣りあって配置されたメモリセル
は、それぞれのメモリ拡散層に対して線対象に配置され
ている。メモリマトリクスがメタルビットラインにより
選択されるメモリセルの領域とは無関係に設定されたブ
ロックとしてのメモリ領域を複数個有し、メモリ拡散層
がソース、ドレインともに各ブロックごとに形成され、
かつ各メモリ拡散層がビットライン方向に隣接するブロ
ック同士の隣接するセレクトゲート間に配置されたブロ
ックセレクトトランジスタを介してメタルビットライン
に接続されており、コントロールゲートも各ブロックご
とに独立するように分割されて形成されており、ドレイ
ンの両脇に配置されているコントロールゲート同士が常
に同電位となるように電気的に接続されてコントロール
ゲート対を形成しており、隣り合ったコントロールゲー
ト対同士が接続されず、一つ置きのコントロールゲート
対同士が接続されてコントロールゲート対がブロック内
で２つにまとめられていることが好ましい。これによ
り、隣接ビットに半選択状態によるストレスを加えるこ
となく、書込み動作を行なうことができるようになる。

【００１９】コントロールゲート対同士を接続する導電
体がブロックセレクトトランジスタとメモリ拡散層を結
ぶ拡散層上を横切る場合には、その領域には工程（Ｂ）
のゲート酸化の前にイオン注入を行なっておく。ブロッ
クセレクトトランジスタのソース・ドレインの不純物濃
度は、周辺トランジスタのソース・ドレインの不純物濃
度と同じであることが好ましい。

【００２０】メモリ拡散層のソース側のブロックセレク
トトランジスタのゲート電極と、ドレイン側のブロック
セレクトトランジスタのゲート電極は、一つの直線上か
ら外れた位置に配置されていることが好ましい。これに
より、ブロックセレクトトランジスタの幅を広くして大
きな電流を流すことができるようになる。このことは読
み出し速度の高速化に寄与する。

【００２１】ブロックセレクトトランジスタを介してメ
モリ拡散層に接続されるメタルビットラインは、メモリ
拡散層に平行でメモリ拡散層と同一の間隔で、帯状の金
属層にてなり、メモリ拡散層の上層に絶縁層を介して配
置されており、セレクトゲートにはメタルワードライン
が接続されるが、メタルワードラインはセレクトゲート
に平行でセレクトゲートと同一の間隔で、帯状に形成さ
れた金属層にてなり、セレクトゲートの上層に絶縁層を
介して配置され、メタルワードラインとセレクトゲート
がセレクトゲートの延長線上に配置されたコンタクトホ
ールによって電気的に接続されており、メタルワードラ
インがメタルビットラインよりも下層に形成されている
ことが好ましい。これにより、セレクトゲートとメタル
ビットライン間の容量が減少し、信号の読み出し速度が
向上する。またメモリ上のメタル層とメモリのピッチが
ワードライン方向、ビットライン方向とも等しくなるた
めに、メタル層の影となるビットが無くなり、全ビット
をＵＶ消去することができるようになる。

【００２２】コントロールゲートもブロック単位で分割
されている。そこで、ブロック内ではコントロールゲー
ト上に少なくとも２つのコンタクトホールが形成され、
コントロールゲートの上層には絶縁膜を介してワードラ
インに平行な帯状の金属層が形成され、その金属層がそ
のコンタクトホールによってコントロールゲートに接続
されていることが好ましい。これにより、コントロール
ゲートの抵抗を軽減することができ、信号の読み出し速
度を向上させることができる。

【００２３】ブロックセレクトトランジスタのゲート電
極はブロック内で複数のブロックセレクトトランジスタ
に共通になるようにポリシリコン層により形成される。
そこで、その共通のポリシリコン層上に少なくとも２つ
のコンタクトホールが形成され、そのポリシリコン層の
上層には絶縁膜を介してワードラインに平行な帯状の金
属層が形成され、その金属層がそのコンタクトホールに
よってそのポリシリコン層に接続されていることが好ま
しい。これにより、ブロックセレクトトランジスタのゲ
ート抵抗を軽減することができ、信号の読み出し速度を
向上させることができる。

【００２４】

【実施例】図６に一実施例におけるメモリマトリクスの
１つのブロックを示す。フローティングゲート、コント
ロールゲート、及びセレクトゲートを有するスプリット
ゲート型のメモリセル１は、ブロック内ではメモリ拡散
層７、８によって複数個が並列に接続され、またそれぞ
れのソースおよびドレインを共有する形でマトリクス状
に配置されている。そしてこのメモリ拡散層７、８は各
ブロックで独立して形成されており、それぞれブロック
セレクトトランジスタ９、１０を介してメタルビットラ
イン１１、１２に接続されている。メモリ拡散層７，８
を挟んで隣りあって配置されたメモリセル１は、それぞ
れのメモリ拡散層７又は８に対して線対象に配置されて
いる。

【００２５】ドレイン８の両側にあるコントロールゲー
ト２、３は電気的に接続されてコントロールゲート対４
を構成している。また、このコントロールゲート対４は
隣り合ったコントロールゲート対５とは接続されず、一
つおいたコントロールゲート対６、さらにまた一つおい
たコントロールゲート対１４、というように一つ置きに
接続され、同様にコントロールゲート対４の隣にあるコ
ントロールゲート対５も同様に一つ置きのコントロール
ゲート対１３，１５と接続されている。これにより、隣
接ビットに半選択状態によるストレスを加えることな
く、書込み動作を行なうことができるようになる。これ
らのコントロールゲート対間の接続はすべてブロック内
で行われており、他のブロックとは直接電気的な接続は
行われていない。

【００２６】図７にこの実施例の動作条件の一例を示
す。Read L1&L2は図中のメモリセルL1およびL2のデータ
を読み出す場合の電圧条件を示している。ここで単位は
すべてボルト（Ｖ）であり、Fは開放を意味する。Erase
はブロック内のすべてのメモリを消去する事を示し、PG
Mはそれぞれのメモリセルへの書込みを意味する。

【００２７】次にこの回路を半導体基板に製作したとき
の平面概略図を図８に示す。チャネル長方向の長さがソ
ース拡散層３８とドレイン拡散層３９との間隔よりも短
かいフローティングゲート３２がドレイン側に寄せられ
て配置され、その真上を帯状のポリシリコンのコントロ
ールゲート３３がドレイン拡散層３９と平行に配置され
ている。ソース拡散層３８とドレイン拡散層３９はそれ
ぞれを挟んで配置された対をなすメモリセル間で共有さ
れ、ソース拡散層３８に対してもドレイン拡散層３９に
対してもメモリセルは線対象に配置されている。コント
ロールゲート３３は１つのドレインを挟む隣り合ったメ
モリセル同士でポリシリコン層３３ａ，３３ｂにより接
続されて対を形成しており、このコントロールゲート対
同士は一つ置きに互いに接続されている。コントロール
ゲート３３はブロックごとに独立したパターンとして形
成されている。

【００２８】コントロールゲート３３と直交する方向に
延びる帯状のポリシリコン層にてなるセレクトゲート３
４が配置されている。メモリ拡散層であるソース拡散層
３８とドレイン拡散層３９は、ブロックごとに独立して
形成されている。ソース拡散層３８とドレイン拡散層３
９はそれぞれブロックセレクトトランジスタ４０、３７
と接続され、コンタクトホール４１、３６を介してメタ
ルビットライン（図示略）と接続されている。

【００２９】またソース拡散層３８用のブロックセレク
トトランジスタ４０とドレイン拡散層３９用のブロック
セレクトトランジスタ３７のゲート３５は、１つの直線
上にはなく、ずらして配置されている。このことによっ
て直線上に配置されたときに比較して、広いトランジス
タ幅（チャネル幅）を確保でき、このため一層大きな電
流量を確保でき、このことが読み出し速度の高速化につ
ながる。

【００３０】次に本発明の製造工程を図９〜図１７によ
り説明する。 （Ａ）まずＰ型シリコン基板上にフィールド酸化を行
い、メモリセル、ブロックセレクトトランジスタや周辺
トランジスタ、および拡散層が形成される活性領域５０
を形成するために、それらの間を分離する素子分領域５
１を形成する（図９）。次にこの活性領域５０でコント
ロールゲート同士を接続するポリシリコン層３３ａ，３
３ｂ（図８参照）が交差する領域５３に、イオン注入を
用いてヒ素の注入を行う。

【００３１】（Ｂ）次に全面にゲート酸化を行いその後
フローティングゲート３２となるポリシリコンの成膜を
行う。フローティングゲートをビットラインと垂直な方
向に分離する帯状にエッチングした後、ポリシリコン間
絶縁膜を成膜しさらにコントロールゲート３３となるポ
リシリコンの成膜を行なう。さらにこのフローティング
ゲート用ポリシリコン層／ポリシリコン間絶縁膜／コン
トロールゲート用ポリシリコン層をビットラインと平行
な方向に帯状に同時にエッチングすることにより、フロ
ーティングゲート３２とブロックごとに独立したコント
ロールゲート３３を形成する。またこのとき、ドレイン
を挟む隣り合ったコントロールゲートは電気的に接続さ
れた対を形成するように、かつこの対がブロック内で一
つ置きに接続されるようにコントロールゲート用ポリシ
リコン層のエッチングを行なって、ポリシリコン層パタ
ーン３３ａ，３３ｂを形成する（図１０）。

【００３２】（Ｃ）次にメモリのソースとなる部分３
８、ドレインとなる部分３９のメモリ拡散領域、ならび
にこれらのメモリ拡散領域とブロックセレクトトランジ
スタとなる領域６０を結ぶ領域５７に、イオン注入を用
いてヒ素を注入する（図１１）。このとき、領域５７上
にコントロールゲートを接続するポリシリコン層パター
ン３３ａ，３３ｂが存在する領域では、そのポリシリコ
ン層パターン３３ａ，３３ｂがマスクとなってしまい、
領域５７中にヒ素が注入されない。しかし、この領域で
は図９で前述したように、あらかじめヒ素の注入を行な
っているために、メモリ拡散層とブロックセレクトトラ
ンジスタの電気的な接続は保たれる。また、この領域で
はゲート酸化前にヒ素注入を行なっているため、ゲート
酸化膜よりも厚い増速酸化膜が形成されるため、拡散層
とコントロールゲートとの電気的な絶縁性も確保でき
る。

【００３３】（Ｄ）次にコントロールゲート側壁に、自
己整合によって、酸化膜の側壁を形成した後、再度ウェ
ハ全面にゲート酸化を行ない、ポリシリコン層の成膜を
行なう。次に、このポリシリコン層のパターニングを行
ない、セレクトゲート３４、並びにブロックセレクトト
ランジスタのゲート３５及び周辺トランジスタのゲート
（図示されていない）を形成する（図１２）。

【００３４】（Ｅ）次にブロックセレクトトランジスタ
の領域６０と周辺トランジスタのソース・ドレイン用の
領域（図示されていない）にヒ素注入を行ない、ブロッ
クセレクトトランジスタと周辺トランジスタ（図示され
ていない）のソースおよびドレインを形成する（図１
３）。ブロックセレクトトランジスタとメモリ拡散領域
を結ぶ拡散領域上を、他のブロックトランジスタのゲー
トが交差する領域６４では、２回目のゲート酸化前に、
あらかじめヒ素が注入されており、このためこの領域６
４ではポリシリコン層と拡散層の間に、２回目のゲート
酸化によって、ゲート酸化よりも厚い増速酸化膜が形成
されているため、ゲートと拡散層の電気的絶縁性が確保
できる。

【００３５】（Ｆ）次に全面にメタル−ポリシリコン間
絶縁膜を形成し、ブロックセレクトトランジスタのドレ
イン部分にコンタクトホール３６，４１、セレクトゲー
ト上にコンタクトホール６６、コントロールゲート上に
コンタクトホール６７、ブロックセレクトトランジスタ
のゲート上にコンタクトホール６８を形成する（図１
４）。このとき、コンタクトホール３６，４１はブロッ
クセレクトトランジスタがあるために、無いときに比べ
てメモりからの距離が大きくなる。このため高段差部分
からの距離が大きくなるために、メタル−ポリシリコン
間絶縁膜の膜厚が周辺回路部分と同じになる。この部分
に形成されるコンタクホールは、従来絶縁膜の膜厚が厚
かった場合には、フォトグラフィー時の焦点深度からは
ずれるため、コンタクトホール径を周辺に比べて大きく
する必要があった。しかし、本発明においては、メタル
−ポリシリコン間絶縁膜の膜厚は周辺部分と同じである
ために、この焦点深度の問題は無くなり、周辺回路部分
のコンタクトホールと同一径とすることができる。

【００３６】（Ｇ）次に全面にＡｌ合金からなる金属層
を成膜し、その金属層にパターン化を施し、セレクトゲ
ート直上にセレクトゲートと同一のピッチで、かつセレ
クトゲートに対して平行な帯状の金属層パターン６９を
形成し、コンタクトホール６６を介してセレクトゲート
と接続する。また、その金属層によりワードライン方向
に平行な帯状のパターンも同時に形成して、コンタクト
ホール６７を介してコントロールゲートに接続する。さ
らに、その金属層によりワードライン方向に平行な帯状
のパターンも同時に形成して、コンタクトホール６８を
介してブロックセレクトトランジスタのゲートに接続す
る（図１５）。このとき、金属層６９は多層金属層中で
もっとも下層となるために、最小加工寸法は上層の金属
層よりも、小さくできる。従ってメモリの短手方向であ
るビットライン方向に垂直なストライプ形状である金属
層６９でも、メモリのピッチと同一のピッチで、加工す
ることができる。

【００３７】（Ｈ）次に全面に金属−金属間絶縁膜を形
成し、さらにブロックセレクトトランジスタのドレイン
部分にスルーホール７２を形成する（図１６）。上述し
たように、スルーホール７２を形成する部分のメタル−
ポリシリコン間絶縁膜は、周辺回路部分の厚さと同じで
ある。このためスルーホール７２形成時の高さも周辺部
分と同じであるためにスルーホール径を、周辺回路部分
と同じ径にすることができる。

【００３８】（Ｉ）次に全面にＡｌ合金からなる金属層
を形成し、メモリのソース・ドレインピッチと同一で、
かつビットライン方向に平行で帯状のメタルビットライ
ン７３を形成し、スルーホール７２、コンタクトホール
３６，４１を介して、ブロックセレクトトランジスタの
ドレイン部分に接続する（図１７）。ここで、メタルビ
ットライン７３はスルーホール７２との接続部分で、ス
ルーホール７２に対して、リソグラフィー時のマスク合
わせ余裕を考慮して、一定のオーバーラップを設ける必
要がある。従来この部分ではスルーホールを形成しよう
とした場合、メタル−ポリシリコン間絶縁膜の膜厚が厚
いため、リソグラフィー時において、焦点深度からはず
れるため周辺回路部分に比べてスルーホール径を大きく
する必要があった。下層から第１層目のメタルよりも最
小加工寸法が大きくなる第２層メタルを用いて、メモリ
の周期と同一のピッチで、メタルビットライン７３を形
成することができなかった。しかし、本発明ではスルー
ホールを周辺回路部分と同一径まで小さくすることがで
きるため、第２層メタルを用いても、メモリのピッチと
同一ピッチでメタルビットライン７３を形成できる。

【００３９】

【発明の効果】本発明では、スプリットゲート型のメモ
リセルがマトリクス状に配置されたメモリマトリクスを
複数のブロックに分割し、メモリ拡散層はソース、ドレ
インともに各ブロックごとに独立するように分割されて
形成されているので、消去ブロックサイズをメタルビッ
トラインに接続されるメモリセルの数とは無関係に設定
できるようになり、消去ブロックサイズの設定に大きな
自由度を与えることができる。各メモリ拡散層がそれぞ
れブロックセレクトトランジスタを介してメタルビット
ラインに接続されているので、ビットラインのコンタク
トホールを形成する部分とメモリ部分との間にブロック
セレクトトランジスタが介在することになり、コンタク
トホールとメモリセルとの距離が大きくなる。メモリセ
ル部分は３層ポリシンコン構造であるため段差が大きい
が、メモリセルから離れることによって段差が小さくな
り、その部分に形成されるコンタクトホールやスルーホ
ールの径を周辺回路部分と同じように小さくすることが
できる。

【００４０】フローティングゲートが寄せられて形成さ
れている側のメモリ拡散層の両脇に配置されているコン
トロールゲート同士が常に同電位となるように電気的に
接続されてコントロールゲート対を形成しており、隣り
合ったコントロールゲート対同士が接続されず、１つ置
きのコントロールゲート対同士が接続されているので、
隣接ビットに半選択状態によるストレスを加えることな
く、書込み動作を行なうことができるようになる。ブロ
ックセレクトトランジスタのソース・ドレインとメモリ
拡散層とは別工程で形成されるので、ともに最適化する
ことができる。メモリ拡散層のソース側のブロックセレ
クトトランジスタのゲート電極と、ドレイン側のブロッ
クセレクトトランジスタのゲート電極は、一つの直線上
から外れた位置に配置すれば、ブロックセレクトトラン
ジスタの幅を広くして大きな電流を流すことができるよ
うになり、読み出し速度の高速化に寄与する。

【００４１】メタルビットラインをメモリ拡散層に平行
でメモリ拡散層と同一の間隔で、帯状の金属層にて形成
し、メタルワードラインをセレクトゲートに平行でセレ
クトゲートと同一の間隔で、帯状に形成された金属層に
て形成し、メタルワードラインをメタルビットラインよ
りも下層に形成すれば、セレクトゲートとメタルビット
ライン間の容量が減少し、信号の読み出し速度が向上す
る。またメモリ上のメタル層とメモリのピッチがワード
ライン方向、ビットライン方向とも等しくなるために、
メタル層の影となるビットが無くなり、全ビットをＵＶ
消去することができるようになる。ブロック内ではコン
トロールゲート上に少なくとも２つのコンタクトホール
を介して金属層に接続すれば、コントロールゲートの抵
抗を軽減することができ、信号の読み出し速度を向上さ
せることができる。ブロックセレクトトランジスタのブ
ロック内での共通のゲートを少なくとも２つのコンタク
トホールを介して金属層に接続すれば、ブロックセレク
トトランジスタのゲート抵抗を軽減することができ、信
号の読み出し速度を向上させることができる。

【００４２】本発明の製造方法では、メモリ拡散領域と
ブロックセレクトトランジスタとなる領域を結ぶ連結領
域とにイオン注入しておき、ブロックセレクトトランジ
スタのゲート酸化を行なった後にポリシリコン層を成膜
し、それをパターン化してブロックセレクトトランジス
タのゲートを形成するので、ブロックセレクトトランジ
スタのゲートがその連結領域を横切る場合でもブロック
セレクトトランジスタのゲートとその連結領域の拡散層
との間に増速酸化によって、ゲート酸化膜よりも厚い酸
化膜を作ることができ、ブロックセレクトトランジスタ
のゲートと拡散層との間の絶縁性を確保できる。また、
ブロックセレクトトランジスタとメモリ拡散層を結ぶ拡
散層上をコントロールゲート同士を接続する導電体が横
切る領域が存在する場合、その領域にはフローティング
ゲートの下のゲート酸化膜を形成するためのゲート酸化
の前にイオン注入を行なっておくようにすれば、コント
ロールゲート同士を接続する導体と拡散層の間に、増速
酸化によって、ゲート酸化膜よりも厚い絶縁膜を作るこ
とができるので、コントロールゲートを接続する導体と
拡散層の間の絶縁性を確保することができる。

【図面の簡単な説明】

【図１】スプリットゲート型メモリ構造を示す概略図で
ある。

【図２】従来のメモリアレイでのフィールドおよび拡散
層を示す平面図である。

【図３】図２のメモリアレイのビットライン方向での断
面図である。

【図４】従来のメモリ領域内でコンタクト上にスルーホ
ールを形成しようとした場合の断面図である。

【図５】メタルビットラインを下層、メタルワードライ
ンを上層とした場合の従来の装置のビットライン方向の
断面図である。

【図６】一実施例を示す回路図である。

【図７】同実施例の動作条件を示す回路図と図表であ
る。

【図８】同実施例の平面図である。

【図９】本発明の製造方法における素子分領域形成とコ
ントロールゲート同士を接続する領域へのイオン注入工
程を示す図である。

【図１０】本発明の製造方法におけるコントロールゲー
トとフローティングゲートを形成する工程を示す図であ
る。

【図１１】本発明の製造方法におけるメモリ拡散領域
と、メモリ拡散領域とブロックセレクトトランジスタと
なる領域を結ぶ領域とにイオン注入する工程を示す図で
ある。

【図１２】本発明の製造方法におけるセレクトゲートと
ブロックセレクトトランジスタのゲートを形成する工程
を示す図である。

【図１３】本発明の製造方法におけるブロックセレクト
トランジスタのソースおよびドレインを形成する工程を
示す図である。

【図１４】本発明の製造方法におけるブロックセレクト
トランジスタのドレイン部分その他の部分のコンタクト
ホールを形成する工程を示す図である。

【図１５】本発明の製造方法における金属層パターン化
を形成する工程を示す図である。

【図１６】本発明の製造方法におけるブロックセレクト
トランジスタのドレイン部分にスルーホールを形成する
工程を示す図である。

【図１７】本発明の製造方法におけるメタルビットライ
ンを形成を形成する工程を示す図である。

【符号の説明】

１，３２ フローティングゲート ２，３，３３ コントロールゲート ７，３８ ソース拡散領域 ８，３９ ドレイン拡散領域 ９，１０，３７，４０ ブロックセレクトトランジ
スタ １１，１２，７３ メタルビットライン ３３ａ，３３ｂ コントロールゲート間を接続する
パターン ３４ セレクトゲート ３５ ブロックセレクトトランジスタのゲート ３６，４１ コンタクトホール

Claims (9)

【特許請求の範囲】
1. 【請求項１】 第１の導電型を有するシリコン基板に、
   互いに平行に、かつ交互に帯状に形成された第２の導電
   型を有するソース・ドレイン領域となるメモリ拡散層を
   有し、チャネル長方向の長さがソース・ドレイン間隔よ
   りも短かく、フローティングゲートとなる第１の導電体
   が、ソース・ドレイン間のシリコン基板上に第１の絶縁
   体を介して、ドレイン側に寄せられてメモリセルごとに
   形成されており、第１の導電体の真上には、絶縁体を介
   してコントロールゲートとなる第２の導電体が、帯状
   に、かつソース・ドレインに対して平行で、複数のメモ
   リセルに共通に形成されており、かつ、第２の導電体と
   直交する方向に帯状に形成されたセレクトゲートとなる
   第３の導電体をもつメモリセルがマトリクス状に配置さ
   れ、各メタルビットラインにより１群ずつのメモリセル
   が選択されるようになっているメモリマトリクスを備え
   た半導体記憶装置において、 前記メモリマトリクスは前記メタルビットラインにより
   選択されるメモリセルの領域とは無関係に設定されたブ
   ロックとしてのメモリ領域を複数個有し、 前記メモリ拡散層はソース、ドレインともに各ブロック
   ごとに独立するように分割されて形成され、かつ各メモ
   リ拡散層がそれぞれブロックセレクトトランジスタを介
   して前記メタルビットラインに接続されており、 コントロールゲートも各ブロックごとに独立するように
   分割されて形成されていることを特徴とする半導体記憶
   装置。
2. 【請求項２】 第１の導電型を有するシリコン基板に、
   互いに平行に、かつ交互に帯状に形成された第２の導電
   型を有するソース・ドレイン領域となるメモリ拡散層を
   有し、チャネル長方向の長さがソース・ドレイン間隔よ
   りも短かく、フローティングゲートとなる第１の導電体
   が、ソース・ドレイン間のシリコン基板上に第１の絶縁
   体を介して、ドレイン側に寄せられてメモリセルごとに
   形成されており、第１の導電体の真上には、絶縁体を介
   してコントロールゲートとなる第２の導電体が、帯状
   に、かつソース・ドレインに対して平行で、複数のメモ
   リセルに共通に形成されており、かつ、第２の導電体と
   直交する方向に帯状に形成されたセレクトゲートとなる
   第３の導電体をもつメモリセルがマトリクス状に配置さ
   れ、各メタルビットラインにより１群ずつのメモリセル
   が選択されるようになっているメモリマトリクスを備え
   た半導体記憶装置において、 前記メモリマトリクスは前記メタルビットラインにより
   選択されるメモリセルの領域とは無関係に設定されたブ
   ロックとしてのメモリ領域を複数個有し、 前記メモリ拡散層はソース、ドレインともに各ブロック
   ごとに形成され、かつ各メモリ拡散層は、ビットライン
   方向に隣接するブロック同士の隣接するセレクトゲート
   間に配置されたブロックセレクトトランジスタを介し
   て、前記メタルビットラインに接続されており、 コントロールゲートも各ブロックごとに独立するように
   分割されて形成されており、ドレインの両脇に配置され
   ているコントロールゲート同士が常に同電位となるよう
   に電気的に接続されてコントロールゲート対を形成して
   おり、隣り合ったコントロールゲート対同士が接続され
   ず、一つ置きのコントロールゲート対同士が接続されて
   コントロールゲート対がブロック内で２つにまとめられ
   ていることを特徴とする半導体記憶装置。
3. 【請求項３】 ブロックセレクトトランジスタのソース
   ・ドレインの不純物濃度は、周辺トランジスタのソース
   ・ドレインの不純物濃度と同じである請求項１又は２に
   記載の半導体記憶装置。
4. 【請求項４】 メモリ拡散層のソース側のブロックセレ
   クトトランジスタのゲート電極と、ドレイン側のブロッ
   クセレクトトランジスタのゲート電極は、一つの直線上
   から外れた位置に配置されている請求項１，２又は３に
   記載の半導体記憶装置。
5. 【請求項５】 メタルビットラインはメモリ拡散層に平
   行でメモリ拡散層と同一の間隔で、帯状の金属層にてな
   り、メモリ拡散層の上層に絶縁層を介して配置されてお
   り、かつメタルビットラインとブロックセレクトトラン
   ジスタとはメモリ拡散層の延長線上に配置されたコンタ
   クトホールによって電気的に接続されており、 セレクトゲートに平行でセレクトゲートと同一の間隔
   で、帯状に形成された金属層にてなるメタルワードライ
   ンが、セレクトゲートの上層に絶縁層を介して配置され
   ており、かつメタルワードラインとセレクトゲートは、
   セレクトゲートの延長線上に配置されたコンタクトホー
   ルによって電気的に接続されており、 かつメタルワードラインがメタルビットラインよりも下
   層に形成されている請求項１から４のいずれかに記載の
   半導体記憶装置。
6. 【請求項６】 コントロールゲート上に少なくとも２つ
   のコンタクトホールが形成され、コントロールゲートの
   上層には絶縁膜を介してワードラインに平行な帯状の金
   属層が形成され、その金属層が前記コンタクトホールに
   よってコントロールゲートに接続されている請求項１か
   ら５のいずれかに記載の半導体記憶装置。
7. 【請求項７】 ブロックセレクトトランジスタのゲート
   電極上に少なくとも２つのコンタクトホールが形成さ
   れ、前記ゲート電極の上層には絶縁膜を介してワードラ
   インに平行な帯状の金属層が形成され、その金属層が前
   記コンタクトホールによって前記ゲート電極に接続され
   ている請求項１から６のいずれかに記載の半導体記憶装
   置。
8. 【請求項８】 以下の工程（Ａ）から（Ｄ）を含む半導
   体記憶装置の製造方法。 （Ａ）半導体基板に素子分領域を形成する工程、 （Ｂ）ゲート酸化を行なった後、そのゲート酸化膜上に
   チャネル長方向の長さがソース・ドレイン間隔よりも短
   かく、ドレイン側に寄せられて配置されたメモリセルご
   とのフローティングゲートと、その上に絶縁膜を介して
   形成されたコントロールゲートからなるスタックゲート
   を形成する工程、 （Ｃ）ブロックごとに独立したメモリ拡散領域と、ブロ
   ック内でメモリ拡散領域とブロックセレクトトランジス
   タとなる領域を結ぶ領域とにイオン注入する工程、 （Ｄ）ブロックセレクトトランジスタの領域にブロック
   セレクトトランジスタを形成する工程。
9. 【請求項９】 ブロックセレクトトランジスタとメモリ
   拡散層を結ぶ拡散層上をコントロールゲート同士を接続
   する導電体が横切る領域が存在し、その領域には工程
   （Ｂ）のゲート酸化の前にイオン注入を行なっておく請
   求項８に記載の半導体記憶装置の製造方法。