JP2951927B2 - フラッシュeepromの耐久性テストのためのテストパターン - Google Patents
フラッシュeepromの耐久性テストのためのテストパターンInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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Description
sh)EEPROMの耐久性テスト(enduranc
e test)のためのテストパターン(test p
attern)に関し、特にフラッシュEEPROMの
動作特性低下(degradation)がプログラム
(program)、消去(erase)又は読み出し
(read)動作中どの動作と関連して発生するかを正
確に分析することができるテストパターンに関するもの
である。
及び消去機能があるROM(ReadOnly Mem
ory)である。フラッシュEEPROMはプログラム
及び消去動作を反復的に遂行しても素子固有の特性を一
定に維持しなければならないが動作回数が多くなるほど
動作特性は低下する。したがって、フラッシュEEPR
OMの耐久性信頼度(endurance relia
bility)を向上させるために動作特性低下原因を
探して改善することが必要である。
消去動作のサイクリング耐久(cycling end
urance)特性を確認するため、メインチップセル
(main chipcell)のパターンと同一の構
成を有するテストパターンにプログラム及び消去動作を
反復的に遂行してフラッシュEEPROMの耐久性を試
験をした。
グ耐久性試験ではフラッシュEEPROMの動作特性低
下の程度のみを確認できるだけで特性低下の主要原因が
プログラム動作、消去動作又は読み出し動作中どの動作
が関連して発生するかを分析することができない問題が
あった。
OMの動作特性低下の原因がプログラム、消去又は読み
出し動作中どの動作と関連して発生するかを正確に分析
して耐久性信頼度を改善することができるテストパター
ンを提供することにその目的がある。
るための本発明のフラッシュEEPROMの耐久性テス
トのためのテストパターンは半導体基板上に確定された
少なくとも3個の孤立アクティブ領域と、前記各アクテ
ィブ領域に形成されたドレーン領域と、前記各ドレーン
領域を中心に両側に一定間隔離隔された状態で前記各ア
クティブ領域に形成された2個のソース領域と、前記各
ドレーン領域を中心に左側方向に形成された第1共通フ
ローティングゲートと、前記ドレーン領域を中心に右側
方向に形成された第2共通フローティングゲートと、前
記第1及び第2共通フローティングゲート各々と重畳
し、前記第1共通フローティングゲートと前記第2共通
フローティングゲートの両端上部において連結されるよ
うに形成されたコントロールゲートと、前記各アクティ
ブ領域で形成された前記ドレーン領域、前記ソース領域
及び前記コントロールゲートの上部を通るように形成さ
れたセレクトゲートと、前記各アクティブ領域に形成さ
れた前記ドレーン領域、前記ソース領域及び前記コント
ロールゲートを連結する金属配線とにより構成されるこ
とを特徴とする。
参考にして詳細に説明する。図1は本発明によるフラッ
シュEEPROMの耐久性テストのためのテストパター
ンのレイアウトであり、図2は図1のX2−X2線に沿
って切断したテストパターンの断面図であり、図3は図
1のX3−X3線に沿って切断したテストパターンの断
面図で、これらの図面を参照して本発明のテストパター
ンを詳細に説明する。
ールド酸化膜2を形成し、少なくとも3個の孤立したア
クティブ領域100 が確定(define)される。アク
ティブ領域100 各々にはドレーン領域9を中心に左側と
右側各々にセルが形成され、フラッシュEEPROMの
メインセルとは異なり各アクティブ領域100 において左
側セルを共有するように第2共通フローティングゲート
4Aが形成され、右側セルを共有するように第2共通フロ
ーティングゲート4Bが形成される。各アクティブ領域10
0 において、第1及び第2共通フローティングゲート4
A,4B各々は酸化膜3によって半導体基板1と電気的に
絶縁される。
フローティングゲート4A,4B各々に重畳して各アクティ
ブ領域100 においてスタックトランジスタパターンとな
り、各アクティブ領域100 に形成された全てのセルを共
有するように第1共通フローティングゲート4Aと第2共
通フローティングゲート4B各々の両端の上部において連
結されるように形成される。スタックトランジスタパタ
ーンは一つのアクティブ領域100 に2個が形成される。
コントロールゲート6は誘電体膜5によって第1及び第
2共通フローティングゲート4A,4B各々と電気的に絶縁
される。
ターンの外廓方向に一定間隔離隔された位置の半導体基
板1に形成され、ドレーン領域9は2個のスタックトラ
ンジスタパターン間の半導体基板1に形成される。
において2個のスタックトランジスタパターン、2個の
ソース領域8及びドレーン領域9の上部を通るように形
成される。セレクトゲート12はスタックトランジスタパ
ターン上端部に形成された絶縁膜7と側部に形成された
絶縁膜スペーサ10によってスタックトランジスタパター
ンと電気的に絶縁される。
ト酸化膜11形成時に成長した酸化膜によってソース領域
8及びドレーン領域9各々と電気的に絶縁される。セレ
クトゲート酸化膜11はスタックトランジスタとソース領
域8間の半導体基板1上に形成され、この部分において
セレクトトランジスタの役割をする。
絶縁膜13を形成した後、金属コンタクト工程によって各
セルのソース領域8、ドレーン領域9及びコントロール
ゲート6を連結する金属配線14が形成される。
ンはフラッシュEEPROMのメインセルとは異なりア
クティブ領域を孤立するように確定してソース領域及び
ドレーン領域が各セルによって分離されるように構成し
た。更にフラッシュEEPROMのメインセルとは異な
り各アクティブ領域の左側セルの第1フローティングゲ
ートが共有されるようにし、右側セルに第2フローティ
ングゲートが共有されるように構成することにより、各
々のワードライン(セレクトゲート)によって各セルが
プログラム、消去又は読み出しのうちいずれか一つの動
作を個別的に遂行することが出来るようにしてフラッシ
ュEEPROMの動作特性低下がプログラム、消去又は
読み出し動作中どの動作と関連して発生するかを正確に
分析することが出来る。
テストのためのテストパターンのレイアウト図である。
ターンの断面図である。
ターンの断面図である。
Claims (4)
- 【請求項1】 半導体基板上に確定された少なくとも3
個の孤立したアクティブ領域と、 前記各アクティブ領域に形成されたドレーン領域と、 前記各ドレーン領域を中心に両側に一定間隔離隔された
状態で前記各アクティブ領域に形成された2個のソース
領域と、 前記各ドレーン領域を中心に左側方向に形成された第1
共通フローティングゲートと、 前記各ドレーン領域を中心に右側方向に形成された第2
共通フローティングゲートと、 前記第1及び第2共通フローティングゲート各々と重畳
し、前記第1共通フローティングゲートと前記第2共通
フローティングゲートの両端の上部において連結される
ように形成されたコントロールゲートと、 前記各アクティブ領域に形成された前記ドレーン領域、
前記ソース領域及び前記コントロールゲートの上部を通
るように形成されたセレクトゲートと、 前記各アクティブ領域に形成された前記ドレーン領域、
前記ソース領域及び前記コントロールゲートを連結する
金属配線とによって構成されることを特徴とするフラッ
シュEEPROMの耐久性テストのためのテストパター
ン。 - 【請求項2】 請求項1において、 前記第1及び第2フローティングゲートは前記各アクテ
ィブ領域においてトンネル酸化膜によって前記半導体基
板と電気的に絶縁されることを特徴とするテストパター
ン。 - 【請求項3】 請求項1において、 前記コントロールゲートは誘電体膜によって前記第1及
び第2共通フローティングゲートと電気的に絶縁される
ことを特徴とするテストパターン。 - 【請求項4】 請求項1において、 前記セレクトゲートは前記各アクティブ領域において絶
縁膜によって前記ドレーン領域、前記ソース領域、前記
第1共通フローティングゲート、前記第2共通フローテ
ィングゲート及び前記コントロールゲートと電気的に絶
縁されることを特徴とするフラッシュEEPROMの耐
久性テストのためのテストパターン。
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