JP2951927B2 - フラッシュｅｅｐｒｏｍの耐久性テストのためのテストパターン - Google Patents
フラッシュｅｅｐｒｏｍの耐久性テストのためのテストパターンInfo
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- JP2951927B2 JP2951927B2 JP30146497A JP30146497A JP2951927B2 JP 2951927 B2 JP2951927 B2 JP 2951927B2 JP 30146497 A JP30146497 A JP 30146497A JP 30146497 A JP30146497 A JP 30146497A JP 2951927 B2 JP2951927 B2 JP 2951927B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュ（Ｆｌａ
ｓｈ）ＥＥＰＲＯＭの耐久性テスト（ｅｎｄｕｒａｎｃ
ｅ ｔｅｓｔ）のためのテストパターン（ｔｅｓｔ ｐ
ａｔｔｅｒｎ）に関し、特にフラッシュＥＥＰＲＯＭの
動作特性低下（ｄｅｇｒａｄａｔｉｏｎ）がプログラム
（ｐｒｏｇｒａｍ）、消去（ｅｒａｓｅ）又は読み出し
（ｒｅａｄ）動作中どの動作と関連して発生するかを正
確に分析することができるテストパターンに関するもの
である。
ｓｈ）ＥＥＰＲＯＭの耐久性テスト（ｅｎｄｕｒａｎｃ
ｅ ｔｅｓｔ）のためのテストパターン（ｔｅｓｔ ｐ
ａｔｔｅｒｎ）に関し、特にフラッシュＥＥＰＲＯＭの
動作特性低下（ｄｅｇｒａｄａｔｉｏｎ）がプログラム
（ｐｒｏｇｒａｍ）、消去（ｅｒａｓｅ）又は読み出し
（ｒｅａｄ）動作中どの動作と関連して発生するかを正
確に分析することができるテストパターンに関するもの
である。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭとはプログラム
及び消去機能があるＲＯＭ（ＲｅａｄＯｎｌｙ Ｍｅｍ
ｏｒｙ）である。フラッシュＥＥＰＲＯＭはプログラム
及び消去動作を反復的に遂行しても素子固有の特性を一
定に維持しなければならないが動作回数が多くなるほど
動作特性は低下する。したがって、フラッシュＥＥＰＲ
ＯＭの耐久性信頼度（ｅｎｄｕｒａｎｃｅ ｒｅｌｉａ
ｂｉｌｉｔｙ）を向上させるために動作特性低下原因を
探して改善することが必要である。
及び消去機能があるＲＯＭ（ＲｅａｄＯｎｌｙ Ｍｅｍ
ｏｒｙ）である。フラッシュＥＥＰＲＯＭはプログラム
及び消去動作を反復的に遂行しても素子固有の特性を一
定に維持しなければならないが動作回数が多くなるほど
動作特性は低下する。したがって、フラッシュＥＥＰＲ
ＯＭの耐久性信頼度（ｅｎｄｕｒａｎｃｅ ｒｅｌｉａ
ｂｉｌｉｔｙ）を向上させるために動作特性低下原因を
探して改善することが必要である。
【０００３】
【発明が解決しようとする課題】従来はプログラム及び
消去動作のサイクリング耐久（ｃｙｃｌｉｎｇ ｅｎｄ
ｕｒａｎｃｅ）特性を確認するため、メインチップセル
（ｍａｉｎ ｃｈｉｐｃｅｌｌ）のパターンと同一の構
成を有するテストパターンにプログラム及び消去動作を
反復的に遂行してフラッシュＥＥＰＲＯＭの耐久性を試
験をした。
消去動作のサイクリング耐久（ｃｙｃｌｉｎｇ ｅｎｄ
ｕｒａｎｃｅ）特性を確認するため、メインチップセル
（ｍａｉｎ ｃｈｉｐｃｅｌｌ）のパターンと同一の構
成を有するテストパターンにプログラム及び消去動作を
反復的に遂行してフラッシュＥＥＰＲＯＭの耐久性を試
験をした。
【０００４】このテストパターンを使用したサイクリン
グ耐久性試験ではフラッシュＥＥＰＲＯＭの動作特性低
下の程度のみを確認できるだけで特性低下の主要原因が
プログラム動作、消去動作又は読み出し動作中どの動作
が関連して発生するかを分析することができない問題が
あった。
グ耐久性試験ではフラッシュＥＥＰＲＯＭの動作特性低
下の程度のみを確認できるだけで特性低下の主要原因が
プログラム動作、消去動作又は読み出し動作中どの動作
が関連して発生するかを分析することができない問題が
あった。
【０００５】したがって、本発明はフラッシュＥＥＰＲ
ＯＭの動作特性低下の原因がプログラム、消去又は読み
出し動作中どの動作と関連して発生するかを正確に分析
して耐久性信頼度を改善することができるテストパター
ンを提供することにその目的がある。
ＯＭの動作特性低下の原因がプログラム、消去又は読み
出し動作中どの動作と関連して発生するかを正確に分析
して耐久性信頼度を改善することができるテストパター
ンを提供することにその目的がある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るための本発明のフラッシュＥＥＰＲＯＭの耐久性テス
トのためのテストパターンは半導体基板上に確定された
少なくとも３個の孤立アクティブ領域と、前記各アクテ
ィブ領域に形成されたドレーン領域と、前記各ドレーン
領域を中心に両側に一定間隔離隔された状態で前記各ア
クティブ領域に形成された２個のソース領域と、前記各
ドレーン領域を中心に左側方向に形成された第１共通フ
ローティングゲートと、前記ドレーン領域を中心に右側
方向に形成された第２共通フローティングゲートと、前
記第１及び第２共通フローティングゲート各々と重畳
し、前記第１共通フローティングゲートと前記第２共通
フローティングゲートの両端上部において連結されるよ
うに形成されたコントロールゲートと、前記各アクティ
ブ領域で形成された前記ドレーン領域、前記ソース領域
及び前記コントロールゲートの上部を通るように形成さ
れたセレクトゲートと、前記各アクティブ領域に形成さ
れた前記ドレーン領域、前記ソース領域及び前記コント
ロールゲートを連結する金属配線とにより構成されるこ
とを特徴とする。
るための本発明のフラッシュＥＥＰＲＯＭの耐久性テス
トのためのテストパターンは半導体基板上に確定された
少なくとも３個の孤立アクティブ領域と、前記各アクテ
ィブ領域に形成されたドレーン領域と、前記各ドレーン
領域を中心に両側に一定間隔離隔された状態で前記各ア
クティブ領域に形成された２個のソース領域と、前記各
ドレーン領域を中心に左側方向に形成された第１共通フ
ローティングゲートと、前記ドレーン領域を中心に右側
方向に形成された第２共通フローティングゲートと、前
記第１及び第２共通フローティングゲート各々と重畳
し、前記第１共通フローティングゲートと前記第２共通
フローティングゲートの両端上部において連結されるよ
うに形成されたコントロールゲートと、前記各アクティ
ブ領域で形成された前記ドレーン領域、前記ソース領域
及び前記コントロールゲートの上部を通るように形成さ
れたセレクトゲートと、前記各アクティブ領域に形成さ
れた前記ドレーン領域、前記ソース領域及び前記コント
ロールゲートを連結する金属配線とにより構成されるこ
とを特徴とする。
【０００７】
【発明の実施の形態】以下に、本発明を添付した図面を
参考にして詳細に説明する。図１は本発明によるフラッ
シュＥＥＰＲＯＭの耐久性テストのためのテストパター
ンのレイアウトであり、図２は図１のＸ２−Ｘ２線に沿
って切断したテストパターンの断面図であり、図３は図
１のＸ３−Ｘ３線に沿って切断したテストパターンの断
面図で、これらの図面を参照して本発明のテストパター
ンを詳細に説明する。
参考にして詳細に説明する。図１は本発明によるフラッ
シュＥＥＰＲＯＭの耐久性テストのためのテストパター
ンのレイアウトであり、図２は図１のＸ２−Ｘ２線に沿
って切断したテストパターンの断面図であり、図３は図
１のＸ３−Ｘ３線に沿って切断したテストパターンの断
面図で、これらの図面を参照して本発明のテストパター
ンを詳細に説明する。
【０００８】素子分離工程によって半導体基板１にフィ
ールド酸化膜２を形成し、少なくとも３個の孤立したア
クティブ領域100 が確定（ｄｅｆｉｎｅ）される。アク
ティブ領域100 各々にはドレーン領域９を中心に左側と
右側各々にセルが形成され、フラッシュＥＥＰＲＯＭの
メインセルとは異なり各アクティブ領域100 において左
側セルを共有するように第２共通フローティングゲート
4Aが形成され、右側セルを共有するように第２共通フロ
ーティングゲート4Bが形成される。各アクティブ領域10
0 において、第１及び第２共通フローティングゲート4
A，4B各々は酸化膜３によって半導体基板１と電気的に
絶縁される。
ールド酸化膜２を形成し、少なくとも３個の孤立したア
クティブ領域100 が確定（ｄｅｆｉｎｅ）される。アク
ティブ領域100 各々にはドレーン領域９を中心に左側と
右側各々にセルが形成され、フラッシュＥＥＰＲＯＭの
メインセルとは異なり各アクティブ領域100 において左
側セルを共有するように第２共通フローティングゲート
4Aが形成され、右側セルを共有するように第２共通フロ
ーティングゲート4Bが形成される。各アクティブ領域10
0 において、第１及び第２共通フローティングゲート4
A，4B各々は酸化膜３によって半導体基板１と電気的に
絶縁される。
【０００９】コントロールゲート６は第１及び第２共通
フローティングゲート4A，4B各々に重畳して各アクティ
ブ領域100 においてスタックトランジスタパターンとな
り、各アクティブ領域100 に形成された全てのセルを共
有するように第１共通フローティングゲート4Aと第２共
通フローティングゲート4B各々の両端の上部において連
結されるように形成される。スタックトランジスタパタ
ーンは一つのアクティブ領域100 に２個が形成される。
コントロールゲート６は誘電体膜５によって第１及び第
２共通フローティングゲート4A，4B各々と電気的に絶縁
される。
フローティングゲート4A，4B各々に重畳して各アクティ
ブ領域100 においてスタックトランジスタパターンとな
り、各アクティブ領域100 に形成された全てのセルを共
有するように第１共通フローティングゲート4Aと第２共
通フローティングゲート4B各々の両端の上部において連
結されるように形成される。スタックトランジスタパタ
ーンは一つのアクティブ領域100 に２個が形成される。
コントロールゲート６は誘電体膜５によって第１及び第
２共通フローティングゲート4A，4B各々と電気的に絶縁
される。
【００１０】ソース領域８は各スタックトランジスタパ
ターンの外廓方向に一定間隔離隔された位置の半導体基
板１に形成され、ドレーン領域９は２個のスタックトラ
ンジスタパターン間の半導体基板１に形成される。
ターンの外廓方向に一定間隔離隔された位置の半導体基
板１に形成され、ドレーン領域９は２個のスタックトラ
ンジスタパターン間の半導体基板１に形成される。
【００１１】セレクトゲート12は各アクティブ領域100
において２個のスタックトランジスタパターン、２個の
ソース領域８及びドレーン領域９の上部を通るように形
成される。セレクトゲート12はスタックトランジスタパ
ターン上端部に形成された絶縁膜７と側部に形成された
絶縁膜スペーサ10によってスタックトランジスタパター
ンと電気的に絶縁される。
において２個のスタックトランジスタパターン、２個の
ソース領域８及びドレーン領域９の上部を通るように形
成される。セレクトゲート12はスタックトランジスタパ
ターン上端部に形成された絶縁膜７と側部に形成された
絶縁膜スペーサ10によってスタックトランジスタパター
ンと電気的に絶縁される。
【００１２】さらに、セレクトゲート12はセレクトゲー
ト酸化膜11形成時に成長した酸化膜によってソース領域
８及びドレーン領域９各々と電気的に絶縁される。セレ
クトゲート酸化膜11はスタックトランジスタとソース領
域８間の半導体基板１上に形成され、この部分において
セレクトトランジスタの役割をする。
ト酸化膜11形成時に成長した酸化膜によってソース領域
８及びドレーン領域９各々と電気的に絶縁される。セレ
クトゲート酸化膜11はスタックトランジスタとソース領
域８間の半導体基板１上に形成され、この部分において
セレクトトランジスタの役割をする。
【００１３】セレクトゲート12を含む全体構造上に層間
絶縁膜13を形成した後、金属コンタクト工程によって各
セルのソース領域８、ドレーン領域９及びコントロール
ゲート６を連結する金属配線14が形成される。
絶縁膜13を形成した後、金属コンタクト工程によって各
セルのソース領域８、ドレーン領域９及びコントロール
ゲート６を連結する金属配線14が形成される。
【００１４】
【発明の効果】上述したように、本発明のテストパター
ンはフラッシュＥＥＰＲＯＭのメインセルとは異なりア
クティブ領域を孤立するように確定してソース領域及び
ドレーン領域が各セルによって分離されるように構成し
た。更にフラッシュＥＥＰＲＯＭのメインセルとは異な
り各アクティブ領域の左側セルの第１フローティングゲ
ートが共有されるようにし、右側セルに第２フローティ
ングゲートが共有されるように構成することにより、各
々のワードライン（セレクトゲート）によって各セルが
プログラム、消去又は読み出しのうちいずれか一つの動
作を個別的に遂行することが出来るようにしてフラッシ
ュＥＥＰＲＯＭの動作特性低下がプログラム、消去又は
読み出し動作中どの動作と関連して発生するかを正確に
分析することが出来る。
ンはフラッシュＥＥＰＲＯＭのメインセルとは異なりア
クティブ領域を孤立するように確定してソース領域及び
ドレーン領域が各セルによって分離されるように構成し
た。更にフラッシュＥＥＰＲＯＭのメインセルとは異な
り各アクティブ領域の左側セルの第１フローティングゲ
ートが共有されるようにし、右側セルに第２フローティ
ングゲートが共有されるように構成することにより、各
々のワードライン（セレクトゲート）によって各セルが
プログラム、消去又は読み出しのうちいずれか一つの動
作を個別的に遂行することが出来るようにしてフラッシ
ュＥＥＰＲＯＭの動作特性低下がプログラム、消去又は
読み出し動作中どの動作と関連して発生するかを正確に
分析することが出来る。
【図１】本発明によるフラッシュＥＥＰＲＯＭの耐久性
テストのためのテストパターンのレイアウト図である。
テストのためのテストパターンのレイアウト図である。
【図２】図１のＸ２−Ｘ２線に沿って切断したテストパ
ターンの断面図である。
ターンの断面図である。
【図３】図１のＸ３−Ｘ３線に沿って切断したテストパ
ターンの断面図である。
ターンの断面図である。
１…半導体基板 ２…フィールド酸化膜 ３…トンネル酸化膜 4A，4B…第１及び第２共通フローティングゲート ５…誘電体膜 ６…コントロールゲート ７…絶縁膜 ８…ソース領域 ９…ドレーン領域 10…絶縁膜スペーサ 11…セレクトゲート酸化膜 12…セレクトゲート 13…層間絶縁膜 14…金属配線 100 …アクティブ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 G11C 16/06 G11C 29/00 673 H01L 21/66 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 半導体基板上に確定された少なくとも３
個の孤立したアクティブ領域と、 前記各アクティブ領域に形成されたドレーン領域と、 前記各ドレーン領域を中心に両側に一定間隔離隔された
状態で前記各アクティブ領域に形成された２個のソース
領域と、 前記各ドレーン領域を中心に左側方向に形成された第１
共通フローティングゲートと、 前記各ドレーン領域を中心に右側方向に形成された第２
共通フローティングゲートと、 前記第１及び第２共通フローティングゲート各々と重畳
し、前記第１共通フローティングゲートと前記第２共通
フローティングゲートの両端の上部において連結される
ように形成されたコントロールゲートと、 前記各アクティブ領域に形成された前記ドレーン領域、
前記ソース領域及び前記コントロールゲートの上部を通
るように形成されたセレクトゲートと、 前記各アクティブ領域に形成された前記ドレーン領域、
前記ソース領域及び前記コントロールゲートを連結する
金属配線とによって構成されることを特徴とするフラッ
シュＥＥＰＲＯＭの耐久性テストのためのテストパター
ン。 - 【請求項２】 請求項１において、 前記第１及び第２フローティングゲートは前記各アクテ
ィブ領域においてトンネル酸化膜によって前記半導体基
板と電気的に絶縁されることを特徴とするテストパター
ン。 - 【請求項３】 請求項１において、 前記コントロールゲートは誘電体膜によって前記第１及
び第２共通フローティングゲートと電気的に絶縁される
ことを特徴とするテストパターン。 - 【請求項４】 請求項１において、 前記セレクトゲートは前記各アクティブ領域において絶
縁膜によって前記ドレーン領域、前記ソース領域、前記
第１共通フローティングゲート、前記第２共通フローテ
ィングゲート及び前記コントロールゲートと電気的に絶
縁されることを特徴とするフラッシュＥＥＰＲＯＭの耐
久性テストのためのテストパターン。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960051775A KR100227625B1 (ko) | 1996-11-04 | 1996-11-04 | 반도체 소자의 테스트 패턴 제조방법 |
| KR96-51775 | 1996-11-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10150173A JPH10150173A (ja) | 1998-06-02 |
| JP2951927B2 true JP2951927B2 (ja) | 1999-09-20 |
Family
ID=19480675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30146497A Expired - Fee Related JP2951927B2 (ja) | 1996-11-04 | 1997-11-04 | フラッシュｅｅｐｒｏｍの耐久性テストのためのテストパターン |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5864501A (ja) |
| JP (1) | JP2951927B2 (ja) |
| KR (1) | KR100227625B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3037191B2 (ja) * | 1997-04-22 | 2000-04-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| US6346725B1 (en) * | 1998-05-22 | 2002-02-12 | Winbond Electronics Corporation | Contact-less array of fully self-aligned, triple polysilicon, source-side injection, nonvolatile memory cells with metal-overlaid wordlines |
| JP3613072B2 (ja) * | 1999-06-02 | 2005-01-26 | 株式会社デンソー | 不揮発性半導体メモリの電荷保持寿命評価方法 |
| KR100363840B1 (ko) * | 1999-12-27 | 2002-12-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100317492B1 (ko) * | 1999-12-28 | 2001-12-24 | 박종섭 | 플래쉬 메모리 소자의 코드저장 셀 |
| US6684173B2 (en) | 2001-10-09 | 2004-01-27 | Micron Technology, Inc. | System and method of testing non-volatile memory cells |
| US6462375B1 (en) * | 2002-04-01 | 2002-10-08 | Silicon Based Technology Corp. | Scalable dual-bit flash memory cell and its contactless flash memory array |
| KR20100078244A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | Ｏｔｐ 메모리 소자 및 ｏｔｐ 메모리 소자의 제조 방법 |
| CN102593026B (zh) * | 2012-02-28 | 2016-08-03 | 上海华虹宏力半导体制造有限公司 | 测量浮栅器件的耦合系数的方法 |
| US10535574B2 (en) | 2017-09-20 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell-like floating-gate test structure |
| DE102018110841A1 (de) | 2017-09-20 | 2019-03-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Zellenartige floating-gate-teststruktur |
| US11069695B2 (en) | 2019-05-31 | 2021-07-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Floating gate test structure for embedded memory device |
| DE102020100001B4 (de) * | 2019-05-31 | 2022-05-25 | Taiwan Semiconductor Manufacturing Co. Ltd. | Integrierter Schaltkreis mit einer Mehrzahl von Speicherprüfstrukturen und Verfahren zu dessen Herstellung sowie Speicherprüfstruktur einer eingebetteten Speichervorrichtung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088316B2 (ja) * | 1990-01-31 | 1996-01-29 | 株式会社東芝 | 紫外線消去型不揮発性半導体メモリ装置 |
| US5615150A (en) * | 1995-11-02 | 1997-03-25 | Advanced Micro Devices, Inc. | Control gate-addressed CMOS non-volatile cell that programs through gates of CMOS transistors |
-
1996
- 1996-11-04 KR KR1019960051775A patent/KR100227625B1/ko not_active IP Right Cessation
-
1997
- 1997-11-04 JP JP30146497A patent/JP2951927B2/ja not_active Expired - Fee Related
- 1997-11-04 US US08/963,980 patent/US5864501A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100227625B1 (ko) | 1999-11-01 |
| KR19980033930A (ko) | 1998-08-05 |
| JPH10150173A (ja) | 1998-06-02 |
| US5864501A (en) | 1999-01-26 |
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