JPH08204159A - 半導体不揮発性メモリ装置 - Google Patents
半導体不揮発性メモリ装置Info
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- JPH08204159A JPH08204159A JP7010950A JP1095095A JPH08204159A JP H08204159 A JPH08204159 A JP H08204159A JP 7010950 A JP7010950 A JP 7010950A JP 1095095 A JP1095095 A JP 1095095A JP H08204159 A JPH08204159 A JP H08204159A
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【目的】 半導体不揮発性メモリ装置において、その構
成の複雑化したがって製造工程数の増加を来すことな
く、上述したビット線Ｂ／Ｌ間の干渉雑音の問題を解消
でき、更にソース線の寄生抵抗の低減化もはかることが
できて、読み出し速度の改善をはかることができるよう
にする。 【構成】 メモリトランジスタＴｒが形成された半導体
基板上にビット線Ｂ／Ｌとソース線Ｓ／Ｌとを構成する
各導電層１１および１２が、ワード線Ｗ／Ｌと交叉する
方向例えば垂直方向に交互に並走するように配置された
構成とする。
成の複雑化したがって製造工程数の増加を来すことな
く、上述したビット線Ｂ／Ｌ間の干渉雑音の問題を解消
でき、更にソース線の寄生抵抗の低減化もはかることが
できて、読み出し速度の改善をはかることができるよう
にする。 【構成】 メモリトランジスタＴｒが形成された半導体
基板上にビット線Ｂ／Ｌとソース線Ｓ／Ｌとを構成する
各導電層１１および１２が、ワード線Ｗ／Ｌと交叉する
方向例えば垂直方向に交互に並走するように配置された
構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性メモリ
装置に係わる。
装置に係わる。
【０００２】
【従来の技術】近年、携帯用情報端末機器の普及発展に
伴って、その外部記憶装置として大容量ＥＥＰＲＯＭ
（Electrically Erasable Programmable Read Only Mem
ory) の必要性が高まっている。
伴って、その外部記憶装置として大容量ＥＥＰＲＯＭ
（Electrically Erasable Programmable Read Only Mem
ory) の必要性が高まっている。
【０００３】図１１は、このＥＥＰＲＯＭの要部の概略
構成を示す平面図で、図１２はそのＡ−Ａ線上の概略断
面図を示す。このＥＥＰＲＯＭは、図１３にその等価回
路を示すように、フローティングゲート形のメモリトラ
ンジスタＴｒが、半導体基板１例えばシリコン基板に形
成される。このメモリトランジスタＴｒは、半導体基板
１の一主面にゲート絶縁膜２１を介してフローティング
ゲート２２と、更にこれの上に強誘電体層２３を介して
コントロールゲート２４が形成されたゲート部が形成さ
れ、このゲート部を挟んでその両側にソース領域２ｓと
ドレイン領域２ｄが半導体基板１の上述の一主面に臨ん
で不純物のドーピング例えばイオン注入によって形成さ
れた半導体領域によって形成されてなる。
構成を示す平面図で、図１２はそのＡ−Ａ線上の概略断
面図を示す。このＥＥＰＲＯＭは、図１３にその等価回
路を示すように、フローティングゲート形のメモリトラ
ンジスタＴｒが、半導体基板１例えばシリコン基板に形
成される。このメモリトランジスタＴｒは、半導体基板
１の一主面にゲート絶縁膜２１を介してフローティング
ゲート２２と、更にこれの上に強誘電体層２３を介して
コントロールゲート２４が形成されたゲート部が形成さ
れ、このゲート部を挟んでその両側にソース領域２ｓと
ドレイン領域２ｄが半導体基板１の上述の一主面に臨ん
で不純物のドーピング例えばイオン注入によって形成さ
れた半導体領域によって形成されてなる。
【０００４】そして、この場合ソース領域２ｓの延長部
によってソース線Ｓ／Ｌが形成され、コントロールゲー
ト２４の延長部によってワード線Ｗ／Ｌが形成される。
また、このメモリトランジスタＴｒを覆って層間絶縁層
１３が形成され、この層間絶縁層１３のドレイン領域２
ｄ上にコンタクト窓４が穿設されてこのコンタクト窓４
を通じてこのドレイン領域２ｄにオーミックにコンタク
トして例えばポリサイド層もしくはＡｌ等の金属層によ
るビット線Ｂ／Ｌが形成される。
によってソース線Ｓ／Ｌが形成され、コントロールゲー
ト２４の延長部によってワード線Ｗ／Ｌが形成される。
また、このメモリトランジスタＴｒを覆って層間絶縁層
１３が形成され、この層間絶縁層１３のドレイン領域２
ｄ上にコンタクト窓４が穿設されてこのコンタクト窓４
を通じてこのドレイン領域２ｄにオーミックにコンタク
トして例えばポリサイド層もしくはＡｌ等の金属層によ
るビット線Ｂ／Ｌが形成される。
【０００５】この構成による場合、各ビット線Ｂ／Ｌに
接続されたそれぞれのメモリセルは、ワード線Ｗ／Ｌと
ソース線Ｓ／Ｌを共有している。
接続されたそれぞれのメモリセルは、ワード線Ｗ／Ｌと
ソース線Ｓ／Ｌを共有している。
【０００６】
【発明が解決しようとする課題】ところで、このような
半導体不揮発性メモリ装置において、メモリ容量の増大
化に伴なって、メモリセルの高密度化が図られると、例
えば各ビット線Ｂ／Ｌの間隔も狭められて来て、各ビッ
ト線Ｂ／Ｌ間に寄生容量が発生し、これによる容量結合
が問題となる。
半導体不揮発性メモリ装置において、メモリ容量の増大
化に伴なって、メモリセルの高密度化が図られると、例
えば各ビット線Ｂ／Ｌの間隔も狭められて来て、各ビッ
ト線Ｂ／Ｌ間に寄生容量が発生し、これによる容量結合
が問題となる。
【０００７】すなわち、上述の構成による半導体不揮発
性メモリ装置において、そのメモリセルからデータを読
み出す際、ワード線Ｗ／Ｌの印加電圧を上昇させると、
このワード線Ｗ／Ｌに接続される全てのメモリセルから
データが読み出される。このとき、例えば図１１で示さ
れる３本のビット線Ｂ／Ｌにおいて、中央のビット線Ｂ
／Ｌ上のデータが読み出しの対象であって“１”であ
り、これに隣り合う両側のビット線Ｂ／Ｌ上のデータが
“０”である場合、図１１における中央のビット線Ｂ／
Ｌとこれに隣り合う両側のビット線Ｂ／Ｌとの容量結合
によってこれら両側のビット線Ｂ／Ｌの電位が、中央の
ビット線Ｂ／Ｌの電位まで降下するという、ビット線間
の干渉雑音の問題、すなわち読み出しエラーの発生の問
題が生じる。
性メモリ装置において、そのメモリセルからデータを読
み出す際、ワード線Ｗ／Ｌの印加電圧を上昇させると、
このワード線Ｗ／Ｌに接続される全てのメモリセルから
データが読み出される。このとき、例えば図１１で示さ
れる３本のビット線Ｂ／Ｌにおいて、中央のビット線Ｂ
／Ｌ上のデータが読み出しの対象であって“１”であ
り、これに隣り合う両側のビット線Ｂ／Ｌ上のデータが
“０”である場合、図１１における中央のビット線Ｂ／
Ｌとこれに隣り合う両側のビット線Ｂ／Ｌとの容量結合
によってこれら両側のビット線Ｂ／Ｌの電位が、中央の
ビット線Ｂ／Ｌの電位まで降下するという、ビット線間
の干渉雑音の問題、すなわち読み出しエラーの発生の問
題が生じる。
【０００８】また、ソース線Ｓ／Ｌが、半導体領域すな
わちソース領域の延長部によって構成されることから、
その寄生抵抗が大きくなり、読み出し速度が低下すると
いう問題もある。
わちソース領域の延長部によって構成されることから、
その寄生抵抗が大きくなり、読み出し速度が低下すると
いう問題もある。
【０００９】本発明は、半導体不揮発性メモリ装置にお
いて、その構成の複雑化したがって製造工程数の増加を
来すことなく、上述したビット線Ｂ／Ｌ間の干渉雑音の
問題を解消でき、更にソース線の寄生抵抗の低減化もは
かることができて、読み出し速度の改善をはかることが
できるようにするものである。
いて、その構成の複雑化したがって製造工程数の増加を
来すことなく、上述したビット線Ｂ／Ｌ間の干渉雑音の
問題を解消でき、更にソース線の寄生抵抗の低減化もは
かることができて、読み出し速度の改善をはかることが
できるようにするものである。
【００１０】
【課題を解決するための手段】本発明においては、図１
にその一例の構成を示す要部の概略平面図を示し、図２
および図３にそれぞれ図１のＡ−Ａ線上およびＢ−Ｂ線
上の断面図を示すように、メモリトランジスタＴｒが形
成された半導体基板１上にそれぞれ導電層１１および１
２によるビット線Ｂ／Ｌとソース線Ｓ／Ｌとが、ワード
線Ｗ／Ｌと交叉する方向例えば垂直方向に交互に並走す
るように配置された構成とする。
にその一例の構成を示す要部の概略平面図を示し、図２
および図３にそれぞれ図１のＡ−Ａ線上およびＢ−Ｂ線
上の断面図を示すように、メモリトランジスタＴｒが形
成された半導体基板１上にそれぞれ導電層１１および１
２によるビット線Ｂ／Ｌとソース線Ｓ／Ｌとが、ワード
線Ｗ／Ｌと交叉する方向例えば垂直方向に交互に並走す
るように配置された構成とする。
【００１１】
【作用】本発明構成によれば、隣り合うビット線Ｂ／Ｌ
間に電位の安定したソース線Ｓ／Ｌが配置された構成と
したことから、ビット線Ｂ／Ｌ間の干渉雑音の発生を防
止できるものである。
間に電位の安定したソース線Ｓ／Ｌが配置された構成と
したことから、ビット線Ｂ／Ｌ間の干渉雑音の発生を防
止できるものである。
【００１２】また、同一のワード線Ｗ／Ｌに接続された
隣り合うメモリセルのソース線Ｓ／Ｌが、それぞれ分離
されているので、いわゆるＦＮ（ファウラーノルドハイ
ム）トンネル電流による全チャネルの書き込みが可能と
なる。これによってゲート絶縁膜の劣化低減することが
可能となる。
隣り合うメモリセルのソース線Ｓ／Ｌが、それぞれ分離
されているので、いわゆるＦＮ（ファウラーノルドハイ
ム）トンネル電流による全チャネルの書き込みが可能と
なる。これによってゲート絶縁膜の劣化低減することが
可能となる。
【００１３】また、本発明構成では、そのソース線Ｓ／
Ｌが、従来のように半導体基板に形成した不純物ドーピ
ングによる半導体領域によって構成するものでは無く導
電層によって構成するのでこの導電層を低抵抗の金属層
もしくはポリサイド層等によって形成することによって
その分布抵抗すなわち寄生抵抗の低減化をはかることが
できて動作速度の高速化をはかることができる。
Ｌが、従来のように半導体基板に形成した不純物ドーピ
ングによる半導体領域によって構成するものでは無く導
電層によって構成するのでこの導電層を低抵抗の金属層
もしくはポリサイド層等によって形成することによって
その分布抵抗すなわち寄生抵抗の低減化をはかることが
できて動作速度の高速化をはかることができる。
【００１４】
【実施例】本発明の基本的構成による半導体不揮発性メ
モリ装置の一例を図１〜図３を参照して説明する。この
場合その等価回路を図４に示ようにＥＥＰＲＯＭ構成を
採り、そのメモリトランジスタＴｒは、例えばフローテ
ィングゲート形ＭＩＳＦＥＴ（絶縁ゲート形電界効果ト
ランジスタ）による。
モリ装置の一例を図１〜図３を参照して説明する。この
場合その等価回路を図４に示ようにＥＥＰＲＯＭ構成を
採り、そのメモリトランジスタＴｒは、例えばフローテ
ィングゲート形ＭＩＳＦＥＴ（絶縁ゲート形電界効果ト
ランジスタ）による。
【００１５】この場合、図２および図３に示すように、
このフローティングゲート形のメモリトランジスタＴｒ
は、半導体基板１例えばシリコン基板に形成される。こ
のメモリトランジスタＴｒは、半導体基板１の一主面に
例えばその表面の熱酸化によって形成したゲート絶縁膜
２１を介して例えば多結晶シリコン層によるフローティ
ングゲート２２と、更にこれの上に強誘電体層２３を介
してコントロールゲート２４が形成されたゲート部が形
成され、このゲート部を挟んで図１〜図３に示すよう
に、ソース領域２ｓおよびドレイン領域２ｄが、ｐ型も
しくはｎ型の不純物を例えばイオン注入して形成した半
導体領域によって形成される。
このフローティングゲート形のメモリトランジスタＴｒ
は、半導体基板１例えばシリコン基板に形成される。こ
のメモリトランジスタＴｒは、半導体基板１の一主面に
例えばその表面の熱酸化によって形成したゲート絶縁膜
２１を介して例えば多結晶シリコン層によるフローティ
ングゲート２２と、更にこれの上に強誘電体層２３を介
してコントロールゲート２４が形成されたゲート部が形
成され、このゲート部を挟んで図１〜図３に示すよう
に、ソース領域２ｓおよびドレイン領域２ｄが、ｐ型も
しくはｎ型の不純物を例えばイオン注入して形成した半
導体領域によって形成される。
【００１６】共通のワード線Ｗ／Ｌに接続されるメモリ
トランジスタＴｒは、一方向（以下水平方向という）に
各ドレイン領域２ｄ同士、各ソース領域２ｓが所要の間
隔を保持して配列され、これら間に、これら各トランジ
スタＴｒのコントロールゲート２４が互い連結されて水
平方向に延長形成される。
トランジスタＴｒは、一方向（以下水平方向という）に
各ドレイン領域２ｄ同士、各ソース領域２ｓが所要の間
隔を保持して配列され、これら間に、これら各トランジ
スタＴｒのコントロールゲート２４が互い連結されて水
平方向に延長形成される。
【００１７】そして、隣り合うワード線Ｗ／Ｌ間に、こ
れらワード線Ｗ／Ｌに接続される各対のトランジスタＴ
ｒのソース領域２ｓが共通に形成され、これら隣り合う
ワード線Ｗ／Ｌとその各反対側で隣り合うワード線Ｗ／
Ｌとの間に、これら反対側で隣り合うワード線Ｗ／Ｌに
接続される各対のトランジスタＴｒのドレイン領域２ｄ
が共通に形成される。
れらワード線Ｗ／Ｌに接続される各対のトランジスタＴ
ｒのソース領域２ｓが共通に形成され、これら隣り合う
ワード線Ｗ／Ｌとその各反対側で隣り合うワード線Ｗ／
Ｌとの間に、これら反対側で隣り合うワード線Ｗ／Ｌに
接続される各対のトランジスタＴｒのドレイン領域２ｄ
が共通に形成される。
【００１８】これら共通のソース領域２ｓとドレイン領
域２ｄとにはそれぞれ水平方向に互いに逆向きに突出す
るパターンの突出部２ｓｃと２ｄｃとが延長形成された
Ｔ字状パターンにそれぞれ形成される。
域２ｄとにはそれぞれ水平方向に互いに逆向きに突出す
るパターンの突出部２ｓｃと２ｄｃとが延長形成された
Ｔ字状パターンにそれぞれ形成される。
【００１９】各トランジスタＴｒのゲート部およびワー
ド線Ｗ／Ｌを覆って例えばＳｉＯ2をＣＶＤ法によって
形成した層間絶縁層１３を全面的に形成し、この層間絶
縁層１３とこれの下に形成された各絶縁層（例えばゲー
ト絶縁膜２１等の形成と同時に形成された各絶縁層）を
含んでフォトリソグラフィによるパターンエッチングを
行って各ソース領域２ｓおよびドレイン領域２ｄのパタ
ーンの突出部２ｓｃと２ｄｃ上とにコンタクト窓４を穿
設してこれらパターンの突出部２ｓｃと２ｄｃの各一部
を外部に露出する。
ド線Ｗ／Ｌを覆って例えばＳｉＯ2をＣＶＤ法によって
形成した層間絶縁層１３を全面的に形成し、この層間絶
縁層１３とこれの下に形成された各絶縁層（例えばゲー
ト絶縁膜２１等の形成と同時に形成された各絶縁層）を
含んでフォトリソグラフィによるパターンエッチングを
行って各ソース領域２ｓおよびドレイン領域２ｄのパタ
ーンの突出部２ｓｃと２ｄｃ上とにコンタクト窓４を穿
設してこれらパターンの突出部２ｓｃと２ｄｃの各一部
を外部に露出する。
【００２０】そして、それぞれ導電層１２および１１
を、各ソース領域２ｓおよびドレイン領域２ｄのパター
ンの突出部２ｓｃと２ｄｃ上にコンタクト窓４を通じて
オーミックコンタクトさせ層間絶縁層１３上に差し渡っ
てワード線Ｗ／Ｌの上方において層間絶縁層１３によっ
てこのワード線Ｗ／Ｌと電気的に絶縁されてワード線Ｗ
／Ｌの延長方向と交叉例えば直交する方向に延長して交
互に並走させてソース線Ｓ／Ｌおよびビット線Ｂ／Ｌを
形成する。このようにして各ソース線Ｓ／Ｌおよびビッ
ト線Ｂ／Ｌのソース領域２ｓおよびドレイン領域２ｄの
コンタクト部ＣｓおよびＣｄが、隣り合う他のワード線
Ｗ／Ｌ間に形成されるようにする。
を、各ソース領域２ｓおよびドレイン領域２ｄのパター
ンの突出部２ｓｃと２ｄｃ上にコンタクト窓４を通じて
オーミックコンタクトさせ層間絶縁層１３上に差し渡っ
てワード線Ｗ／Ｌの上方において層間絶縁層１３によっ
てこのワード線Ｗ／Ｌと電気的に絶縁されてワード線Ｗ
／Ｌの延長方向と交叉例えば直交する方向に延長して交
互に並走させてソース線Ｓ／Ｌおよびビット線Ｂ／Ｌを
形成する。このようにして各ソース線Ｓ／Ｌおよびビッ
ト線Ｂ／Ｌのソース領域２ｓおよびドレイン領域２ｄの
コンタクト部ＣｓおよびＣｄが、隣り合う他のワード線
Ｗ／Ｌ間に形成されるようにする。
【００２１】これらビット線Ｂ／Ｌおよびソース線Ｓ／
Ｌを構成する導電層１１および１２は、例えば同一導電
層の金属層例えばＡｌ層、もしくはポリサイド層すなわ
ち多結晶シリコン層上に高融点金属のシリサイドの例え
ばＷＳｉ層が形成されたいわゆるポリサイド層を各コン
タクト窓４内を含んで例えば全面的に形成し、フォトリ
ソグラフィによるそれぞれ上述した所要のパターンにパ
ターンエッチングすることによって同時に形成すること
ができる。
Ｌを構成する導電層１１および１２は、例えば同一導電
層の金属層例えばＡｌ層、もしくはポリサイド層すなわ
ち多結晶シリコン層上に高融点金属のシリサイドの例え
ばＷＳｉ層が形成されたいわゆるポリサイド層を各コン
タクト窓４内を含んで例えば全面的に形成し、フォトリ
ソグラフィによるそれぞれ上述した所要のパターンにパ
ターンエッチングすることによって同時に形成すること
ができる。
【００２２】上述の図１〜図４で説明した本発明による
半導体不揮発性メモリ装置によれば、前述したように、
隣り合うビット線Ｂ／Ｌ間に電位の安定したソース線Ｓ
／Ｌが配置された構成としたことから、ビット線Ｂ／Ｌ
間の干渉雑音の発生を防止できるものである。
半導体不揮発性メモリ装置によれば、前述したように、
隣り合うビット線Ｂ／Ｌ間に電位の安定したソース線Ｓ
／Ｌが配置された構成としたことから、ビット線Ｂ／Ｌ
間の干渉雑音の発生を防止できるものである。
【００２３】また、同一のワード線Ｗ／Ｌに接続された
隣り合うメモリセルのソース線Ｓ／Ｌが、それぞれ分離
されているので、いわゆるＦＮ（ファウラーノルドハイ
ム）トンネル電流による全チャネルの書き込みが可能と
なる。
隣り合うメモリセルのソース線Ｓ／Ｌが、それぞれ分離
されているので、いわゆるＦＮ（ファウラーノルドハイ
ム）トンネル電流による全チャネルの書き込みが可能と
なる。
【００２４】また、本発明構成では、そのソース線Ｓ／
Ｌが、従来のように半導体基板に形成した不純物ドーピ
ングによる半導体領域によって構成するものでは無く導
電層によって構成するのでこの導電層を低抵抗の金属層
もしくはポリサイド層等によって形成することによって
その分布抵抗すなわち寄生抵抗の低減化をはかることが
でる。
Ｌが、従来のように半導体基板に形成した不純物ドーピ
ングによる半導体領域によって構成するものでは無く導
電層によって構成するのでこの導電層を低抵抗の金属層
もしくはポリサイド層等によって形成することによって
その分布抵抗すなわち寄生抵抗の低減化をはかることが
でる。
【００２５】上述した例では、各ソース領域２ｓおよび
ドレイン領域２ｄに、それぞれソース線Ｓ／Ｌおよびビ
ット線Ｂ／Ｌとのコンタクト部ＣｓおよびＣｄを構成す
る突出部２ｓｃおよび２ｄｃを形成した場合であるが、
この場合ソース領域およびドレイン領域の各半導体領域
の形成時にその突出部２ｓｃおよび２ｄｃの突出基部の
パターンが、図５に示すようなきれいな屈曲パターンと
はならずに、不純物の横方向拡散によってパターンがな
だらかに彎曲するパターン崩れが生じて、ソースおよび
ドレイン本来の機能を持たしめるすなわちチャネル形成
部に臨む幅すなわちチャネル幅がばらつくおそれがあ
る。
ドレイン領域２ｄに、それぞれソース線Ｓ／Ｌおよびビ
ット線Ｂ／Ｌとのコンタクト部ＣｓおよびＣｄを構成す
る突出部２ｓｃおよび２ｄｃを形成した場合であるが、
この場合ソース領域およびドレイン領域の各半導体領域
の形成時にその突出部２ｓｃおよび２ｄｃの突出基部の
パターンが、図５に示すようなきれいな屈曲パターンと
はならずに、不純物の横方向拡散によってパターンがな
だらかに彎曲するパターン崩れが生じて、ソースおよび
ドレイン本来の機能を持たしめるすなわちチャネル形成
部に臨む幅すなわちチャネル幅がばらつくおそれがあ
る。
【００２６】このような不都合を回避するには、メモリ
セルの面積を大きくする必要が生じ、この場合高密度化
を阻害する。
セルの面積を大きくする必要が生じ、この場合高密度化
を阻害する。
【００２７】次に、このような不都合を回避することの
できる本発明による半導体不揮発性メモリ装置の一例を
図５〜図７を参照して説明する。すなわち、この例で
は、各ソース領域およびドレイン領域のパターンを直線
的パターンとして、上述したコンタクト部を構成する突
出部２ｓｃおよび２ｄｃの形成を回避するものである。
できる本発明による半導体不揮発性メモリ装置の一例を
図５〜図７を参照して説明する。すなわち、この例で
は、各ソース領域およびドレイン領域のパターンを直線
的パターンとして、上述したコンタクト部を構成する突
出部２ｓｃおよび２ｄｃの形成を回避するものである。
【００２８】図５および図６は、その構成を示す要部の
概略平面図およびそのＡ−Ａ線上の断面図、図７はその
等価回路図で、これら図５〜図７において、図１〜図４
と対応する部分には同一符号を付して重複説明を省略す
るが、この場合においても平行配列したワード線Ｗ／Ｌ
と直交する方向に延長する各導電層１１および１２より
なるソース線Ｓ／Ｌとビット線Ｂ／Ｌとを交互に並走さ
せたパターンとするもので、この例においては、並走す
るソース線Ｓ／Ｌとこれに隣り合うビット線Ｂ／Ｌに、
メモリトランジスタＴｒを構成するソース領域２ｓとド
レイン領域２ｄとがそれぞれオーミックにコンタクトす
るように、これらソース領域２ｓとドレイン領域２ｄ
が、並走するソース線Ｓ／Ｌおよびビット線Ｂ／Ｌの延
長方向に斜めに配置された構成とする。すなわち、図６
に示すように、各ワード線Ｗ／Ｌに対して、互いに隣り
合う１つ置きの組のソース線Ｓ／Ｌとビット線Ｂ／Ｌ間
に交互にメモリトランジスタＴｒが配置される構成とす
る。
概略平面図およびそのＡ−Ａ線上の断面図、図７はその
等価回路図で、これら図５〜図７において、図１〜図４
と対応する部分には同一符号を付して重複説明を省略す
るが、この場合においても平行配列したワード線Ｗ／Ｌ
と直交する方向に延長する各導電層１１および１２より
なるソース線Ｓ／Ｌとビット線Ｂ／Ｌとを交互に並走さ
せたパターンとするもので、この例においては、並走す
るソース線Ｓ／Ｌとこれに隣り合うビット線Ｂ／Ｌに、
メモリトランジスタＴｒを構成するソース領域２ｓとド
レイン領域２ｄとがそれぞれオーミックにコンタクトす
るように、これらソース領域２ｓとドレイン領域２ｄ
が、並走するソース線Ｓ／Ｌおよびビット線Ｂ／Ｌの延
長方向に斜めに配置された構成とする。すなわち、図６
に示すように、各ワード線Ｗ／Ｌに対して、互いに隣り
合う１つ置きの組のソース線Ｓ／Ｌとビット線Ｂ／Ｌ間
に交互にメモリトランジスタＴｒが配置される構成とす
る。
【００２９】この場合においても、図５に示すように、
共通のワード線Ｗ／Ｌに接続されるメモリトランジスタ
Ｔｒのコントロールゲートを相互に連結して各ワード線
Ｗ／Ｌを形成し、導電層１１および１２によるビット線
Ｂ／Ｌとソース線Ｓ／Ｌが、ワード線Ｗ／Ｌの延長方向
と直交する方向に延長して交互に所定の間隔を保持して
配列された構成とするが、この場合、隣り合うワード線
Ｗ／Ｌ間に位置して、これら隣り合うワード線Ｗ／Ｌに
接続されるトランジスタＴｒを構成する共通のソース領
域２ｓを、各ソース線Ｓ／Ｌを構成する導電層１２下の
形成位置下を斜めに横切る直線的パターンに形成する。
そして、これら各ソース領域２ｓの直線的パターンの延
長線上において、各ワード線Ｗ／Ｌの互いに反対側に、
隣り合うワード線Ｗ／Ｌ間に位置して、これら隣り合う
ワード線Ｗ／Ｌにそのコントロールゲートが接続される
トランジスタＴｒを構成する共通のドレイン領域２ｄ
を、各ビット線Ｂ／Ｌを構成する導電層１１の形成位置
下を斜めに横切って直線的パターンに形成する。
共通のワード線Ｗ／Ｌに接続されるメモリトランジスタ
Ｔｒのコントロールゲートを相互に連結して各ワード線
Ｗ／Ｌを形成し、導電層１１および１２によるビット線
Ｂ／Ｌとソース線Ｓ／Ｌが、ワード線Ｗ／Ｌの延長方向
と直交する方向に延長して交互に所定の間隔を保持して
配列された構成とするが、この場合、隣り合うワード線
Ｗ／Ｌ間に位置して、これら隣り合うワード線Ｗ／Ｌに
接続されるトランジスタＴｒを構成する共通のソース領
域２ｓを、各ソース線Ｓ／Ｌを構成する導電層１２下の
形成位置下を斜めに横切る直線的パターンに形成する。
そして、これら各ソース領域２ｓの直線的パターンの延
長線上において、各ワード線Ｗ／Ｌの互いに反対側に、
隣り合うワード線Ｗ／Ｌ間に位置して、これら隣り合う
ワード線Ｗ／Ｌにそのコントロールゲートが接続される
トランジスタＴｒを構成する共通のドレイン領域２ｄ
を、各ビット線Ｂ／Ｌを構成する導電層１１の形成位置
下を斜めに横切って直線的パターンに形成する。
【００３０】また、各ビット線Ｂ／Ｌおよびソース線Ｓ
／Ｌと、これらの下を横切る各ドレイン領域２ｄおよび
ソース領域２ｓとの間に介在する層間絶縁層１３等の絶
縁層にコンタクト窓４を穿設し、これらコンタクト窓４
を通じて各ビット線Ｂ／Ｌおよびソース線Ｓ／Ｌを構成
する導電層１１および１２が、対応する各ドレイン領域
２ｄおよびソース領域２ｓにオーミックコンタクトする
ようになされる。
／Ｌと、これらの下を横切る各ドレイン領域２ｄおよび
ソース領域２ｓとの間に介在する層間絶縁層１３等の絶
縁層にコンタクト窓４を穿設し、これらコンタクト窓４
を通じて各ビット線Ｂ／Ｌおよびソース線Ｓ／Ｌを構成
する導電層１１および１２が、対応する各ドレイン領域
２ｄおよびソース領域２ｓにオーミックコンタクトする
ようになされる。
【００３１】そして、この例においても、各ビット線Ｂ
／Ｌとソース線Ｓ／Ｌとが所要の間隔を保持して平面的
に並走する構成とすることから、これらを構成する各導
電層１１および１２は、同一導電層の例えばＡｌ等の金
属層あるいはポリサイド等の導電層をパターン化して同
時に形成することができる。
／Ｌとソース線Ｓ／Ｌとが所要の間隔を保持して平面的
に並走する構成とすることから、これらを構成する各導
電層１１および１２は、同一導電層の例えばＡｌ等の金
属層あるいはポリサイド等の導電層をパターン化して同
時に形成することができる。
【００３２】上述した図５〜図７の構成によるときは、
前述の図１〜図４で示した半導体不揮発性メモリ装置と
同様の利点を有し、同時にその不都合を回避できる。す
なわち、この図５のに示した例では、ソース領域２ｓお
よびドレイン領域２ｄがそれぞれ直線的パターンを形成
していることから前述した図１の例に比し、各パターン
崩れを回避できて、チャネル幅のばらつきを回避でき、
メモリトランジスタＴｒを均一な特性に、安定して高い
信頼性をもって形成することができる。
前述の図１〜図４で示した半導体不揮発性メモリ装置と
同様の利点を有し、同時にその不都合を回避できる。す
なわち、この図５のに示した例では、ソース領域２ｓお
よびドレイン領域２ｄがそれぞれ直線的パターンを形成
していることから前述した図１の例に比し、各パターン
崩れを回避できて、チャネル幅のばらつきを回避でき、
メモリトランジスタＴｒを均一な特性に、安定して高い
信頼性をもって形成することができる。
【００３３】また、上述した各例では、各ビット線Ｂ／
Ｌとソース線Ｓ／Ｌとを所要の間隔を保持して並走配列
したことにより、これらを平面的に形成できることか
ら、各導電層１１および１２を同一導電層によって同時
に形成できるものであるが、このようにビット線Ｂ／Ｌ
およびソース線Ｓ／Ｌを平面的に形成する場合は、メモ
リセルの面積の縮小化、高密度化を充分はかることがで
きないという不都合がある。そこで、これらビット線Ｂ
／Ｌとソース線Ｓ／Ｌを構成する各導電層１１および１
２をそれぞれ異なる別体の導電層によって層間絶縁層を
介して構成し、その一部が積層ないしは平面的にみて
（上方からみて）接近したパターンに形成することがで
きる。
Ｌとソース線Ｓ／Ｌとを所要の間隔を保持して並走配列
したことにより、これらを平面的に形成できることか
ら、各導電層１１および１２を同一導電層によって同時
に形成できるものであるが、このようにビット線Ｂ／Ｌ
およびソース線Ｓ／Ｌを平面的に形成する場合は、メモ
リセルの面積の縮小化、高密度化を充分はかることがで
きないという不都合がある。そこで、これらビット線Ｂ
／Ｌとソース線Ｓ／Ｌを構成する各導電層１１および１
２をそれぞれ異なる別体の導電層によって層間絶縁層を
介して構成し、その一部が積層ないしは平面的にみて
（上方からみて）接近したパターンに形成することがで
きる。
【００３４】例えば、ソース線Ｓ／Ｌを構成する導電層
１２が、ビット線Ｂ／Ｌを構成する導電層１１より上層
に形成され、ソース線Ｓ／Ｌのソース領域２ｓとのオー
ミックコンタクト部Ｃｓが、隣り合うビット線Ｂ／Ｌ間
に位置して配置された構成とする。あるいはビット線Ｂ
／Ｌを構成する導電層１１が、ソース線Ｓ／Ｌを構成す
る導電層１２より上層に形成され、ビット線Ｂ／Ｌの、
ドレイン領域２ｄとのオーミックコンタクト部Ｃｄが、
隣り合うソース線Ｓ／Ｌ間に位置して配置された構成と
する。
１２が、ビット線Ｂ／Ｌを構成する導電層１１より上層
に形成され、ソース線Ｓ／Ｌのソース領域２ｓとのオー
ミックコンタクト部Ｃｓが、隣り合うビット線Ｂ／Ｌ間
に位置して配置された構成とする。あるいはビット線Ｂ
／Ｌを構成する導電層１１が、ソース線Ｓ／Ｌを構成す
る導電層１２より上層に形成され、ビット線Ｂ／Ｌの、
ドレイン領域２ｄとのオーミックコンタクト部Ｃｄが、
隣り合うソース線Ｓ／Ｌ間に位置して配置された構成と
する。
【００３５】この場合の一例を図８および図９を参照し
て説明する。図８はその構成を示す概略平面図で、図９
はそのＡ−Ａ線上の断面図を示す。これら図８および図
９において図５および図６と対応する部分には同一符号
を付して重複説明を省略するが、この例では、そのワー
ド線Ｗ／Ｌと交叉する方向に延長して形成され、互いに
交互に並走させるビット線Ｂ／Ｌとソース線Ｓ／Ｌと
を、互いに別の導電層すなわち別工程で形成される導電
層１１および１２によって互いに層間絶縁層によって電
気的に絶縁された状態で、上方からみて一部重なり合う
か充分近接した間隔をもって形成する。すなわち、半導
体基板１に形成したメモリトランジスタＴｒ上を覆って
層間絶縁層１３を形成し、これのドレイン領域２ｄ上に
コンタクト窓４を穿設する。そして、このコンタクト窓
４を通じてドレイン領域２ｄにオーミックコンタクトさ
せて例えばポリサイド層等による導電層１１を全面的に
形成し、パターンエッチングしてビット線Ｂ／Ｌを、ワ
ード線Ｗ／Ｌと交叉例えば垂直をなす方向に延長してス
トライプ状に形成する。
て説明する。図８はその構成を示す概略平面図で、図９
はそのＡ−Ａ線上の断面図を示す。これら図８および図
９において図５および図６と対応する部分には同一符号
を付して重複説明を省略するが、この例では、そのワー
ド線Ｗ／Ｌと交叉する方向に延長して形成され、互いに
交互に並走させるビット線Ｂ／Ｌとソース線Ｓ／Ｌと
を、互いに別の導電層すなわち別工程で形成される導電
層１１および１２によって互いに層間絶縁層によって電
気的に絶縁された状態で、上方からみて一部重なり合う
か充分近接した間隔をもって形成する。すなわち、半導
体基板１に形成したメモリトランジスタＴｒ上を覆って
層間絶縁層１３を形成し、これのドレイン領域２ｄ上に
コンタクト窓４を穿設する。そして、このコンタクト窓
４を通じてドレイン領域２ｄにオーミックコンタクトさ
せて例えばポリサイド層等による導電層１１を全面的に
形成し、パターンエッチングしてビット線Ｂ／Ｌを、ワ
ード線Ｗ／Ｌと交叉例えば垂直をなす方向に延長してス
トライプ状に形成する。
【００３６】その後、このビット線Ｂ／Ｌ、すなわち導
電層１１を覆って同様に例えばＳｉＯ2 による層間絶縁
層１３をＣＶＤ法等によって形成する。そして、各ビッ
ト線Ｂ／Ｌ間においてこれらと接することなくソース領
域２ｓ上の層間絶縁層１３にコンタクト窓４を穿設し、
このコンタクト窓４を通じてソース領域２ｓにオーミッ
クコンタクトさせて例えばＡｌ等の金属層もしくはポリ
サイド層等による導電層１２を全面的に形成し、パター
ンエッチングしてソース線Ｓ／Ｌを、ワード線Ｗ／Ｌ上
にこれと交叉例えば垂直をなす方向に延長してストライ
プ状に形成する。
電層１１を覆って同様に例えばＳｉＯ2 による層間絶縁
層１３をＣＶＤ法等によって形成する。そして、各ビッ
ト線Ｂ／Ｌ間においてこれらと接することなくソース領
域２ｓ上の層間絶縁層１３にコンタクト窓４を穿設し、
このコンタクト窓４を通じてソース領域２ｓにオーミッ
クコンタクトさせて例えばＡｌ等の金属層もしくはポリ
サイド層等による導電層１２を全面的に形成し、パター
ンエッチングしてソース線Ｓ／Ｌを、ワード線Ｗ／Ｌ上
にこれと交叉例えば垂直をなす方向に延長してストライ
プ状に形成する。
【００３７】図８および図９で示した例においては、ビ
ット線Ｂ／Ｌを構成する導電層１１を下層導電層とし
て、これの上に層間絶縁層１３を介して上層導電層とし
てソース線Ｓ／Ｌを構成する導電層１２を形成するよう
にした場合であるが、図１０にその一例の要部の概略断
面図を示すように、ビット線Ｂ／Ｌすなわち導電層１１
と、ソース線Ｓ／Ｌすなわち導電層１２との上下関係
を、図８および図９で説明したとは逆の配置関係とする
こもできる。
ット線Ｂ／Ｌを構成する導電層１１を下層導電層とし
て、これの上に層間絶縁層１３を介して上層導電層とし
てソース線Ｓ／Ｌを構成する導電層１２を形成するよう
にした場合であるが、図１０にその一例の要部の概略断
面図を示すように、ビット線Ｂ／Ｌすなわち導電層１１
と、ソース線Ｓ／Ｌすなわち導電層１２との上下関係
を、図８および図９で説明したとは逆の配置関係とする
こもできる。
【００３８】すなわち、この場合、図１０に示すよう
に、半導体基板１に形成したメモリトランジスタＴｒ上
を覆って層間絶縁層１３を形成し、これのソース領域２
ｓ上にコンタクト窓４を穿設する。そして、このコンタ
クト窓４を通じてソース領域２ｓにオーミックコンタク
トさせて例えばポリサイド層等による導電層１２を全面
的に形成し、パターンエッチングしてソース線Ｓ／Ｌ
を、ワード線Ｗ／Ｌと交叉例えば垂直をなす方向に延長
してストライプ状に形成する。
に、半導体基板１に形成したメモリトランジスタＴｒ上
を覆って層間絶縁層１３を形成し、これのソース領域２
ｓ上にコンタクト窓４を穿設する。そして、このコンタ
クト窓４を通じてソース領域２ｓにオーミックコンタク
トさせて例えばポリサイド層等による導電層１２を全面
的に形成し、パターンエッチングしてソース線Ｓ／Ｌ
を、ワード線Ｗ／Ｌと交叉例えば垂直をなす方向に延長
してストライプ状に形成する。
【００３９】その後、このソース線Ｓ／Ｌ、すなわち導
電層１２を覆って同様に例えばＳｉＯ2 による層間絶縁
層１３をＣＶＤ法等によって形成する。そして、各ソー
ス線Ｓ／Ｌ間においてこれらと接することなくドレイン
領域２ｄ上の層間絶縁層１３にコンタクト窓４を穿設
し、このコンタクト窓４を通じてドレイン領域２ｄにオ
ーミックコンタクトさせて例えばＡｌ等の金属層もしく
はポリサイド層等による導電層１１を全面的に形成し、
パターンエッチングしてビット線Ｂ／Ｌを、ワード線Ｗ
／Ｌ上にこれと交叉例えば垂直をなす方向に延長してス
トライプ状に形成する。
電層１２を覆って同様に例えばＳｉＯ2 による層間絶縁
層１３をＣＶＤ法等によって形成する。そして、各ソー
ス線Ｓ／Ｌ間においてこれらと接することなくドレイン
領域２ｄ上の層間絶縁層１３にコンタクト窓４を穿設
し、このコンタクト窓４を通じてドレイン領域２ｄにオ
ーミックコンタクトさせて例えばＡｌ等の金属層もしく
はポリサイド層等による導電層１１を全面的に形成し、
パターンエッチングしてビット線Ｂ／Ｌを、ワード線Ｗ
／Ｌ上にこれと交叉例えば垂直をなす方向に延長してス
トライプ状に形成する。
【００４０】これら図８および図９に示した例、図１０
に示した例のいずれにおいても、図５で示した例と同様
にソース領域２ｓおよびドレイン領域２ｄのパターン崩
れを回避できてトランジスタの特性のばらつきを回避で
きる。そして、その各ビット線Ｂ／Ｌとソース線Ｓ／Ｌ
とが平面的にみて充分近接して、あるいは一部積層して
形成されることから、メモリセルの面積の縮小化をはか
ることができる。そして、このような構成とする場合に
おいても、隣り合うビット線Ｂ／Ｌ間に電位の安定した
ソース線Ｓ／Ｌが実質的に配置された構成としたことか
ら、ビット線Ｂ／Ｌ間の干渉雑音の発生を防止できるも
のである。
に示した例のいずれにおいても、図５で示した例と同様
にソース領域２ｓおよびドレイン領域２ｄのパターン崩
れを回避できてトランジスタの特性のばらつきを回避で
きる。そして、その各ビット線Ｂ／Ｌとソース線Ｓ／Ｌ
とが平面的にみて充分近接して、あるいは一部積層して
形成されることから、メモリセルの面積の縮小化をはか
ることができる。そして、このような構成とする場合に
おいても、隣り合うビット線Ｂ／Ｌ間に電位の安定した
ソース線Ｓ／Ｌが実質的に配置された構成としたことか
ら、ビット線Ｂ／Ｌ間の干渉雑音の発生を防止できるも
のである。
【００４１】尚、上述した例においては、コンタクト窓
４内を含んで各導電層１１および１２を形成して直接的
にドレイン領域およびソース領域の突出部２ｄｃおよび
２ｓｃにオーミックコンタクトさせた場合であるが、各
コンタクト窓内にいわゆるメタルプラグを充填してこれ
を介して各導電層１１および１２のオーミックコンタク
トを行うようにすることもできるなど、上述した例に限
らず種々の構成をとすることができる。
４内を含んで各導電層１１および１２を形成して直接的
にドレイン領域およびソース領域の突出部２ｄｃおよび
２ｓｃにオーミックコンタクトさせた場合であるが、各
コンタクト窓内にいわゆるメタルプラグを充填してこれ
を介して各導電層１１および１２のオーミックコンタク
トを行うようにすることもできるなど、上述した例に限
らず種々の構成をとすることができる。
【００４２】
【発明の効果】上述したように、本発明構成によれば、
隣り合うビット線Ｂ／Ｌ間に電位の安定したソース線Ｓ
／Ｌが配置された構成としたことから、ビット線Ｂ／Ｌ
間の干渉雑音の発生を防止できるものである。
隣り合うビット線Ｂ／Ｌ間に電位の安定したソース線Ｓ
／Ｌが配置された構成としたことから、ビット線Ｂ／Ｌ
間の干渉雑音の発生を防止できるものである。
【００４３】また、同一のワード線Ｗ／Ｌに接続された
隣り合うメモリセルのソース線Ｓ／Ｌが、それぞれ分離
されているので、いわゆるＦＮ（ファウラーノルドハイ
ム）トンネル電流による全チャネルの書き込みが可能と
なる。これによってゲート絶縁膜の劣化低減することが
可能となる。
隣り合うメモリセルのソース線Ｓ／Ｌが、それぞれ分離
されているので、いわゆるＦＮ（ファウラーノルドハイ
ム）トンネル電流による全チャネルの書き込みが可能と
なる。これによってゲート絶縁膜の劣化低減することが
可能となる。
【００４４】また、本発明構成では、そのソース線Ｓ／
Ｌが、従来のように半導体基板に形成した不純物ドーピ
ングによる半導体領域によって構成するものではなく導
電層によって構成するのでこの導電層を低抵抗の金属層
もしくはポリサイド層等によって形成することによって
その分布抵抗すなわち寄生抵抗の低減化をはかることが
できて読み出し速度の高速化をはかることができる。
Ｌが、従来のように半導体基板に形成した不純物ドーピ
ングによる半導体領域によって構成するものではなく導
電層によって構成するのでこの導電層を低抵抗の金属層
もしくはポリサイド層等によって形成することによって
その分布抵抗すなわち寄生抵抗の低減化をはかることが
できて読み出し速度の高速化をはかることができる。
【図１】本発明による半導体不揮発性メモリ装置の一例
の構成を示す概略平面図である。
の構成を示す概略平面図である。
【図２】図１のＡ−Ａ線上の断面図である。
【図３】図１のＢ−Ｂ線上の断面図である。
【図４】本発明による半導体不揮発性メモリ装置の一例
の等価回路図である。
の等価回路図である。
【図５】本発明による半導体不揮発性メモリ装置の他の
例の構成を示す概略平面図である。
例の構成を示す概略平面図である。
【図６】図５のＡ−Ａ線上の断面図である。
【図７】本発明による半導体不揮発性メモリ装置の上記
他の例の等価回路図である。
他の例の等価回路図である。
【図８】本発明による半導体不揮発性メモリ装置の更に
他の例の構成を示す概略平面図である。
他の例の構成を示す概略平面図である。
【図９】図８のＡ−Ａ線上の断面図である。
【図１０】本発明による半導体不揮発性メモリ装置の他
の例の要部の概略断面図である。
の例の要部の概略断面図である。
【図１１】従来の半導体不揮発性メモリ装置の構成を示
す概略平面図である。
す概略平面図である。
【図１２】図１１のＡ−Ａ線上の断面図である。
【図１３】従来の半導体不揮発性メモリ装置の等価回路
図である。
図である。
１ 半導体基板 ２ｓ ソース領域 ２ｄ ドレイン領域 ４ コンタクト窓 １１，１２ 導電層 １３ 層間絶縁層 ２１ ゲート絶縁膜 ２２ フローティングゲート ２３ 強誘電体膜 ２４ コントロールゲート Ｓ／Ｌ ソース線 Ｂ／Ｌ ビット線 Ｗ／Ｌ ワード線 Ｔｒ メモリトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (6)
- 【請求項１】 メモリトランジスタが形成された半導体
基板上にそれぞれ積層して形成された導電層によるビッ
ト線とソース線とが、ワード線と交叉する方向に、交互
に並走するように配置されてなることを特徴とする半導
体不揮発性メモリ装置。 - 【請求項２】 上記並走するソース線とこれに隣り合う
ビット線に、上記メモリトランジスタを構成するソース
領域とドレイン領域とがそれぞれオーミックにコンタク
トするように上記並走するソース線およびビット線の延
長方向に斜めに配置されたことを特徴とする請求項１に
記載の半導体不揮発性メモリ装置。 - 【請求項３】 上記ビット線とソース線とが、それぞれ
別の導電層によって形成されたことを特徴とする請求項
１または２に記載の半導体不揮発性メモリ装置。 - 【請求項４】 上記ソース線を構成する導電層が上記ビ
ット線を構成する導電層より上層に形成され、 上記ソース線の上記ソース領域とのオーミックコンタク
ト部が上記隣り合うビット線間に位置して配置されたこ
とを特徴とする請求項３に記載の半導体不揮発性メモリ
装置。 - 【請求項５】 上記ビット線を構成する導電層が上記ソ
ース線を構成する導電層より上層に形成され、 上記ビット線の上記ドレイン領域とのオーミックコンタ
クト部が上記隣り合うソース線間に位置して配置された
ことを特徴とする請求項３に記載の半導体不揮発性メモ
リ装置。 - 【請求項６】 上記ソース線を構成する導電層および上
記ビット線を構成する導電層が金属層もしくはポリサイ
ド層よりなることを特徴とする請求項１、２、３、４ま
たは５に記載の半導体不揮発性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01095095A JP3465397B2 (ja) | 1995-01-26 | 1995-01-26 | 半導体不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01095095A JP3465397B2 (ja) | 1995-01-26 | 1995-01-26 | 半導体不揮発性メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204159A true JPH08204159A (ja) | 1996-08-09 |
| JP3465397B2 JP3465397B2 (ja) | 2003-11-10 |
Family
ID=11764485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01095095A Expired - Fee Related JP3465397B2 (ja) | 1995-01-26 | 1995-01-26 | 半導体不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3465397B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002045170A1 (de) * | 2000-11-28 | 2002-06-06 | Infineon Technologies Ag | Flash-eeprom-speicheranordnung sowie dazugehöriges herstellungsverfahren |
| JP2002313962A (ja) * | 2001-04-11 | 2002-10-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US6646312B1 (en) | 2000-07-28 | 2003-11-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory device with bit lines having reduced cross-talk |
| WO2004047176A1 (ja) * | 2002-11-20 | 2004-06-03 | National Institute Of Advanced Industrial Science And Technology | 強誘電体メモリアレイ |
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| JPWO2006018862A1 (ja) * | 2004-08-16 | 2008-05-01 | 富士通株式会社 | 不揮発性半導体メモリ |
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| JP2009212292A (ja) * | 2008-03-04 | 2009-09-17 | Genusion Inc | 不揮発性半導体記憶装置及びその書き込み方法 |
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| WO2018008609A1 (ja) * | 2016-07-06 | 2018-01-11 | 国立研究開発法人産業技術総合研究所 | 半導体記憶素子その他の素子およびその製造方法 |
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-
1995
- 1995-01-26 JP JP01095095A patent/JP3465397B2/ja not_active Expired - Fee Related
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| US7864576B2 (en) | 2004-08-16 | 2011-01-04 | Fujitsu Semiconductor Limited | Nonvolatile memory cell array architecture for high speed reading |
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| JP2018014484A (ja) * | 2016-07-06 | 2018-01-25 | 国立研究開発法人産業技術総合研究所 | 半導体記憶素子その他の素子およびその製造方法 |
| US11069713B2 (en) | 2016-07-06 | 2021-07-20 | National Institute Of Advanced Industrial Science And Technology | Semiconductor memory element, other elements, and their production methods |
Also Published As
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