TWI652769B - Semiconductor memory device - Google Patents
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Abstract
本發明之課題在於提供一種半導體層之壓降較小之半導體記憶裝置。 一實施形態之半導體記憶裝置具備複數個控制閘極電極、半導體層、及閘極絕緣層。複數個控制閘極電極配設於與基板之表面交叉之第1方向。第1半導體層在第1方向延伸，且與複數個控制閘極電極之與第1方向交叉之第2方向之側面對向。閘極絕緣層設置於控制閘極電極與第1半導體層之間。又，第1半導體層具備：具有第1面方位之第1部分，及具有與第1面方位不同之第2面方位之第2部分。
Description
以下所記載之實施形態係關於一種半導體記憶裝置。
近年來，業界提案一種將記憶體單元三維地配置之半導體記憶裝置(三維型半導體記憶裝置)。如上述之半導體記憶裝置具備例如：配設於基板之表面之複數個控制閘極電極、與複數個控制閘極電極對向之半導體層(通道)、及設置於控制閘極電極與半導體層之間且可蓄積電荷之閘極絕緣層。
[專利文獻1] 日本特開2014-179465
雖然根據對於半導體記憶裝置之小型化之要求推進通道(半導體層)之薄膜化，但有若通道薄膜化則遷移率降低之問題。
本發明由於係鑒於如上述之點而完成者，故係提供提高通道之遷移率之半導體記憶裝置者。
一個實施形態之半導體記憶裝置具備複數個控制閘極電極、半導體層、及閘極絕緣層。複數個控制閘極電極配設於與基板之表面交叉之第1
方向。第1半導體層在第1方向延伸，且與複數個控制閘極電極之與第1方向交叉之第2方向之側面對向。閘極絕緣層設置於控制閘極電極與第1半導體層之間。又，第1半導體層具備：具有第1面方位之第1部分，及具有與第1面方位不同之第2面方位之第2部分。
根據如上述之半導體記憶裝置可提供一種提高通道之遷移率之半導體記憶裝置。
1‧‧‧記憶體單元陣列
2‧‧‧行控制電路
3‧‧‧列控制電路
4‧‧‧資料輸入/輸出緩衝器
5‧‧‧位址暫存器
6‧‧‧命令/介面
7‧‧‧狀態機
9‧‧‧主機
10‧‧‧電壓產生電路
101‧‧‧基板
102‧‧‧導電層
102b‧‧‧導電層
103‧‧‧層間絕緣層
103b‧‧‧層間絕緣層
105‧‧‧記憶體柱狀體
106‧‧‧導電層
107‧‧‧導電層
108‧‧‧導電層
109‧‧‧接點
112‧‧‧間隔件絕緣層
114‧‧‧導電層
120‧‧‧閘極絕緣層
121‧‧‧芯絕緣層
122‧‧‧半導體層
122'‧‧‧半導體層
123‧‧‧穿隧絕緣層
124‧‧‧電荷蓄積層
125‧‧‧區塊絕緣層
126‧‧‧半導體層/磊晶矽層
127‧‧‧絕緣層
128A‧‧‧多晶矽層
128B‧‧‧多晶矽層
128P‧‧‧突出部
129‧‧‧金屬層
130A‧‧‧矽化物層
130B‧‧‧矽化物層
131‧‧‧金屬層
132‧‧‧連接部
133‧‧‧層間絕緣層
134‧‧‧半導體層
134'‧‧‧矽層
135‧‧‧半導體層
136‧‧‧金屬層
137A‧‧‧矽化物層
137B‧‧‧矽化物層
138A‧‧‧多晶矽層
138B‧‧‧多晶矽層
141‧‧‧犧牲層
142‧‧‧層間絕緣層
143‧‧‧層間絕緣層
144‧‧‧層間絕緣層
BC‧‧‧位元線接點
BL‧‧‧位元線
i‧‧‧電子機器
LB‧‧‧積層體
LBA‧‧‧積層體
LI‧‧‧源極線接點
MB‧‧‧記憶體區塊
MC‧‧‧記憶體單元
MF‧‧‧記憶體指狀件
MS‧‧‧記憶體串
MU‧‧‧記憶體單元
op1‧‧‧開口
op2‧‧‧開口
op3‧‧‧開口
op3'‧‧‧開口
op4‧‧‧開口
op4'‧‧‧開口
op5‧‧‧開口
op6‧‧‧開口
R1‧‧‧第1部分
R2‧‧‧第2部分
R3‧‧‧第3部分
SGD‧‧‧汲極側選擇閘極線/選擇閘極線
SGS‧‧‧源極側選擇閘極線/選擇閘極線
SGSb‧‧‧最下層源極側選擇閘極線/選擇閘極線
SL‧‧‧源極線
STD‧‧‧汲極側選擇閘極電晶體/選擇閘極電晶體
STS‧‧‧源極側選擇閘極電晶體/選擇閘極電晶體
STSb‧‧‧最下層源極側選擇閘極電晶體/選擇閘極電晶體
WL‧‧‧字元線
圖1係第1實施形態之半導體記憶裝置之方塊圖。
圖2係顯示該半導體記憶裝置之一部分之構成之電路圖。
圖3係顯示該半導體記憶裝置之一部分之構成之立體圖。
圖4係顯示該半導體記憶裝置之一部分之構成之立體圖。
圖5係顯示該半導體記憶裝置之一部分之構成之平面圖。
圖6係顯示該半導體記憶裝置之一部分之構成之剖視圖。
圖7A係以圖6之B表示之部位之放大圖。
圖7B係以圖6之C表示之部位之放大圖。
圖8係用於針對第1實施形態之半導體記憶裝置之製造方法進行說明之剖視圖。
圖9係用於針對該製造方法進行說明之剖視圖。
圖10係用於針對該製造方法進行說明之剖視圖。
圖11係用於針對該製造方法進行說明之剖視圖。
圖12係用於針對該製造方法進行說明之剖視圖。
圖13係用於針對該製造方法進行說明之剖視圖。
圖14係用於針對該製造方法進行說明之剖視圖。
圖15係用於針對該製造方法進行說明之剖視圖。
圖16係用於針對該製造方法進行說明之剖視圖。
圖17係用於針對該製造方法進行說明之剖視圖。
圖18係用於針對該製造方法進行說明之剖視圖。
圖19係用於針對該製造方法進行說明之剖視圖。
圖20係用於針對該製造方法進行說明之剖視圖。
圖21係用於針對該製造方法進行說明之剖視圖。
圖22係用於針對該製造方法進行說明之剖視圖。
圖23係用於針對該製造方法進行說明之剖視圖。
圖24係用於針對該製造方法進行說明之剖視圖。
圖25係用於針對第2實施形態之半導體記憶裝置進行說明之剖視圖。
圖26A係以圖25之D表示之部位之放大圖。
圖26B係以圖25之E表示之部位之放大圖。
圖27係用於針對第2實施形態之半導體記憶裝置之製造方法進行說明之剖視圖。
圖28係用於針對該製造方法進行說明之剖視圖。
圖29係用於針對該製造方法進行說明之剖視圖。
圖30係用於針對該製造方法進行說明之剖視圖。
圖31係用於針對該製造方法進行說明之剖視圖。
圖32係用於針對該製造方法進行說明之剖視圖。
圖33係用於針對該製造方法進行說明之剖視圖。
圖34係用於針對該製造方法進行說明之剖視圖。
圖35係用於針對該製造方法進行說明之剖視圖。
圖36係用於針對該製造方法進行說明之剖視圖。
圖37係用於針對該製造方法進行說明之剖視圖。
圖38係用於針對該製造方法進行說明之剖視圖。
圖39係用於針對該製造方法進行說明之剖視圖。
圖40係用於針對該製造方法進行說明之剖視圖。
圖41係用於針對該製造方法進行說明之剖視圖。
圖42係用於針對該製造方法進行說明之剖視圖。
其次，參照圖式詳細地說明實施形態之半導體記憶裝置。此外，該等實施形態終極而言僅為一例，並非是意圖限定本發明而表示者。
例如，以下所記載之半導體記憶裝置具備：複數個控制閘極電極，其等配設於與基板之表面交叉之第1方向；半導體層，其在第1方向上延伸且與上述複數個控制閘極電極對向；及閘極絕緣層，其設置於該等控制閘極電極與半導體層之間。
上述控制閘極電極可包含鎢(W)等之金屬，亦可包含多晶矽等之半導體。
上述半導體層在一端(下端)可連接於半導體基板，亦可連接於包含金屬或半導體等之配線。且，2個以上之半導體層之一端(下端)可由金屬或半導體等連結。
上述閘極絕緣層可包含電荷蓄積部。該電荷蓄積部可由包含氮化物等之電荷蓄積層構成，亦可由包含半導體等之浮動閘極構成。
又，在以下之說明中，將與基板之表面交叉之方向稱為第1方向，將
與第1方向交叉之方向稱為第2方向。又，將沿第1方向遠離基板之方向稱為上，將沿第1方向靠近基板之方向稱為下。又，針對某一構成在言及下表面時意味著該構成之與基板對向之面，在言及上表面時意味著與基板為相反側之面。又，將沿第2方向之方向稱為側方。又，將與第2方向交叉之面稱為側面。又，將相對於基板之表面平行之特定之方向稱為X方向，將相對於基板之表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之表面垂直之方向稱為Z方向。此外，在以下之說明中，雖然針對第1方向與Z方向、第2方向與X方向或Y方向分別一致之情形進行例示，但第1及第2方向可與Z方向、X方向、Y方向不一致。
圖1係第1實施形態之半導體記憶裝置之方塊圖。此外，此處言及之所謂半導體記憶裝置係意味著例如記憶使用者資料之晶片C、或搭載該晶片C之電子機器i(例如智慧型手機、行動電話、平板型終端、音樂播放器、及可佩戴式終端等)等。且，所謂使用者資料係例如表現由使用者利用之內容(字串、聲音、圖像、動畫等)之資料，由「0」與「1」之組合表現。
電子機器i具備：晶片C、及控制該晶片C之主機9。晶片C具備：記憶體單元陣列1、以及控制該記憶體單元陣列1之行控制電路2、列控制電路3、資料輸入/輸出緩衝器4、位址暫存器5、命令/介面6、狀態機7、及電壓產生電路10。記憶體單元陣列1具備複數個記憶體區塊MB。該等記憶體區塊MB分別記錄使用者資料。行控制電路2具備未圖示之感測放大器，進行使用者資料之讀出等。又，行控制電路2在進行使用者資料之寫
入時，相應於輸入之使用者資料對記憶體單元陣列1傳送電壓。列控制電路3相應於輸入之位址資料指定記憶體單元陣列1內之進行使用者資料之讀出或寫入之位置。資料輸入/輸出緩衝器4進行使用者資料、位址資料、及命令資料之輸入/輸出控制。位址暫存器5保持位址資料，並將其供給至行控制電路2及列控制電路3。狀態機7經由命令/介面6接收來自主機9之外部控制信號，並將內部控制信號輸入至行控制電路2及列控制電路3。電壓產生電路10產生電壓，並將其供給至行控制電路2及列控制電路3。
圖2係顯示構成記憶體單元陣列1之記憶體區塊MB之構成之等效電路圖。記憶體區塊MB經由位元線BL連接於行控制電路2，經由字元線WL連接於列控制電路3，經由源極線SL連接於未圖示之源極線驅動器。此外，為了方便說明，在圖2中省略一部分之構成。
記憶體區塊MB具備複數個記憶體指狀件MF。記憶體指狀件MF具備複數個記憶體單元MU。該等複數個記憶體單元MU之一端分別經由位元線接點BC連接於位元線BL。又，該等複數個記憶體單元MU之另一端分別經由共通之源極線接點LI連接於源極線SL。記憶體單元MU具備：串聯地連接於位元線接點BC及源極線接點LI之間之汲極側選擇閘極電晶體STD、記憶體串MS、源極側選擇閘極電晶體STS、及最下層源極側選擇閘極電晶體STSb。
記憶體串MS具備串聯地連接之複數個記憶體單元MC。記憶體單元MC係具備作為通道主體而發揮功能之半導體層、可蓄積電荷之閘極絕緣層、及控制閘極電極的場效型電晶體，記憶構成使用者資料之1個位元份額或複數個位元份額之資料。記憶體單元MC之臨限值電壓相應於閘極絕緣層中之電荷量而變化。此外，在屬同一記憶體串MS之複數個記憶體單
元MC之控制閘極電極分別連接有字元線WL。字元線WL係針對記憶體區塊MB內之所有之記憶體串MS共通地設置。
汲極側選擇閘極電晶體STD、源極側選擇閘極電晶體STS、及最下層源極側選擇閘極電晶體STSb係具備作為通道主體而發揮功能之半導體層及控制閘極電極的場效型電晶體。在屬同一記憶體指狀件MF之複數個汲極側選擇閘極電晶體STD連接有共通之汲極側選擇閘極線SGD。又，在屬同一記憶體區塊MB之複數個源極側選擇閘極電晶體STS、及最下層源極側選擇閘極電晶體STSb之控制閘極電極分別連接有共通之源極側選擇閘極線SGS、及共通之最下層源極側選擇閘極線SGSb。
此外，在以下之說明中，有將最下層源極側選擇閘極電晶體STSb、源極側選擇閘極電晶體STS、及汲極側選擇閘極電晶體STD簡單地稱為選擇閘極電晶體(STSb、STS、STD)之情形。又，有將最下層源極側選擇閘極線SGSb、源極側選擇閘極線SGS、及汲極側選擇閘極線SGD簡單地稱為選擇閘極線(SGSb、SGS、SGD)之情形。
圖3係顯示記憶體指狀件MF之一部分之構成之概略立體圖。此外，圖3係說明配線與記憶體單元MC等之立體構造者，設置於配線等之間之層間絕緣層未圖示。且，圖3係為了說明而圖示者，具體的構成可適宜地變更。
記憶體指狀件MF具有：基板101、設置於基板101之上方之積層體LB、被積層體LB覆蓋側面之大致圓柱狀之記憶體柱狀體105。
基板101係例如包含單晶矽(Si)等之半導體基板。基板101具備例如以下之雙重井構造，即：在半導體基板之表面具有N型之雜質層，進而在該N型之雜質層中具有P型之雜質層。
積層體LB包含配設於Z方向之複數個導電層102。該等導電層102分別作為字元線WL及記憶體單元MC之控制閘極電極、或選擇閘極線(SGSb、SGS、SGD)及選擇閘極電晶體(STSb、STS、STD)之控制閘極電極而發揮功能。導電層102包含例如鎢(W)等之導電層。導電層102在X方向及Y方向上延伸，具有將X方向設定為長度方向之大致板狀之形狀。導電層102分別經由在Z方向延伸之接點109而連接於列控制電路3(圖1、圖2)。此外，接點109包含鎢(W)等之導電層。此外，在以下之說明中，將複數個導電層102中位於最下方之導電層102(最靠近基板101之導電層102)稱為導電層102b。
記憶體柱狀體105具有在Z方向延伸之圓柱形狀。記憶體柱狀體105與導電層102之交叉部係作為記憶體單元MC或選擇閘極電晶體(STSb、STS、STD)而發揮功能。記憶體柱狀體105包含：在Z方向延伸之半導體層122、及連接於該半導體層122之下端部(靠近基板101之側之端部)之半導體層126。半導體層122與複數個導電層102對向，作為記憶體單元MC及選擇閘極電晶體(STS、STD)之通道主體而發揮功能。半導體層126與導電層102b對向，作為最下層源極側選擇閘極電晶體STSb之通道主體而發揮功能。半導體層122之下端經由半導體層126及基板101電性連接於作為源極線接點LI發揮功能之導電層108。導電層108經由作為源極線SL發揮功能之導電層107而電性連接於未圖示之源極線驅動器。半導體層122之上端電性連接於作為位元線接點BC發揮功能之導電層114。導電層114經由作為位元線BL發揮功能之導電層106而電性連接於行控制電路2(圖1、圖2)。此外，導電層106、導電層107、導電層108、及導電層114包含鎢(W)等之導電層。且，導電層106及導電層107在Y方向延伸，沿X方向配
設有複數個。導電層108具備在X方向及Z方向延伸且以X方向為長度方向之大致板狀之形狀，在下表面連接於基板101。導電層114在Z方向上延伸，分別連接於1個半導體層122及1個導電層106。
圖4係顯示記憶體單元MC之構成之概略立體圖。此外，在圖4中，雖然針對記憶體單元MC之構成進行顯示，但選擇閘極電晶體(STS、STD)亦可與記憶體單元MC相同地構成。此外，在圖4中省略一部分之構成。
記憶體單元MC設置於導電層102與記憶體柱狀體105之交叉部。記憶體柱狀體105具備：在Z方向上延伸之圓柱狀之芯絕緣層121、覆蓋芯絕緣層121之側面之大致圓筒狀之半導體層122、及覆蓋半導體層122之側面之大致圓筒狀之閘極絕緣層120。芯絕緣層121包含例如氧化矽(SiO2)等之絕緣層。半導體層122包含例如多晶矽等之半導體層。
閘極絕緣層120又具備：覆蓋半導體層122之側面之穿隧絕緣層123、覆蓋穿隧絕緣層123之側面之電荷蓄積層124、及覆蓋電荷蓄積層124之側面之區塊絕緣層125。穿隧絕緣層123包含例如氧化矽(SiO2)等之絕緣層。電荷蓄積層124包含例如氮化矽(Si3N4)等、及可蓄積電荷之絕緣層，而構成電荷蓄積部。區塊絕緣層125包含例如氧化矽(SiO2)或氧化鋁(Al2O3)等之絕緣層。
繼而，針對本實施形態之半導體記憶裝置之構成，利用圖5至圖7B更詳細地說明。圖5係顯示該半導體記憶裝置之一部分之構成之平面圖。圖6係顯示該半導體記憶裝置之構成之一部分之剖視圖，顯示以圖5之A-A'線表示之部分之剖面。圖7A係以圖6之B表示之部分之放大圖，圖7B係以圖6之C表示之部分之放大圖。此外，在圖5至圖7B中有省略前述之構成之一部分之情形。針對圖7B以後之圖亦相同。
如圖5所示般，在本實施形態之半導體記憶裝置中，複數個記憶體指狀件MF及導電層108沿Y方向交互地配設。在記憶體指狀件MF及導電層108之間設置有間隔件絕緣層112。記憶體指狀件MF、導電層108、及間隔件絕緣層112分別在X方向上延伸。記憶體指狀件MF具備呈錯落狀配設之複數個記憶體柱狀體105。
如圖6所示般，積層體LB除包含複數個導電層102外，還包含設置於該等導電層102之間之層間絕緣層103。又，設置於導電層102b之上表面之層間絕緣層103b較其他之層間絕緣層103更厚地形成。積層體LB之上表面被層間絕緣層142覆蓋。記憶體柱狀體105貫通積層體LB及層間絕緣層142，在Z方向上延伸。層間絕緣層142及記憶體柱狀體105之上表面被層間絕緣層143覆蓋。又，積層體LB、層間絕緣層142、及層間絕緣層143之Y方向之側面被間隔件絕緣層112覆蓋。又，於在Y方向上相鄰之一對積層體LB之間設置有在Z方向上延伸之導電層108。且，層間絕緣層143、間隔件絕緣層112、及導電層108之上表面被層間絕緣層144覆蓋。導電層114貫通該層間絕緣層144及層間絕緣層143，與記憶體柱狀體105之上端相接。此外，層間絕緣層103、142、143、144、及間隔件絕緣層112包含例如氧化矽(SiO2)等之絕緣層。
在記憶體柱狀體105之下端設置有半導體層126。半導體層126被埋入基板101中。亦即，半導體層126之下端較基板101之表面位於更下方。半導體層126之上端設置於層間絕緣層103b之上表面與下表面之間。在半導體層126與導電層102b之間設置有絕緣層127。半導體層126包含例如取向面與基板101一致之單晶矽。絕緣層127包含例如氧化矽(SiO2)等之絕緣層，作為最下層源極側選擇閘極電晶體之閘極絕緣層而發揮功能。
閘極絕緣層120設置於積層體LB中之複數個導電層102及層間絕緣層103之側面。閘極絕緣層120在下端覆蓋半導體層126之上表面。閘極絕緣層120之下端設置於層間絕緣層103b之上表面與下表面之間。
半導體層122設置於閘極絕緣層120之側面。半導體層122具備第1部分R1及第2部分R2。第1部分R1係自半導體層122之基板101側之端部延伸至半導體層122之Z方向之中央區域之部分。第2部分R2係較半導體層122之第1部分位於更上方之部分。亦即，第2部分R2設置於較第1部分R1更遠離基板101之位置。第1部分R1及第2部分R2分別與複數個導電層102對向。第1部分R1與第2部分R2在半導體層122之中央區域具有邊界。此處，所謂半導體層122之中央區域係意味著相對於半導體層122之Z方向之全長包含中央之位置附近的一定之區域。如此，第1部分R1與第2部分之邊界位於半導體層122之中央區域之理由係緣於在本實施形態中製造半導體記憶裝置之製造方法之故。雖然將於後文詳述，但該中央區域不一定包含相對於半導體層122之Z方向之全長之中央部分。
芯絕緣層121在Z方向上延伸，自X方向及Y方向與半導體層122之第1部分R1及第2部分R2相接。又，芯絕緣層121之下端被半導體層122之第1部分R1覆蓋。
如圖7A所示般，半導體層122所包含之晶粒在半導體層122之Y方向上更大。此外，此處言及之晶粒之大小係意味著針對晶粒自複數個方向測定寬度時之最大值。且，在言及某一晶粒大於或小於膜厚時意味著該晶粒之「大小」大於或小於膜厚。
此處，在本實施形態中，在第1部分R1與第2部分R2之間，面方位不同。此外，在本實施形態中，第1部分R1之面方位與第2部分R2之面方位
相對於Z方向為相反方向，但面方位之關係不限定於其。此外，所謂面方位係表示晶格面之方向，一般而言以密勒指數表示。
又，在本實施形態中，有在半導體層122之第1部分R1與第2部分R2之邊界部分包含鎳(Ni)、鈷(CO)、鋁(Al)、或鈀(Pd)等之金屬原子之情形。
如圖7B所示般，在半導體層126(磊晶矽層126)之上端與半導體層122之間配置有多晶矽層128A。更詳細而言，在Z方向上，多晶矽層128A與磊晶矽層126之上表面之凹部及半導體層122之下端相接。又，在X方向及Y方向上，多晶矽層128A具有以與磊晶矽層126之凹部之內側面及半導體層122之下端附近之側面之各者相接之方式朝Z方向突出之突出部128P。多晶矽層128A包含例如多晶矽。此外，多晶矽之晶粒小於磊晶矽(單晶)之晶粒。因而，多晶矽層128A所包含之晶粒小於半導體層122及磊晶矽層126所包含之晶粒。
根據本實施形態，由於能夠將作為記憶體單元之通道而發揮功能之半導體層122之結晶構造設定為與單晶構造相近之大粒徑晶粒集合之構造，故能夠實現更良好之單元特性。
圖8至圖24係用於針對本實施形態之半導體記憶裝置之製造方法進行說明之剖視圖，分別顯示與圖6對應之剖面。
如圖8所示，在該製造方法中，在基板101上交互地積層複數個層間絕緣層103(包含層間絕緣層103b)及犧牲層141，而形成積層體LBA。犧牲層141包含例如氮化矽(Si3N4)等。層間絕緣層103及犧牲層141之成膜係利用例如CVD(Chemical Vapor Deposition，化學汽相沈積)等之方法進
行。
如圖9所示般，在積層體LBA形成開口op1。開口op1係在Z方向上延伸，貫通積層體LBA，而使基板101之表面露出之貫通孔。開口op1係例如藉由在積層體LBA之上表面形成在與開口op1對應之部分具有開口之層間絕緣層142，並以其為遮罩進行RIE(Reactive Ion Etching，反應離子蝕刻)而形成。
如圖10所示般，在開口op1之底面形成半導體層126(磊晶矽層126)。半導體層126係例如藉由利用磊晶生長法等之方法使基板101結晶生長而形成。半導體層126在上表面之高度位於層間絕緣層103b之上表面與下表面之間之狀態下形成。
如圖11所示般，在開口op1內，利用例如CVD法使閘極絕緣層120成膜。
如圖12所示般，利用RIE法等去除閘極絕緣層120之底部，而使半導體層126之上表面之一部分露出。
如圖13所示，在開口op1內使金屬層129堆積。金屬層129之堆積係利用例如濺鍍等之PVD(Physical Vapor Deposition，物理汽相沈積)進行。針對該堆積之程度，較佳的是以至少充分地覆蓋半導體層126之上表面之程度堆積。金屬層129包含例如鎳(Ni)、鈷(CO)、銅(Cu)、或鈀(PD)。在本實施形態中，說明選擇鎳作為金屬之情形。
如圖14所示，追加熱處理而形成矽化物層130A。若對於金屬層129進行熱處理，則金屬層129中之金屬原子在半導體層126中擴散，而形成金屬矽化物(在金屬層129包含鎳之情形下為二矽化鎳)。由於二矽化鎳之矽之結晶構造與晶格常數相近，故較佳的是選擇上述之金屬作為金屬層
129。又，由於鎳與矽氧化膜或矽氮化膜不反應，故針對與半導體層126相接之部分以外之金屬層129，不會被矽化物化而保持金屬層129之狀態。
如圖15所示，去除在圖14之步驟中未被矽化物化之金屬層129。該去除係利用濕式蝕刻或乾式蝕刻等之手段進行。
如圖16所示，在去除金屬層129後之開口op1內，利用CVD法等使半導體層122、及芯絕緣層121依次成膜。半導體層122之成膜係例如藉由利用CVD等之方法使非晶狀態之矽(Si)成膜而進行。芯絕緣層121係藉由利用CVD等之方法使氧化矽(SiO2)成膜而形成。
如圖17所示，利用蝕刻去除覆蓋層間絕緣層142之上表面之半導體層122及芯絕緣層121。
如圖18所示，在芯絕緣層121、半導體層122、閘極絕緣層120、及層間絕緣層142之上表面堆積金屬層131。金屬層131之堆積係與金屬層129之堆積相同地進行。又，金屬層131可使用與金屬層129相同種類之金屬，但較佳的是使用與金屬層129同種之金屬。
如圖19所示，再次進行熱處理，在半導體層122之上部形成矽化物層130B。在該情形下亦然，僅金屬層131之與半導體層122相接之部分被矽化物化，其餘部分保持未反應之狀態。
如圖20所示，與圖15之金屬層129之去除相同地去除在圖19之步驟中未反應之金屬層131。
如圖21所示，進行MILC(Metal Induced Lateral Crystallization，金屬誘導橫向晶化)處理。在MILC處理中，藉由進行熱處理，而矽化物層130A、130B之一部分在非晶狀態之半導體層122中不斷通過。即，基板
101側之矽化物層130A之一部分在半導體層122中朝向上方不斷移動。半導體層122上端側之矽化物層130B之一部分在半導體層122中朝向基板101側不斷移動。
此處，二矽化鎳之晶格常數及結晶構造與矽(Si)之單晶相近。因而，在半導體層122中之矽化物層130A、130B通過之部分形成與單晶構造相近之比較大之晶粒。由於矽化物層130A及矽化物層130B為相同之二矽化鎳，故各自在半導體層122中通過之速度大致相同。且，矽化物層130A及矽化物層130B分別形成於半導體層122之基板側端部(下端)及上端。因而，將各者作為生長端之MILC反應在相對於半導體層122中之Z方向之全長之中央附近碰撞。該各者通過之區域成為利用圖6及圖7A說明之第1部分R1及第2部分R2。如此，第1部分R1與第2部分R2之邊界位於包含相對於半導體層122之Z方向之全長之中央附近之中央區域。然而，有根據MILC反應之條件等而矽化物層130A及矽化物層130B之進行速度不同之情形等，因而有兩者碰撞之位置偏離相對於半導體層122之Z方向之全長之中央部分之情形。如此，可理解為，所謂本實施形態之中央區域不一定為包含相對於半導體層122之Z方向之全長之中央部分者，於在形成於半導體層122之上下端之矽化物層130A及矽化物層130B進行MILC處理之情形下，意味著包含兩者碰撞之位置之一定之區域。
如上述般，在第1部分R1與第2部分R2，因MILC法而矽化物層130A及130B之通過之方向相對於Z方向為相反方向。亦即，在矽化物層130A通過之部分與矽化物層130B通過之部分，晶粒之形成過程亦相對於Z方向成為相反方向。因而，如前述般，第1部分R1與第2部分R2兩者之面方位變得不同。此外，由於結晶構造之形成機制由諸條件決定，故即便在晶粒
之形成過程相對於Z方向為相反方向之情形下，就面方位亦未必為相對於Z方向為相反方向。
如圖22所示，若MILC法之反應結束，則半導體層122之下端側之矽化物層130A所包含之鎳會全部在半導體層122中擴散，矽化物層130A被改質為不包含金屬之多晶矽。該部分係使用圖7B說明之多晶矽層128A。惟，亦有因MILC法之熱處理之時間或鎳之量而鎳未全部擴散之情形，在該情形下，會有在半導體層122之下端與磊晶矽層126之間、及/或第1部分R1與第2部分R2之間存在鎳之情形。
如圖23所示，在積層體LBA形成開口op2。開口op2係在Z方向及X方向延伸，貫通積層於基板101上之複數個層間絕緣層103及犧牲層141，在Y方向分斷積層體LBA而使基板101之表面露出的槽。開口op2係例如藉由在層間絕緣層142之上表面形成在與開口op2對應之部分具有槽之層間絕緣層143，以其為遮罩進行RIE而形成。
如圖24所示，經由開口op2去除犧牲層141。犧牲層141係例如藉由使用磷酸之濕式蝕刻等而被去除。
而後，經由導電層102之形成、間隔件絕緣層112及導電層108之形成等之步驟，製造參照圖5至圖7B已說明之半導體記憶裝置。
根據本實施形態，由於能夠將作為記憶體單元之通道而發揮功能之半導體層122之結晶構造設定為與單晶構造相近之大粒徑晶粒集合之構造，故能夠實現更良好之單元特性。
亦即，藉由利用MILC法對半導體層122改質，而與多晶矽相比，妨礙電子之移動之晶粒邊界變少，而能夠大幅度地提高遷移率。
又，根據本實施形態，由於自半導體層122之下端及上端之兩端進行MILC法之處理，故較先前之MILC法之處理可更顯著地縮短處理時間。
針對第2實施方式，參照圖25至圖42詳細地說明。此外，以下有針對與第1實施形態相同之構成賦予與第1實施形態相同之符號，且省略說明之情形。
第2實施形態之半導體記憶裝置係如圖25所示般在以下之點上與第1實施形態相同，即：複數個導電層102積層於基板上方，且以與導電層102之側面對向之方式設置半導體層122之點；及如以圖25之符號D表示之部分之放大圖即圖26A所示般，半導體層122具有第1部分R1、及具有與第1部分R1之面方位不同之面方位之第2部分R2之點。
在第2實施形態中，如圖25、及以圖25之符號E表示之部分之放大圖即圖26B所示般，基板101與半導體層122之下端之間之構造及半導體層122之下端周邊之構成與第1實施形態不同。
如圖25所示，在本實施形態中，在基板101與複數個導電層102之間設置有半導體層134(第1配線)，半導體層122之下端經由該半導體層134連接於導電層108。又，在半導體層134與基板101之間設置有層間絕緣層133。在該層間絕緣層133與基板101之間設置有未圖示之單元配線。
如圖26B所示，在本實施形態中，半導體層122除具有第1部分R1及第2部分R2外，還具有第3部分R3。第3部分R3自第1部分R1之下端朝Z方向下方延伸。亦即，第3部分R3設置於第1部分R1與基板101之間。此外，第3部分R3為將連接部132作為底面之大致圓筒狀。第3部分R3包含多晶
矽。因而，第3部分R3所包含之晶粒小於半導體層122所包含之晶粒。
在半導體層122之第3部分R3之側面，自X方向及Y方向連接有半導體層134。半導體層134包含例如經摻雜之多晶矽。半導體層134將作為源極線接點LI而發揮功能之導電層108與作為通道而發揮功能之半導體層122之間連接。
在本實施形態中亦然，由於能夠與第1實施形態相同地將作為記憶體單元之通道而發揮功能之半導體層122之結晶構造設定為與單晶構造相近之大粒徑晶粒集合之構造，故能夠實現更良好之單元特性。
針對第2實施形態之半導體裝置之製造方法，利用圖27至圖42進行說明。
如圖27所示般，在本實施形態之製造方法中，於在基板101上製作未圖示之單元配線後，使層間絕緣層133及半導體層135成膜。半導體層135包含例如多晶矽。在其上表面交互地積層複數個層間絕緣層103(包含層間絕緣層103b)及犧牲層141，而形成積層體LBA。犧牲層141包含例如氮化矽(Si3N4)等。層間絕緣層103及犧牲層141之成膜係例如利用CVD等之方法進行。
如圖28所示般，在積層體LBA形成開口op3’。開口op3’係例如將半導體層135作為蝕刻阻擋層藉由RIE而形成。在圖示之例中，開口op3’之下端位於半導體層135之上表面附近。
如圖29所示，去除半導體層135之一部分，而形成開口op3。開口op3係在Z方向上延伸，貫通積層體LBA及半導體層135，而使層間絕緣層133之上表面露出之貫通孔。該開口op3係藉由以例如TMY(膽鹼)等之藥
液去除半導體層135而形成。
如圖30所示，在開口op3內，使閘極絕緣層120、半導體層122’、及芯絕緣層121依次成膜。此處，在本實施形態中，如由圖29及圖30所理解般，在開口op3之形成後，以一系列之步驟使閘極絕緣層120、半導體層122’、及芯絕緣層121成膜。亦即，在閘極絕緣層120之成膜後，不進行去除該底部之步驟。此係由於如圖25所示般半導體層122與源極線接點LI之連接係藉由設置於半導體層122之下端之側面之半導體層134而進行之故。因而，無須為了去除閘極絕緣層120之底部之RIE而較大地確保開口op3之橫寬。因而，可減小記憶體柱狀體105之直徑，而可使裝置更小型化。
如圖31所示般，與圖28所示之步驟相同地形成開口op4’。
如圖32所示般，與圖29所示之步驟相同地形成開口op4。開口op4係在Z方向及X方向上延伸，貫通積層於基板101上之複數個層間絕緣層103及犧牲層141，並在Y方向上分斷積層體LBA，而使層間絕緣層133之上表面露出的槽。
如圖33所示般，去除半導體層135，而形成開口op5。開口op5係經由形成開口op4及半導體層135之區域使閘極絕緣層120之下端側面露出之開口。半導體層135之去除係利用使用例如TMY(膽鹼)等之藥液之濕式蝕刻而進行。
如圖34所示，使用例如DHF(稀釋氫氟酸)等之藥液去除閘極絕緣層120之一部分(露出於因半導體層135之去除而產生之開口op5之部分)。
如圖35所示，在開口op5內，使金屬層136成膜。金屬層136係與圖13所示之步驟相同地使用CVD或濺鍍等之PVD使例如鎳等之金屬成膜。
如圖36所示，追加熱處理而形成矽化物層137A及矽化物層137B。此處，針對與半導體層122之下端相接之部分之矽化物層137A係與第1實施形態之圖14所示之步驟相同。進而，在本實施形態中，由於金屬層136亦與半導體層122’之上表面相接，故矽化物層137B亦同時形成。在該情形下亦然，被矽化物化的僅是金屬層136與半導體層122’相接之部分，與半導體層122’不相接之部分之金屬層136保持金屬之狀態。
如圖37所示，與第1實施形態之圖15所示之步驟相同地，去除在圖36之步驟中未被矽化物化之金屬層136。
如圖38所示，與第1實施形態之圖21所示之步驟相同地，進行MILC處理，對非晶狀態之半導體層122’改質，而形成具有比較大之晶粒之半導體層122。
如圖39所示，若MILC處理結束，則與圖22所示之狀態相同地，矽化物層137A及137B所包含之鎳在半導體層122中擴散，矽化物層137A及137B被改質為不包含金屬之多晶矽層138A及138B。
如圖40所示，使矽層134’在開口op5成膜。矽層134’包含例如經摻雜之多晶矽。
如圖41所示，去除矽層134’之一部分，而形成開口op6。該步驟係利用例如各向同性蝕刻而進行。在該步驟中，殘留有矽層134’之設置於層間絕緣層133及層間絕緣層103b之間之部分，僅去除覆蓋積層體LBA之上表面及側面之部分。
如此，形成與半導體層122之下端側面相接之半導體層134。
如圖42所示，經由開口op6，與第1實施形態之圖24所示之步驟相同地去除犧牲層141。
而後，經由導電層102之形成、間隔件絕緣層112、及導電層108之形成等之步驟，獲得圖25至圖26B所示之半導體記憶裝置之構成。
在本實施形態中亦然，由於能夠與第1實施形態相同地將作為記憶體單元之通道而發揮功能之半導體層122之結晶構造設定為與單晶構造相近之大粒徑晶粒集合之構造，故能夠實現更良好之單元特性。
亦即，藉由利用MILC法對半導體層122改質，而與多晶矽相比，妨礙電子之移動之晶粒邊界變少，而能夠大幅度地提高遷移率。
又，根據本實施形態，由於自半導體層122之下端及上端之兩端進行MILC法之處理，故較先前之MILC法之處理可更顯著地縮短處理時間。
Claims (9)
- 一種半導體記憶裝置，其具備：複數個控制閘極電極，其等配設於與基板之表面交叉之第1方向；第1半導體層，其在前述第1方向延伸，且在與前述第1方向交叉之第2方向上與複數個前述控制閘極電極之側面對向；及閘極絕緣層，其設置於前述控制閘極電極與前述第1半導體層之間；且前述第1半導體層具有：具有第1面方位之第1部分、及具有與前述第1面方位不同之第2面方位之第2部分；前述第1部分係自前述第1半導體層之前述基板側之端部延伸至前述第1半導體層之前述第1方向之中央區域之部分；且前述第2部分係前述第1半導體層之較前述第1部分位於更上方之部分。
- 一種半導體記憶裝置，其具備：複數個控制閘極電極，其等配設於與基板之表面交叉之第1方向；第1半導體層，其在前述第1方向延伸，且在與前述第1方向交叉之第2方向上與複數個前述控制閘極電極之側面對向；及閘極絕緣層，其設置於前述控制閘極電極與前述第1半導體層之間；且前述第1半導體層具有： 具有第1面方位之第1部分、及具有與前述第1面方位不同之第2面方位之第2部分；上述半導體記憶裝置更具備：第2半導體層，其設置於前述基板上；及第3半導體層，其設置於前述第2半導體層與前述第1半導體層之前述基板側之端部之間。
- 如請求項2之半導體記憶裝置，其中前述第3半導體層所包含之晶粒之大小小於前述第1半導體層所包含之晶粒之大小。
- 如請求項2之半導體記憶裝置，其中前述第2半導體層係磊晶矽層，前述第3半導體層係多晶矽層。
- 如請求項2之半導體記憶裝置，其中前述第2半導體層係設置於前述基板之上方之經摻雜之多晶矽層，前述第3半導體層係設置於前述第2半導體層之端部與前述第1半導體層之前述基板側之端部之間之多晶矽層。
- 一種半導體記憶裝置，其具備：複數個控制閘極電極，其等配設於與基板之表面交叉之第1方向；第1半導體層，其在前述第1方向延伸，且在與前述第1方向交叉之第2方向上與複數個前述控制閘極電極之側面對向；及閘極絕緣層，其設置於前述控制閘極電極與前述第1半導體層之間；且 前述第1半導體層具有：具有第1面方位之第1部分、及具有與前述第1面方位不同之第2面方位之第2部分；其中在前述第1部分與前述第2部分之邊界附近存在金屬原子。
- 如請求項6之半導體記憶裝置，其中前述金屬原子包含鎳、鈷、銅、或鈀中之至少一者。
- 如請求項1至7中任一項之半導體記憶裝置，其中前述閘極絕緣層包含電荷蓄積層。
- 一種半導體記憶裝置，其具備：複數個控制閘極電極，其等配設於與基板之表面交叉之第1方向；第1半導體層，其在前述第1方向延伸，且在與前述第1方向交叉之第2方向上與複數個前述控制閘極電極之側面對向；第2半導體層，其設於前述基板，具有凹部，該凹部覆蓋前述第1半導體層之前述基板側之端部；第3半導體層，其設於前述第2半導體層之凹部與前述第1半導體層之前述基板側之端部之間；及閘極絕緣層，其設置於前述控制閘極電極與前述第1半導體層之間，於前述第1方向延伸，具有與前述第2半導體層對向之端面；前述第1半導體層具有：具有第1面方位之第1部分、及具有與前述第1面方位不同之第2面方 位之第2部分；前述第3半導體層具有於前述第1方向延伸之延伸部，前述延伸部係與前述第2半導體層之前述凹部的內周面、前述第1半導體層之前述基板側之端部的側面、及前述閘極絕緣層之端面相接。
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