KR102607426B1 - 개선된 저항 특성을 갖는 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

개선된 저항 특성을 갖는 반도체 집적 회로 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 집적 회로 장치 및 그 제조방법에 관한 기술이다. 본 실시예의 반도체 집적 회로 장치는 다음과 같은 방식으로 형성된다. 먼저, 반도체 기판 상부에 도전 패턴 및 절연막들을 교대로 적층하여 적층 구조물을 형성한다. 상기 적층 구조물의 소정 부분을 식각하여 개구부를 형성한다. 상기 개구부 내벽에 채널막을 형성한다. 이어서, 상기 개구부 내부가 매립되도록 제 1 캡핑층을 형성한다. 상기 제 1 캡핑층을 소정 두께만큼 식각하여 리세스를 형성한다. 상기 채널막 및 상기 제 1 캡핑층을 시드막으로 이용하여, 상기 리세스 내부에 제 2 캡핑층을 형성한다.

Description

개선된 저항 특성을 갖는 반도체 집적 회로 장치 및 그 제조 방법{Semiconductor Integrated Circuit Device Having improved resistance characteristic And Method of Manufacturing The Same}
본 발명은 반도체 집적 회로 장치 및그 제조 방법에 관한 것으로, 보다 상세하게는 개선된 저항 특성을 갖는 반도체 집적 회로 장치 및 그 제조방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 비휘발성 메모리 장치는 데이터 저장을 위한 메모리 셀을 포함하고, 메모리 셀은 터널절연막, 플로팅 게이트, 전하차단막 및 콘트롤 게이트 전극이 차례로 적층된 구조를 가진다.
반도체 집적 회로 장치의 고집적화를 위해, 메모리 셀들은 3차원으로 배열될 수 있다. 3차원으로 배열된 메모리 셀들은 서로 다른 높이에 배치된 도전 패턴들에 연결될 수 있다. 도전 패턴들은 계단 구조를 이루며 서로 적층될 수 있다.
현재, 3차원 비휘발성 메모리 장치는 적층 셀 수가 증대됨에 따라, 셀 커런트 확보가 시급하다. 현재, 셀 커런트를 확보하기 위하여, 셀 영역과 배선 영역, 예컨대, 채널 영역과 비트 라인 배선 영역간의 콘택 저항을 감소시키기 위한 노력이 계속되고 있다.
본 발명의 실시예는 메모리 셀 및 배선간의 저항 특성을 개선하여, 셀 커런트를 확보할 수 있는 반도체 집적 회로 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 반도체 기판 상에 교대로 적층된 도전 패턴 및 절연막들을 포함하며 내부에 개구부를 포함하는 적층 구조물, 상기 개구부내에 형성되는 제 1 캡핑층, 상기 적층 구조물 및 상기 제 1 캡핑층 사이에 각각 위치하는 채널막, 및 상기 채널막 및 상기 제 1 캡핑층 상부에 형성되는 제 2 캡핑층을 포함한다. 상기 제 2 캡핑층은 상기 채널막 및 상기 제 1 캡핑층의 결정성을 제공받도록 구성된다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조방법은 다음과 같다. 먼저, 반도체 기판 상부에 도전 패턴 및 절연막들을 교대로 적층하여 적층 구조물을 형성한다. 상기 적층 구조물의 소정 부분을 식각하여 개구부를 형성한다. 상기 개구부 내벽에 채널막을 형성한다. 이어서, 상기 개구부 내부가 매립되도록 제 1 캡핑층을 형성한다. 상기 제 1 캡핑층을 소정 두께만큼 식각하여 리세스를 형성한다. 상기 채널막 및 상기 제 1 캡핑층을 시드막으로 이용하여, 상기 리세스 내부에 제 2 캡핑층을 형성한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조방법은 다음과 같다. 먼저, 반도체 기판 상부에 개구부를 포함하는 절연 구조체를 형성한다. 상기 개구부의 내벽면을 따라 제 1 그레인 사이즈를 갖는 제 1 물질막을 형성한다. 상기 제 1 물질막 상부에 상기 제 1 그레인 사이즈와 상이한 제 2 그레인 사이즈를 갖는 제 2 물질막을 형성한다. 상기 제 1 물질막 및 상기 제 2 물질막 상부에, 상기 제 1 물질막 및 상기 제 2 물질막과 동일한 물질로 구성된 콘택 패드막을 형성한다.
본 발명에 따르면, 금속 배선(혹은 실리사이드)과 직접적으로 콘택되는 콘택 패드막(제 2 캡핑층)이 채널막 및 제 1 캡핑층의 결정성을 부여받도록 형성되어, 콘택 패드막의 비저항 특성을 개선할 수 있다. 또한, 상대적으로 낮은 불순물 농도를 갖는 채널막과 금속 배선간의 직접적인 콘택을 방지할 수 있어, 콘택 저항을 개선할 수 있다. 이와 같은 저항 특성을 개선하므로써, 반도체 집적 회로 장치의 셀 커런트를 확보할 수 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 10 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도명에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상부에 패드 절연막(105)을 형성한다. 패드 절연막(105) 상부에 적층 구조물(ST)을 형성한다. 적층 구조물(ST)은 교대로 증착된 도전막(110) 및 절연막(115)을 포함할 수 있다. 상기 도전막(110)은 적층 메모리 장치의 선택 트랜지스터 및 메모리 셀 트랜지스터의 게이트로서 이용될 수 있다. 또한, 도 1에서는 4층의 도전막(110)을 개시하고 있지만, 이것은 일예에 불과하며, 복수개의 도전막(110)들이 절연막(115)을 사이에 두고 적층될 수 있다. 또한, 최상부에 위치되는 절연막(120)은 하부에 위치하는 다른 절연막(115)에 비해 상대적으로 두꺼울 수 있다.
반도체 기판(100)의 소정 부분이 노출될 수 있도록, 적층 구조물(ST)을 식각하여, 개구부(H)를 한정한다. 개구부(H)는 예를 들어, 그 단면이 원형, 타원형, 사각형 또는 그 밖의 다양한 구조를 가질 수 있다. 또한, 개구부(H)는 이상적으로는 상부 및 하부가 균일한 직경을 갖는 것이 바람직하나, 적층 구조물(ST)의 높이로 인해, 하부로 갈수록 좁아지는 직경을 가질 수 있다. 개구부(H)가 형성된 적층 구조물(ST) 표면을 따라, 메모리막(125)을 형성한다. 메모리막(125)은 예를 들어, 블록킹막(125a), 전하 트랩막(125b) 및 터널 절연막(125c)의 적층 구조로 구성될 수 있다. 이와 같은 메모리막(125)은 상기 선택 트랜지스터의 게이트 절연막으로 이용되면서, 상기 메모리 셀 트랜지스터의 데이터 저장 영역으로 이용될 수 있다. 여기서, 실질적인 데이터 저장을 수행하는 전하 트랩막(125b)은 실리콘 물질, 질화 물질 또는 상변화 물질 등 다양한 저장 물질이 이용될 수 있다.
도 2를 참조하여 설명하면, 메모리막(125) 표면을 따라 균일한 두께로 채널막(130)을 형성한다. 채널막(130)은 예를 들어, 반도체 물질로 구성될 수 있다. 보다 구체적으로, 채널막(130)은 제 1 그레인 사이즈를 갖는 폴리실리콘 물질을 포함할 수 있다. 여기서, 상기 채널막(130)을 구성하는 폴리실리콘 물질은 도전성 불순물을 포함할 수 있다. 이와 같은 채널막(130)은 예를 들어, CVD(chemical vapor deposition)으로 형성될 수 있다.
도 3을 참조하면, 개구부(H)가 매립되도록 충전 물질을 도포한다. 상기 충전 물질은 절연 물질일 수 있으며, 예를 들어, 스핀(spin) 방식으로 형성된 PSZ(polisilazane) 물질이 이용될 수 있다. 충전 물질은 소정 두께만큼 제거되어, 상기 개구부(H) 내부에 코어 패턴(135)을 형성한다. 코어 패턴(135)은 상기 개구부(H)의 높이보다 낮은 높이를 갖도록 형성될 수 있다.
도 4를 참조하면, 코어 패턴(135) 상부의 개구부(H) 영역을 충진하도록 반도체 물질을 충전한다. 상기 반도체 물질은 예를 들어, 상기 채널막(130)을 구성하는 물질과 동일한 물질로 형성될 수 있으며, 채널막(130)의 그레인 사이즈와 상이한 그레인 사이즈를 가질 수 있다. 본 실시예에서 상기 반도체 물질은 상기 제 1 그레인 사이즈 보다 작은 제 2 그레인 사이즈를 갖는 폴리실리콘을 포함할 수 있다. 또한, 상기 반도체 물질은 상기 채널막의 불순물 도핑 농도 보다 고농도의 불순물 농도, 예컨대, 2E20 내지 4E20 n/㎤ 수준의 불순물 농도를 가질 수 있다.
실리콘 또는 폴리실리콘과 같은 반도체 물질을 이용하여 미세한 공간을 충진하는 공정시, 일반적으로 퍼니스(furnace) 증착 방식이 주로 이용되고 있다. 퍼니스 공정에 의한 폴리실리콘 증착은 대개 500 내지 550℃ 온도에서 진행될 수 있다. 또한, 퍼니스 방식으로 형성된 도프트 폴리실리콘의 경우, 일반적인 ALD 및 CVD 방식으로 형성된 도프트 폴리실리콘 보다 상대적으로 작은 그레인 사이즈를 가질 수 있다.
상기 반도체 물질은 상기 적층 구조물(ST) 표면이 노출될 때까지 평탄화되어, 제 1 캡핑층(140)이 한정된다. 미설명 도면 부호 s는 상기 제 1 캡핑층(140) 내에 잔류될 수 있는 씨임(seam)을 지시할 수 있다.
그런데, 알려진 바와 같이, 물질의 비저항은 그레인 사이즈가 작을수록 증대될 수 있다. 이에 따라, 상기 제 1 캡핑층(140)은 인접하는 채널막(130)에 비해 상대적으로 큰 비저항을 가질 수 있다.
한편, 다른 관점에서 볼 때, 제 1 캡핑층(140)은 상기 채널막(130a) 비해 고농도의 불순물을 포함하기 때문에, 도전 특성면에서 채널막(130a)에 비해 유리하다. 다시 말하면, 상대적으로 낮은 불순물 농도를 갖는 채널막(130a)과 상기 금속 배선과의 콘택 저항은 상기 제 1 캡핑층(140)과 상기 금속 배선과의 콘택 저항에 비해 현저히 높을 수 있다. 종래의 경우, 비트 라인 혹은 비트 라인과 연결되는 배선이 채널막 및 제 1 캡핑층과 모두 접촉되기 때문에, 채널막의 접촉 부분에서 접촉 저항이 증대되는 문제가 있었다.
또한, 퍼니스 방식으로 형성된 제 1 캡핑층(140)은 상술한 바와 같이, 그 내부에 씨임(s)이 존재하는 경우가 빈번하기 때문에, 상기 씨임(s)이 저항을 증대시키는 원인 및 누설원으로 작용할 수 있다.
상기한 문제들로 인해, 반도체 집적 회로 장치의 배선 저항이 증대될 수 있다.
이와 같은 문제점을 개선하기 위하여, 본 실시예에서는, 도 5에 도시된 바와 같이, 제 1 캡핑층(140)을 소정 두께만큼 에치백하여, 상기 제 1 캡핑층(140)이 제거된 영역에 실질적인 콘택 패드막의 역할을 하는 제 2 캡핑층(145)을 형성할 것이다. 여기서, 도면 부호 140a는 에치백된 제 1 캡핑층을 지시하며, 상기 에치백 공정에 의해 상기 제 1 캡핑층(140a) 상에 리세스(R)가 한정될 수 있다. 상기 리세스(R)의 깊이(d)는 약 50 내지 100Å 정도가 되도록, 상기 제 1 캡핑층(140a)을 에치백할 수 있다.
도 6을 참조하면, 제 1 캡핑층(140) 및 채널막(130a)을 시드층으로 이용하여, 상기 리세스(R)내에 제 2 캡핑층(145)을 성장시킨다. 제 2 캡핑층(145)은 예를 들어, 선택적 폴리실리콘 성장(selective polysilicon growth) 방식 또는 선택적 에피택셜 성장(selective epitaxial growth) 방식으로 형성될 수 있다. 선택적 폴리실리콘 성장 방식에 의한 제 2 캡핑층(145)은 500 내지 700℃ 온도 및 10 내지 30torr의 압력 범위에서, 150 내지 200 sccm의 SiH4 가스 및 10 내지 20 sccm의 HCl 가스를 공급하여 형성될 수 있다. 제 2 캡핑층(145)은 상술한 바와 같이, 성장 방식에 의해 형성되므로, 제 1 캡핑층(140a)의 불순물들이 일부 확산, 도입될 수 있다. 경우에 따라, 콘택 패드막으로서의 역할을 수행할 수 있도록, 제 2 캡핑층(145)은 추가적으로, 불순물 도핑 또는 이온 주입 공정이 진행될 수 있다(도 7 참조).
이와 같은 제 2 캡핑층(145)은 도 7에 도시된 바와 같이, 제 2 그레인 사이즈를 갖는 제 1 캡핑층(140a) 및 제 1 그레인 사이즈를 갖는 채널막(130a) 모두를 시드막으로 이용한다. 이에 따라, 제 2 캡핑층(145)은 상대적으로 큰 그레인 사이즈를 갖는 채널막(130a)의 결정성을 부여받아, 제 2 캡핑층(145)은 상기 제 2 그레인 사이즈 보다는 큰 그레인 사이즈를 갖도록 성장될 수 있다. 그러므로, 제 2 캡핑층(145)은 상기 제 1 캡핑층(140a) 및 채널막(130a)과 상이한 그레인 사이즈를 가질 수 있으며, 제 1 캡핑층(140a)보다 상대적으로 낮은 비저항을 갖게 된다.
또한, 콘택 패드막으로 이용되는 제 2 캡핑층(145)은 제 1 캡핑층(140a) 및 채널막(130a)을 덮도록 형성된다. 이에 따라, 이후 형성될 금속 배선(실리사이드막)은 상기 채널막(130a)과 직접적인 콘택 없이, 소정의 불순물 농도를 갖는 제 2 캡핑층(145)과 직접 접촉된다. 이에 따라, 반도체 집적 회로 장치의 콘택 저항을 개선할 수 있다.
아울러, 제 2 캡핑층(145)은 상술한 바와 같이 선택적 성장 방식에 의해 형성되기 때문에, 씨임 없이 상기 리세스(R)내에 충진된다. 이에 따라, 씨임으로 인한 콘택 저항 증대를 추가적으로 방지할 수 있다.
도 8을 참조하면, 적층 구조물(ST) 및 상기 제 2 캡핑층(145) 상부에 전이 금속막(도시되지 않음)을 증착한다. 다음, 전이 금속막을 열처리하여, 제 2 캡핑층(145) 상부에 실리사이드막(150)을 형성한다. 다음, 미반응 전이 금속막을 제거할 수 있다.
또한, 도 9에 도시된 바와 같이, 제 1 캡핑층(146) 자체를 퍼니스 공정 대신 선택적 폴리실리콘 성장 방식 또는 선택적 에피택셜 성장 방식으로 형성할 수 있다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다. 비휘발성 메모리 장치를 형성하기 위한 적층 구조를 예를 들어 설명하였지만, 도 10 및 도 11에 도시된 바와 같이, 일반적인 콘택 구조체에도 적용될 수 있다.
이에 대해 자세히 설명하면, 도 10에 도시된 바와 같이, 반도체 기판(200) 상부에 층간 절연막(210)을 형성한다. 층간 절연막(210)을 소정 부분 식각하여, 콘택홀(H1)을 형성한다.
콘택홀(H1)의 내벽을 따라, 제 1 물질막(220)을 균일한 두께로 형성한다. 제 1 물질막(220)은 예를 들어, 제 1 그레인 사이즈를 갖는 반도체막일 수 있다. 다음, 제 1 물질막(220)으로 둘러싸여진 상기 콘택홀(H1) 내부가 충진되도록 제 2 물질막(230)을 형성한다. 제 2 물질막(230)은 예를 들어, 상기 제 1 그레인 사이즈보다 작은 제 2 그레인 사이즈를 가질 수 있으며, 상기 제 1 물질막(230)과 동일한 반도체 물질일 수 있다. 제 1 및 제 2 물질막(220,230)은 소정 두께만큼 에치백되어, 상기 콘택홀(H1) 내에 소정 깊이의 리세스(H2)를 형성한다.
도 10을 참조하면, 상기 제 1 및 제 2 물질막(220,230)을 각각 제 1 및 제 2 시드막으로 이용하여, 제 1 및 제 2 물질막(220,230) 상부에 상기 리세스(H2)가 충진되도록 콘택 패드막(240)을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 금속 배선(혹은 실리사이드)과 직접적으로 콘택되는 콘택 패드막(제 2 캡핑층)이 채널막 및 제 1 캡핑층의 결정성을 부여받도록 형성되어, 콘택 패드막의 비저항 특성을 개선할 수 있다. 또한, 상대적으로 낮은 불순물 농도를 갖는 채널막과 금속 배선간의 직접적인 콘택을 방지할 수 있어, 콘택 저항을 개선할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 110 : 도전막
115: 절연막 125 : 메모리막
130, 130a : 채널막 140 : 제 1 캡핑층
145 : 제 2 캡핑층 150 : 실리사이드막

Claims (20)

  1. 제 1 물질층 및 제 2 물질층이 교대로 적어도 1회 반복되어 구성되고, 내부에 개구부를 포함하는 적층 구조물;
    상기 개구부의 내측벽을 따라 균일한 두께로 형성되는 채널막;
    상기 개구부의 적어도 일부분이 충전되도록, 상기 개구부 내부의 상기 채널막 상부에 형성되는 제 1 캡핑층;
    상기 채널막의 상부 표면 및 상기 제 1 캡핑층의 상부 표면과 각각 콘택되며, 상기 개구부의 상부 영역을 충전하는 제 2 캡핑층; 및
    상기 제 2 캡핑층 상부 표면과 콘택되는 실리사이드막을 포함하며,
    상기 채널막, 상기 제 1 캡핑층 및 상기 제 2 캡핑층은 각각 폴리실리콘 물질을 포함하는 반도체 집적 회로 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 캡핑층의 상부 표면은 상기 적층 구조물의 상부 표면보다 낮은 레벨에 위치하는 반도체 집적 회로 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 캡핑층의 상부 표면 및 상기 적층 구조물의 상부 표면은 동일 평면상에 위치되는 반도체 집적 회로 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 캡핑층은 상기 채널막의 비저항보다 낮은 비저항을 갖는 반도체 집적 회로 장치.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 캡핑층은 상기 채널막의 그레인 사이즈 보다 크고, 상기 제 1 캡핑층의 그레인 사이즈 보다 작은 그레인 사이즈를 갖는 반도체 집적 회로 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 적층 구조물과 상기 채널막 사이에 메모리막이 더 개재되는 반도체 집적 회로 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 채널막, 상기 제 1 캡핑층 및 상기 제 2 캡핑층은 도전성 불순물을 각각 포함하고,
    상기 제 2 캡핑층 및 상기 제 1 캡핑층의 상기 도전성 불순물의 농도는 상기 채널막의 상기 도전성 불순물의 농도 보다 높은 반도체 집적 회로 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 캡핑층 하부의 상기 개구부 내부를 충전하는 절연물질로 구성된 코어 패턴을 더 포함하는 반도체 집적 회로 장치.
  10. 제 1 물질층 및 제 2 물질층을 적어도 1회 교대로 적층하여 적층 구조물을 형성하는 단계;
    상기 적층 구조물의 소정 부분을 식각하여 개구부를 형성하는 단계;
    상기 개구부 내벽에 제 1 농도의 도전성 불순물을 포함하는 반도체 물질로 채널막을 형성하는 단계;
    상기 개구부 내부가 매립되도록 상기 제 1 농도보다 높은 제 2 농도의 상기 도전성 불순물을 포함하는 상기 반도체 물질을 이용하여 제 1 캡핑층을 형성하는 단계;
    상기 채널막 및 상기 제 1 캡핑층을 상기 적층 구조물의 상부 표면으로 부터 소정 두께만큼 식각하여, 상기 채널막의 표면 및 상기 제 1 캡핑층의 표면을 동시에 노출시키는 리세스를 형성하는 단계; 및
    노출된 상기 채널막 표면 및 상기 제 1 캡핑층 표면 각각을 시드막으로 이용한 선택적 성장을 통해, 상기 리세스 내부에 상기 반도체 물질로 된 제 2 캡핑층을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 선택적 성장은 선택적 폴리실리콘 성장(Selective Polysilicon Growth)방식 및 선택적 에피택셜 성장(Selective Epitaxial Growth) 방식 중 적어도 하나를 포함하는 반도체 집적 회로 장치의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 2 캡핑층은 500 내지 700℃ 온도 및 10 내지 30torr의 압력 범위에서, 150 내지 200 sccm의 SiH4 가스 및 10 내지 20 sccm의 HCl 가스를 공급하여 선택적으로 성장되는 반도체 집적 회로 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 2 캡핑층을 형성하는 단계 이후에, 상기 제 2 캡핑층 표면을 평탄화시키는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 2 캡핑층에 상기 도전성 불순물을 주입하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 채널막을 형성하는 단계는 제 1 그레인 사이즈를 갖는 폴리실리콘막을 형성하는 단계를 포함하고,
    상기 제 1 캡핑층을 형성하는 단계는 상기 제 1 그레인 사이즈보다 작은 제 2 그레인 사이즈를 갖는 폴리실리콘막을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제 1 캡핑층은 500 내지 600℃ 온도 범위를 갖는 퍼니스 방식으로 형성하는 반도체 집적 회로 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 개구부를 형성하는 단계와, 상기 채널막을 형성하는 단계 사이에, 상기 개구부 내벽을 따라 메모리막을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 2 캡핑층은 상기 채널막 및 상기 제 1 캡핑층 상부를 커버하도록 형성하는 반도체 집적 회로 장치의 제조방법.
  19. 개구부를 포함하는 절연 구조체를 형성하는 단계;
    상기 개구부의 내벽면을 따라 제 1 그레인 사이즈를 갖는 제 1 반도체 물질막을 형성하는 단계;
    상기 제 1 반도체 물질막이 형성된 상기 개구부 내부가 충전되도록 상기 제 1 그레인 사이즈와 상이한 제 2 그레인 사이즈를 갖는 제 2 반도체 물질막을 퍼니스 방식으로 형성하는 단계;
    상기 제 1 반도체 물질막 및 상기 제 2 반도체 물질막을 상기 절연 구조체의 상부 표면으로부터 선택된 두께만큼 식각하여, 상기 제 1 반도체 물질막 및 상기 제 2 반도체 물질막의 상부 표면들을 노출시키는 단계;
    노출된 상기 제 1 반도체 물질막 및 제 2 반도체 물질막 각각을 시드막으로 이용하는 선택적 성장 방식을 통해, 상기 제 1 반도체 물질막과 상기 제 2 반도체 물질막 상부에 콘택 패드막을 형성하는 단계; 및
    상기 콘택 패드막 상부에 실리사이드막을 형성하는 단계를 포함하며,
    상기 제 1 반도체 물질막, 상기 제 2 반도체 물질막 및 상기 콘택 패드막은 폴리실리콘 물질을 각각 포함하는 반도체 집적 회로 장치의 제조방법.
  20. 삭제
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