TWI620184B - 記憶裝置 - Google Patents

記憶裝置 Download PDF

Info

Publication number
TWI620184B
TWI620184B TW106100068A TW106100068A TWI620184B TW I620184 B TWI620184 B TW I620184B TW 106100068 A TW106100068 A TW 106100068A TW 106100068 A TW106100068 A TW 106100068A TW I620184 B TWI620184 B TW I620184B
Authority
TW
Taiwan
Prior art keywords
layer
memory
conductive layer
semiconductor layer
conductive
Prior art date
Application number
TW106100068A
Other languages
English (en)
Other versions
TW201732818A (zh
Inventor
板垣清太郎
岩田佳久
田中啟安
木藤大
勝又龍太
鬼頭傑
青地英明
仁田山晃寬
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Publication of TW201732818A publication Critical patent/TW201732818A/zh
Application granted granted Critical
Publication of TWI620184B publication Critical patent/TWI620184B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

記憶體區塊中之每一者包括：一第一導電層，其在第一區域上平行於基板擴展，n層該等第一導電層形成在一疊層方向上且為複數個記憶體串共用；一第一半導體層；及一電荷累積層。針對該等記憶體區塊中之每一者，以在一第二方向上的m行排列該等記憶體串。佈線層排列在該第二方向上，其經形成以在第一方向上自記憶體區塊之一側延伸至第一導電層之一端的附近，且經由接觸插塞而連接至該等第一導電層。滿足由(式1)表示之關係：(式1)m>=n

Description

記憶裝置
本發明係關於一種電可重寫非揮發性半導體儲存裝置。
隨著將改進技術推至改良NAND型快閃記憶體之位元密度之極限，存在對記憶體單元之疊層的日益增長之要求。作為一實例，已提議該疊層型NAND快閃記憶體，其中記憶體單元組態有垂直電晶體(參見，例如PTL 1)。與此同時，在專利文獻1中所描述之技術之情況下，隨著疊層層之數目增加，需要更多之接觸閘(CG)及選擇閘(SG)，此將導致較大之周邊電路區域。
因此，已揭示另一技術，該技術藉由將不同記憶體串(memory string)之接觸閘設定至相同電位而達成待獨立驅動之接觸閘之數目的實質減少(參見，例如PTL 2)。因而，即使以一疊層方式組態記憶體單元，專利文獻1及專利文獻2中所揭示之此等技術之組合亦可緩解待驅動之接觸閘之數目的增加。然而，此未能解決與日益增加之待驅動之選擇閘相關聯的問題。
[引用清單] [專利文獻]
[PTL 1]日本專利特許公開申請案第2007-266143號
[PTL 2]日本專利第3107693號
本發明之一態樣提供一非揮發性半導體儲存裝置，其包含：複數個記憶體區塊，該等記憶體區塊中之每一者具有複數個記憶體串，該複數個記憶體串具有串聯連接之複數個記憶體單元，且該等記憶體區塊中之每一者係針對平行於一基板之每一第一區域而提供；及複數個佈線層，其形成於相同層中且在一平行於該基板之第一方向上延伸，該等記憶體區塊中之每一者包含：一第一導電層，其在該第一區域上平行於該基板擴展，n層該等第一導電層形成在一疊層方向上且為該複數個記憶體串共用；一第一半導體層，其經形成以在一疊層方向上延伸且穿透該等第一導電層，該第一半導體層係針對該等記憶體串中之每一者而提供；及一電荷累積層，其形成於該等第一導電層與該第一半導體層之間，且經組態以能夠累積電荷，針對該等記憶體區塊中之每一者，該等記憶體串包括該第一半導體層、該等第一導電層之部分及該電荷累積層，且以在一正交於該疊層方向及該第一方向之第二方向上的m行排列；該等佈線層排列在該第二方向上，其經形成以在該第一方向上自該記憶體區塊之一側延伸至第一導電層之一端的附近，且經由接觸插塞而連接至該等第一導電層；且滿足一由(式1)表示之關係：m≧n…(式1)
另外，本發明之另一態樣提供一非揮發性半導體儲存裝置，其包含：複數個記憶體區塊，該等記憶體區塊中之每一者具有複數個記憶體串，該複數個記憶體串具有串聯連接之複數個記憶體單元，且該等記憶體區塊中之每一者係針對平行於一基板之每一第一區域而提供；及複數個佈線層，其形成於相同層中且在一平行於該基板之第一方向上延伸，該等記憶體區 塊中之每一者包含：一第一導電層，其在該第一區域上平行於該基板擴展，n層該等第一導電層形成在一疊層方向上且為該複數個記憶體串共用；一第一半導體層，其經形成以在一疊層方向上延伸且穿透該等第一導電層，該第一半導體層係針對該等記憶體串中之每一者而提供；及一電荷累積層，其形成於該等第一導電層與該第一半導體層之間，且經組態以能夠累積電荷，針對該等記憶體區塊中之每一者，該等記憶體串包括該第一半導體層、該等第一導電層之部分及該電荷累積層，且以在一正交於該疊層方向及該第一方向之第二方向上的m行排列；該等佈線層排列在該第二方向上，其經形成以在該第一方向上自該記憶體區塊之兩側延伸至該等第一導電層之兩端的附近，且經由接觸插塞而連接至該等第一導電層；且滿足一由(式2)表示之關係：m≧n/2…(式2)
另外，本發明之再一態樣提供一非揮發性半導體儲存裝置，其包含：複數個記憶體區塊，該等記憶體區塊中之每一者具有複數個記憶體串，該複數個記憶體串具有串聯連接之複數個記憶體單元，且該等記憶體區塊中之每一者係針對平行於一基板之每一第一區域而提供；及複數個佈線層，其形成於相同層中且在一平行於該基板之第一方向上延伸，該等記憶體區塊中之每一者包含：一第一導電層，其形成為具有複數個突出部分之梳齒形狀，該複數個突出部分在該第一區域處在該第一方向上延伸，n層該等第一導電層形成在一疊層方向上且為該複數個記憶體串共用；一第二導電層，其形成為具有複數個突出部分之梳齒形狀，該複數個突出部分在該第一區域處在該第一方向上延伸，n層該等第二導電層形成在一疊層方向上且為該複數個記憶體串共用，以使得該等第二導電層之該等突出部分定位於 該等第一導電層之該等突出部分之間；一第一半導體層，其經形成以穿透該等第一導電層，該第一半導體層係針對該等記憶體串中之每一者而提供；一第二半導體層，其經形成以穿透該第二導電層，該第二半導體層係針對該等記憶體串中之每一者而提供；一第三半導體層，其經形成以接合該第一半導體層與該第二半導體層之各別底部部分；及一電荷累積層，其形成於該等第一導電層與該第一半導體層之間，以及該第二導電層與該第二半導體層之間，且經組態以能夠累積電荷，針對該等記憶體區塊中之每一者，該等記憶體串包括該等第一導電層、該第二導電層、該第一半導體層、該第二半導體層、該第三半導體層及該電荷累積層，且以在一正交於該疊層方向及該第一方向之第二方向上的m行排列；該等佈線層排列在該第二方向上，其經形成以在該第一方向上自該記憶體區塊之兩側延伸至該第一導電層及該第二導電層之兩端的附近，且經由接觸插塞而連接至該第一導電層或該第二導電層；且滿足一由(式3)表示之關係：m≧n…(式3)
10‧‧‧非揮發性半導體儲存裝置
10A‧‧‧非揮發性半導體儲存裝置
10B‧‧‧非揮發性半導體儲存裝置
10C‧‧‧非揮發性半導體儲存裝置
20‧‧‧源極側選擇電晶體層
20a‧‧‧源極側選擇電晶體層
20b‧‧‧後閘極電晶體層
20c‧‧‧後閘極電晶體層
21‧‧‧源極側導電層
21a‧‧‧源極側導電層
21b‧‧‧後閘極導電層
21c‧‧‧後閘極導電層
22‧‧‧源極側柱狀半導體層
22b‧‧‧底部半導體層
22c‧‧‧底部半導體層
23‧‧‧源極側閘極絕緣層
30‧‧‧記憶體電晶體層
30a‧‧‧記憶體電晶體層
30b‧‧‧記憶體電晶體層
30c‧‧‧記憶體電晶體層
31‧‧‧字線導電層
31A‧‧‧字線導電層
31a至31d‧‧‧字線導電層
31Aa至31Ad‧‧‧字線導電層
31B‧‧‧第一字線導電層
31Ba至31Bd‧‧‧第一字線導電層
31C‧‧‧第二字線導電層
31Ca至31Cd‧‧‧第二字線導電層
31D‧‧‧字線導電層
31Da至31Dd‧‧‧字線導電層
32‧‧‧記憶體柱狀半導體層
32b‧‧‧第一記憶體柱狀半導體層
32c‧‧‧第二記憶體柱狀半導體層
33‧‧‧穿隧絕緣層
34‧‧‧電荷累積層
35‧‧‧區塊絕緣層
40‧‧‧汲極側選擇電晶體層
40a‧‧‧汲極側選擇電晶體層
40b‧‧‧選擇電晶體層
40c‧‧‧選擇電晶體層
41‧‧‧汲極側導電層
41a‧‧‧汲極側導電層
41b‧‧‧源極側導電層
41c‧‧‧導電層
41aa至41ad‧‧‧字線導電層
42‧‧‧汲極側柱狀半導體層
42b‧‧‧汲極側導電層
42c‧‧‧柱狀半導體層
43‧‧‧汲極側閘極絕緣層
43b‧‧‧源極側柱狀半導體層
44b‧‧‧汲極側柱狀半導體層
50‧‧‧佈線層
50a‧‧‧佈線層
50b‧‧‧佈線層
50c‧‧‧佈線層
51‧‧‧字連接層
51a‧‧‧字連接層
51b‧‧‧字連接層
51c‧‧‧字連接層
52‧‧‧源極側連接層
52a‧‧‧源極側連接層
52b‧‧‧源極側連接層
52c‧‧‧選擇閘極連接層
53‧‧‧汲極側連接層
53a‧‧‧汲極側連接層
53b‧‧‧汲極側連接層
54b‧‧‧後閘極連接層
54c‧‧‧後閘極連接層
60‧‧‧位元線層
60b‧‧‧位元線層
60c‧‧‧位元線層
61‧‧‧接觸插塞層
70‧‧‧源極線層
110‧‧‧字線驅動電路
110A‧‧‧第一字線驅動電路
110a‧‧‧字線驅動電路
110B‧‧‧第二字線驅動電路
110b‧‧‧字線驅動電路
110C‧‧‧第三字線驅動電路
110D‧‧‧第四字線驅動電路
111A至111C‧‧‧電壓轉換電路
112A至112C‧‧‧傳送電晶體
120‧‧‧選擇閘極線驅動電路
120A‧‧‧第一選擇閘極線驅動電路
120a‧‧‧選擇閘極線驅動電路
120B‧‧‧第二選擇閘極線驅動電路
120b‧‧‧選擇閘極線驅動電路
120C‧‧‧第三選擇閘極線驅動電路
120D‧‧‧第四選擇閘極線驅動電路
120E‧‧‧第五選擇閘極線驅動電路
120F‧‧‧第六選擇閘極線驅動電路
121A‧‧‧電壓轉換電路
121B‧‧‧電壓轉換電路
122A‧‧‧傳送電晶體
122B‧‧‧傳送電晶體
130‧‧‧位址解碼器電路
140A至140C‧‧‧升壓電路
143a至143n‧‧‧二極體
144a至144l‧‧‧充電及放電電路
144A‧‧‧「及」電路
144B‧‧‧反相器
144C‧‧‧電容器
150‧‧‧感測放大器電路
160‧‧‧源極線驅動電路
161A至161C‧‧‧電壓轉換電路
162A至162C‧‧‧傳送電晶體
170a‧‧‧第一列解碼器電路
170b‧‧‧第二列解碼器電路
171a‧‧‧電壓轉換電路
171b‧‧‧電壓轉換電路
172a至175a‧‧‧第一傳送電晶體
172b至176b‧‧‧第二傳送電晶體
172b'至176b'‧‧‧第三傳送電晶體
180a‧‧‧第一列解碼器電路
180b‧‧‧第二列解碼器電路
181a‧‧‧電壓轉換電路
181b‧‧‧電壓轉換電路
181c‧‧‧第四傳送電晶體
182a至185a‧‧‧第一傳送電晶體
182b至185b‧‧‧第一傳送電晶體
186a‧‧‧第二傳送電晶體
186b‧‧‧第二傳送電晶體
187a‧‧‧第二傳送電晶體
187b‧‧‧第二傳送電晶體
188a‧‧‧第三傳送電晶體
188b‧‧‧第三傳送電晶體
189a‧‧‧第三傳送電晶體
189b‧‧‧第三傳送電晶體
190‧‧‧後閘極線驅動電路
200‧‧‧序列器
511‧‧‧接觸插塞層
511b‧‧‧接觸插塞層
511c‧‧‧接觸插塞層
521‧‧‧接觸插塞層
521b‧‧‧接觸插塞層
521c‧‧‧接觸插塞層
531‧‧‧接觸插塞層
531b‧‧‧接觸插塞層
541b‧‧‧接觸插塞層
541c‧‧‧接觸插塞層
圖1為根據本發明之第一實施例之非揮發性半導體儲存裝置10的電路圖；圖2為圖1之放大視圖；圖3為說明根據第一實施例之記憶體電晶體區域AR1之疊層結構的示意圖；圖4為圖3之放大視圖；圖5A為字線驅動電路110之電路圖；圖5B為選擇閘極線驅動電路120之電路圖； 圖5C為源極線驅動電路160之電路圖；圖6為升壓電路140A至140C之電路圖；圖7A為說明升壓電路140A至140C之操作的時序圖；圖7B為說明升壓電路140A至140C之操作的時序圖；圖8A為說明由根據第一實施例之非揮發性半導體儲存裝置10進行之讀取操作的時序圖；圖8B為說明由根據第一實施例之非揮發性半導體儲存裝置10進行之讀取操作的時序圖；圖8C為說明由根據第一實施例之非揮發性半導體儲存裝置10進行之讀取操作的時序圖；圖9A為說明由根據第一實施例之非揮發性半導體儲存裝置10進行之程式化操作的時序圖；圖9B為說明由根據第一實施例之非揮發性半導體儲存裝置10進行之程式化操作的時序圖；圖9C為說明由根據第一實施例之非揮發性半導體儲存裝置10進行之程式化操作的時序圖；圖10A為說明由根據第一實施例之非揮發性半導體儲存裝置10進行之抹除操作的時序圖；圖10B為說明由根據第一實施例之非揮發性半導體儲存裝置10進行之抹除操作的時序圖；圖10C為說明由根據第一實施例之非揮發性半導體儲存裝置10進行之抹除操作的時序圖；圖11為根據第一實施例之非揮發性半導體儲存裝置10之列方向上的 橫截面圖；圖12為根據第一實施例之非揮發性半導體儲存裝置10之行方向上的橫截面圖；圖13為根據第一實施例之非揮發性半導體儲存裝置10之俯視平面圖；圖14為圖11之局部放大視圖；圖15為圖11之局部放大視圖；圖16為根據第二實施例之非揮發性半導體儲存裝置10A之列方向上的橫截面圖；圖17為根據第二實施例之非揮發性半導體儲存裝置10A之行方向上的橫截面圖；圖18為根據第二實施例之非揮發性半導體儲存裝置10A之俯視平面圖；圖19為根據第三實施例之非揮發性半導體儲存裝置10B之電路圖；圖20為圖19之放大視圖；圖21為說明根據第三實施例之記憶體電晶體區域ARa1之疊層結構的示意圖；圖22為圖21之放大橫截面圖；圖23A為說明由根據第三實施例之非揮發性半導體儲存裝置10B進行之讀取操作的時序圖；圖23B為說明由根據第三實施例之非揮發性半導體儲存裝置10B進行之讀取操作的時序圖；圖23C為說明由根據第三實施例之非揮發性半導體儲存裝置10B進行之讀取操作的時序圖； 圖24A為說明由根據第三實施例之非揮發性半導體儲存裝置10B進行之程式化操作的時序圖；圖24B為說明由根據第三實施例之非揮發性半導體儲存裝置10B進行之程式化操作的時序圖；圖24C為說明由根據第三實施例之非揮發性半導體儲存裝置10B進行之程式化操作的時序圖；圖25A為說明由根據第三實施例之非揮發性半導體儲存裝置10B進行之抹除操作的時序圖；圖25B為說明由根據第三實施例之非揮發性半導體儲存裝置10B進行之抹除操作的時序圖；圖25C為說明由根據第三實施例之非揮發性半導體儲存裝置10B進行之抹除操作的時序圖；圖26為根據第三實施例之非揮發性半導體儲存裝置10B之列方向上的橫截面圖；圖27為根據第三實施例之非揮發性半導體儲存裝置10B之行方向上的橫截面圖；圖28為根據第三實施例之非揮發性半導體儲存裝置10B之俯視平面圖；圖29A為說明圖28之一些層的俯視平面圖；圖29B為說明圖28之一些層的俯視平面圖；圖29C為說明圖28之一些層的俯視平面圖；圖29D為說明圖28之一些層的俯視平面圖；圖29E為說明圖28之一些層的俯視平面圖； 圖30為說明根據第四實施例之非揮發性半導體儲存裝置10C中之記憶體串MSb的電路圖；圖31為說明根據第四實施例之記憶體電晶體區域之疊層結構的示意圖；圖32為圖31之放大視圖；圖33為根據第四實施例之非揮發性半導體儲存裝置10C之列方向上的橫截面圖；圖34為根據第四實施例之非揮發性半導體儲存裝置10C之行方向上的橫截面圖；且圖35為根據第四實施例之非揮發性半導體儲存裝置10C之俯視平面圖。
現在將在下文參看隨附圖式描述根據本發明之非揮發性半導體儲存裝置之實施例。
[第一實施例] (第一實施例中之非揮發性半導體儲存裝置10之一般組態)
首先參看圖1，將在下文描述根據第一實施例之非揮發性半導體儲存裝置10之一般組態。圖1為根據第一實施例之非揮發性半導體儲存裝置10之電路圖。
如圖1中所說明，根據第一實施例之非揮發性半導體儲存裝置10包含記憶體電晶體區域AR1及提供於其周邊上之周邊區域AR2。每一記憶體電晶體區域AR1為具有電可重寫記憶體電晶體MTr1至MTr4(記憶體單元)之區域。周邊區域AR2為具有用於控制提供至記憶體電晶體MTr1至MTr4之 電壓等之不同控制電路的區域。
每一記憶體電晶體區域AR1包含複數個記憶體區塊MB，該複數個記憶體區塊MB中之每一者具有n列及四行記憶體串MS。如圖2中所說明，每一記憶體串MS具有一組態：其中，四個電可重寫記憶體電晶體MTr1至MTr4串聯連接。源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr提供於每一記憶體串MS之一端及另一端處。源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr控制記憶體串MS之傳導。記憶體電晶體MTr1至MTr4之控制閘極連接至字線WL1至WL4。源極側選擇電晶體SSTr之控制閘極連接至源極側選擇閘極線SGS。汲極側選擇電晶體SDTr之控制閘極連接至汲極側選擇閘極線SGD。
如圖3中所說明，記憶體電晶體區域AR1包括複數個記憶體區塊MB。N個記憶體區塊MB在一預定方向上排列成直線。針對每一記憶體區塊MB提供一列解碼器電路170a及一列解碼器電路170b。將在下文詳細描述列解碼器電路170a及170b之組態。
另外，根據第一實施例，如圖3中所說明，字線WL1至WL4為一記憶體區塊MB中的在行方向上之四個鄰近記憶體串MS(下文所描述)所共用。換言之，字線WL1至WL4聚集一記憶體區塊MB中的在行方向上之四個鄰近記憶體串MS。注意，字線WL1至WL4連接至對應於各別記憶體區塊MB之列解碼器電路170a、170b。
現在參看圖4，將在下文概述記憶體電晶體區域AR1之疊層結構。圖4示意性地說明記憶體電晶體區域AR1之疊層結構。
如圖4中所說明，記憶體電晶體區域AR1包括排列於基板Ba上之複數個記憶體區塊MB。換言之，針對每一預定區域形成一記憶體區塊MB。注 意，在記憶體區塊MB之上方形成通向記憶體區塊MB之佈線(未圖示)。稍後將論述佈線之細節。
如圖4中所說明，每一記憶體區塊MB具有在疊層方向上延伸之複數個記憶體串MS。
記憶體串MS在各別記憶體區塊MB處以矩陣形式排列在列方向及行方向上。記憶體串MS形成為「I-形狀」，如自列方向(行方向)檢視。根據第一實施例之記憶體串MS係針對每一記憶體區塊MB而提供，包括列方向上之「n列」及行方向上之「4行」。其中，列方向表示下文描述之汲極側選擇閘極線SGD1至SGD4所延伸於之方向(正交於疊層方向)，且行方向表示位元線BL1至BLn所延伸於之另一方向(正交於疊層方向及列方向)。
每一記憶體區塊MB具有為多個記憶體串MS所共用之四層字線WL1至WL4、針對各別記憶體串MS而提供之柱狀半導體CL0，及電荷累積層。
字線WL1至WL4以二維方式在一預定區域內平行於基板Ba擴展。亦即，在預定區域中，各別記憶體串MS中之記憶體電晶體MTr1之所有閘極共同連接至字線WL1。另外，各別記憶體串MS中之記憶體電晶體MTr2之所有閘極共同連接至字線WL2。另外，各別記憶體串MS中之記憶體電晶體MTr3之所有閘極共同連接至字線WL3。另外，各別記憶體串MS中之記憶體電晶體MTr4之所有閘極共同連接至字線WL4。
柱狀半導體CL0經形成以在疊層方向上延伸。柱狀半導體CL0經形成以穿透字線WL1至WL4。柱狀半導體CL0提供於形成於基板Ba之P型井區域Ba1上之n+區域上。
電荷累積層形成於字線WL1至WL4與各別柱狀半導體CL0之間。電荷累積層經組態以能夠累積電荷。
記憶體電晶體MTr1至MTr4包括字線WL1至WL4、柱狀半導體CL0，及電荷累積層。
另外，每一記憶體區塊MB具有串聯連接至記憶體串MS之一端之複數個源極側選擇電晶體SSTr。每一記憶體區塊MB具有關於基板Ba平行地擴展之源極側選擇閘極線SGS，及針對各別源極側選擇電晶體SSTr而提供之柱狀半導體CL1。
源極側選擇閘極線SGS以二維方式在一預定區域內平行於基板Ba而形成。柱狀半導體CL1經形成以自各別柱狀半導體CL0向下延伸。柱狀半導體CL1以一矩陣形式形成於列方向及行方向上。柱狀半導體CL1經形成以穿透各別源極側選擇閘極線SGS。
每一源極側選擇電晶體SSTr包括源極側選擇閘極線SGS、柱狀半導體CL1，及形成於源極側選擇閘極線SGS與柱狀半導體CL1之間的源極側閘極絕緣層。
此外，每一記憶體區塊MB具有串聯連接至記憶體串MS之另一端之複數個汲極側選擇電晶體SDTr。每一記憶體區塊MB具有汲極側選擇閘極線SGD1至SGD4及柱狀半導體CL2。
汲極側選擇閘極線SGD1至SGD4經形成以在行方向上對準且在列方向上延伸。柱狀半導體CL2經形成以自各別柱狀半導體CL0向上延伸。柱狀半導體CL2以一矩陣形式形成於列方向及行方向上。柱狀半導體CL2經形成以穿透汲極側選擇閘極線SGD1至SGD4。
每一汲極側選擇電晶體SDTr包括汲極側選擇閘極線SGD1至SGD4、柱狀半導體CL2，及形成於汲極側選擇閘極線SGD1至SGD4與柱狀半導體CL2之間的汲極側閘極絕緣層。
再次參看圖1，將在下文描述周邊區域AR2。每一周邊區域AR2具有字線驅動電路110、選擇閘極線驅動電路120、位址解碼器電路130、升壓電路140A至140C、感測放大器電路150、源極線驅動電路160、第一列解碼器電路170a、第二列解碼器電路170b，及序列器200。
字線驅動電路110傳送用於驅動字線WL1至WL4之電壓VCG1至VCG4。選擇閘極線驅動電路120傳送用於驅動源極側選擇閘極線SGS之電壓VSGS。另外，選擇閘極線驅動電路120傳送用於驅動汲極側選擇閘極線SGD1至SGD4之電壓VSGD1至VSGD4。另外，選擇閘極線驅動電路120傳送用於停用汲極側選擇閘極線SGD1至SGD4及源極側選擇閘極線SGS之電壓VSGOFF。位址解碼器130輸出用於指定區塊位址之電壓VBAD。
升壓電路140A將自參考電壓升壓之電壓傳送至字線驅動電路110。升壓電路140B將自參考電壓升壓之電壓VRDEC傳送至第一列解碼器電路及第二列解碼器電路170a及170b。升壓電路140C將自參考電壓升壓之電壓VERA傳送至源極線驅動電路160。
感測放大器電路150基於位元線BL1-BL<j>-BL<n>之電壓VBL<1>-VBL<j>-VBL<n>讀取資料。源極線驅動電路160傳送用於驅動源極線SL之電壓VSL。
針對每一記憶體區塊MB分別提供第一列解碼器電路及第二列解碼器電路170a及170b。第一列解碼器電路170a提供於各別記憶體區塊MB之列方向上之一端處。第二列解碼器電路170b提供於各別記憶體區塊MB之列方向上之另一端處。第一列解碼器電路170a基於電壓VBAD將電壓VCG1<1>至VCG4<1>選擇性地施加至記憶體電晶體MTr1至MTr4之閘極。第二列解碼器電路170b基於電壓VBAD將電壓VSGS<i>選擇性地施加至源極側選擇電晶 體SSTr之閘極。另外，基於電壓VBAD，第二列解碼器電路170b將電壓VSGD1<i>至VSGD4<i>選擇性地施加至連接至汲極側選擇閘極線SGD1至SGD4之汲極側選擇電晶體SDTr之閘極。
每一第一列解碼器電路170a具有電壓轉換電路171a及第一傳送電晶體172a至175a。電壓轉換電路171a轉換所接收之電壓VRDEC以產生電壓VSELL<i>，電壓VSELL<i>又輸出至第一傳送電晶體172a至175a之閘極。第一傳送電晶體172a至175a連接於字線驅動電路110與各別字線WL1至WL4之間。第一傳送電晶體172a至175a基於電壓VCG1至VCG4及VSELL<i>將電壓VCG1<1>至VCG4<i>傳送至字線WL1至WL4。
每一第二列解碼器電路170b具有電壓轉換電路171b、第二傳送電晶體172b至176b，及第三傳送電晶體172b'至176b'。電壓轉換電路171b轉換所接收之電壓VREDC以產生電壓VSELR<i>，電壓VSELR<i>又輸出至第二傳送電晶體172b至176b之閘極。第二傳送電晶體及第三傳送電晶體172b及172b'連接於選擇閘極線驅動電路120與源極側選擇閘極線SGS之間。第二傳送電晶體及第三傳送電晶體173b至176b及173b'至176b'連接於選擇閘極線驅動電路120與各別汲極側選擇閘極線SGD1至SGD4之間。第二傳送電晶體及第三傳送電晶體172b及172b'基於電壓VSGS、VSGOFF及VSELR<i>將電壓VSGS<i>傳送至源極側選擇閘極線SGS。第二傳送電晶體及第三傳送電晶體173b至176b及173b'至176b'基於電壓VSGD1至VSGD4、VSGOFF及VSELR<i>將電壓VSGD1<i>至VSGD4<i>傳送至汲極側選擇閘極線SGD1至SGD4。
序列器200將控制信號輸入至字線驅動電路110、選擇閘極線驅動電路120及源極線驅動電路160。
如圖5A中所說明，字線驅動電路110包括第一字線驅動電路至第四字 線驅動電路110A至110D。第一字線驅動電路110A輸出電壓VCG1。第二字線驅動電路110B輸出電壓VCG2。第三字線驅動電路110C輸出電壓VCG3。第四字線驅動電路110D輸出電壓VCG4。
第一字線驅動電路110A具有電壓轉換電路111A至111C及傳送電晶體112A至112C。電壓轉換電路111A至111C具有接收來自序列器200之控制信號之輸入端子。電壓轉換電路111A具有連接至傳送電晶體112A之閘極之輸出端子。電壓轉換電路111B具有連接至傳送電晶體112B之閘極之輸出端子。電壓轉換電路111C具有連接至傳送電晶體112C之閘極之輸出端子。傳送電晶體112A至112C之輸出端子經共同連接。傳送電晶體112A之輸入端子連接至升壓電路140A之輸出端子。傳送電晶體112B之輸入端子連接至接地電壓Vss。傳送電晶體112C之輸入端子連接至電源電壓Vdd。注意，第二字線驅動電路至第四字線驅動電路110B至110D具有與第一字線驅動電路110A相同之組態。
如圖5B中所說明，選擇閘極線驅動電路120包括第一選擇閘極線驅動電路至第六選擇閘極線驅動電路120A至120F。第一選擇閘極線驅動電路120A輸出電壓VSGOFF。第二選擇閘極線驅動電路120B輸出電壓VSGD1。第三選擇閘極線驅動電路120C輸出電壓VSGD2。第四選擇閘極線驅動電路120D輸出電壓VSGD3。第五選擇閘極線驅動電路120E輸出電壓VSGD4。第六選擇閘極線驅動電路120F輸出電壓VSGS。
第一選擇閘極線驅動電路120A具有電壓轉換電路121A、121B及傳送電晶體122A、122B。電壓轉換電路121A及121B具有接收來自序列器200之控制信號之輸入端子。電壓轉換電路121A具有連接至傳送電晶體122A之閘極之輸出端子。電壓轉換電路121B具有連接至傳送電晶體122B之閘極 之輸出端子。傳送電晶體122A及122B之輸出端子經共同連接。傳送電晶體122A之輸入端子連接至接地電壓Vss。傳送電晶體122B之輸入端子連接至電源電壓Vdd。注意，第二選擇閘極線驅動電路至第六選擇閘極線驅動電路120B至120F具有與第一選擇閘極線驅動電路120A相同之組態。
如圖5C中所說明，源極線驅動電路160具有電壓轉換電路161A至161C及傳送電晶體162A至162C。電壓轉換電路161A至161C及傳送電晶體162A至162C如第一字線驅動電路110A中一樣連接。電壓轉換電路161A至161C具有接收來自序列器200之控制信號之輸入端子。傳送電晶體162A之輸入端子連接至升壓電路140C之輸出端子。傳送電晶體162B之輸入端子連接至接地電壓Vss。傳送電晶體162C之輸入端子連接至電源電壓Vdd。
升壓電路140A至140C借助於電容器之充電及放電產生比電源電壓Vdd高之電壓。如圖6中所說明，升壓電路140A至140C具有二極體143a至143n以及充電及放電電路144a至144l。注意，升壓電路140A至140C可具有更多之二極體及充電及放電電路。
二極體143a至143e串聯連接。二極體143f至143n串聯連接。二極體143a之一端連接至二極體143f之一端。二極體143e之一端連接至二極體143n之一端。
充電及放電電路144a至144d之輸出端子連接於二極體143a至143e之間。充電及放電電路144e至144l之輸出端子連接於二極體143f至143n之間。充電及放電電路144a至144l中之每一者包含串聯連接之「及」(AND)電路144A、反相器144B及電容器144C。
在充電及放電電路144a至144d中，「及」電路144A之一端處之輸入端子交替地接收信號φ1或φ2。在充電及放電電路144a至144d中，「及」電 路144A之另一端處之輸入端子接收信號VPASS。
在充電及放電電路144e至144l中，「及」電路144A之一端處之輸入端子交替地接收信號φ1或φ2。在充電及放電電路144e至144l中，「及」電路144A之另一端處之輸入端子接收信號VPRG。
現在參看圖7A及圖7B，將在下文描述升壓電路140A至140C之操作。圖7A及圖7B為說明升壓電路140A至140C之操作的時序圖。如圖7A及圖7B中所說明，升壓電路140A至140C視所產生之信號而將信號VPASS或信號VPRG設定至電源電壓Vdd或接地電壓Vss。
在讀取操作中，根據第一實施例如此組態之非揮發性半導體儲存裝置10如圖8A至圖8C中所說明操作。對第i記憶體區塊MB<i>中之連接至汲極側選擇閘極線SGD2之彼等記憶體串MS執行讀取操作。此外，對包括於記憶體串MS中且閘極連接至字線WL2之記憶體電晶體MTr2執行此讀取操作。注意，上文所提及之電壓VSGD1<i>至VSGD4<i>、VSGS<i>及VCG1<i>至VCG4<i>與經選擇之選定區塊MB<i>有關，而電壓VSGD1<x>至VSGD4<x>、VSGS<x>及VCG1<x>至VCG4<x>與未經選擇之未選定區塊MB<x>(x≠i)有關。
另外，在程式化操作(寫入操作)中，根據第一實施例之非揮發性半導體儲存裝置10如圖9A至圖9C中所說明操作。對與較早關於讀取操作所提及之記憶體電晶體MTr2相同之記憶體電晶體MTr2執行程式化操作。此外，此程式化操作涉及將「0」寫入至連接至位元線BL<j>之記憶體電晶體MTr2，且將「1」寫入至連接至位元線BL<j+1>之記憶體電晶體MTr2。
另外，在抹除操作中，根據第一實施例之非揮發性半導體儲存裝置10如圖10A至圖10C中所說明操作。對整個第i記憶體區塊MB<i>執行抹除操作。
(第一實施例中之非揮發性半導體儲存裝置10之疊層結構)
現在參看圖11至圖16，將在下文中更詳細地描述如參看圖4概括的根據第一實施例之非揮發性半導體儲存裝置10之疊層結構。圖11為根據第一實施例之非揮發性半導體儲存裝置10之列方向上的橫截面圖。圖12為根據第一實施例之非揮發性半導體儲存裝置10之行方向上的橫截面圖。圖13為根據第一實施例之非揮發性半導體儲存裝置10之俯視平面圖。圖14及圖15為圖11之局部放大視圖。圖11至圖13省略層間絕緣層。
如圖11中所說明，記憶體電晶體區域AR1具有提供於半導體基板Ba上之n+擴散層Ba1。另外，記憶體區塊MB(記憶體電晶體區域AR1)具有順序地提供於半導體基板Ba上之源極側選擇電晶體層20、記憶體電晶體層30，及汲極側選擇電晶體層40。源極側選擇電晶體層20充當源極側選擇電晶體SSTr。記憶體電晶體層30充當記憶體電晶體MTr1至MTr4。汲極側選擇電晶體層40充當汲極側選擇電晶體SDTr。
如圖11中所說明，源極側選擇電晶體層20具有源極側導電層21及源極側柱狀半導體層22。如圖12及圖13中所說明，源極側導電層21在預定區域上平行於半導體基板Ba延伸，且其針對每一記憶體區塊MB分離。源極側柱狀半導體層22形成為柱狀形狀以便穿透各別源極側導電層21至半導體基板Ba。如圖13中所說明，源極側柱狀半導體層22形成為一矩陣形式，如自上方檢視。源極側柱狀半導體層22經形成以在行方向上對準。每一記憶體區塊MB具有形成於其中之n列及4行之源極側柱狀半導體層22。源極側導電層21及源極側柱狀半導體層22係由多晶矽(p-Si)構成。
另外，源極側選擇電晶體層20具有如圖14中所說明之源極側閘極絕緣層23。每一源極側閘極絕緣層23形成於源極側導電層21與源極側柱狀半導 體層22之間。源極側閘極絕緣層23係由二氧化矽(SiO2)構成。
在如上文所提及地組態之源極側選擇電晶體層20中，源極側選擇電晶體SSTr係圍繞各別源極側柱狀半導體層22而組態。源極側導電層21充當源極側選擇電晶體SSTr之控制閘極。源極側導電層21亦充當源極側選擇閘極線SGS之部分。
另外，將源極側選擇電晶體層20之組態重述如下：源極側導電層21經形成以環繞32個源極側柱狀半導體層22，其以列方向上的n列及行方向上的4行排列。源極側柱狀半導體層22經形成以自下文所描述之記憶體柱狀半導體層32向下延伸。亦即，32個源極側柱狀半導體層22穿透一源極側導電層21。
如圖11中所說明，記憶體電晶體層30具有疊層於四層中之字線導電層31(31a至31d)及記憶體柱狀半導體層32。如圖12及圖13中所說明，字線導電層31a至31d在預定區域上平行於半導體基板Ba延伸，且其係針對每一記憶體區塊MB分離。雖然圖11中未說明，但字線導電層31a至31d疊層有夾在其之間的層間絕緣層。字線導電層31a至31d在列方向上在其兩端處相對於彼此以一階梯方式形成。記憶體柱狀半導體層32經形成以在疊層方向上延伸且穿透字線導電層31a至31d。如圖13中所說明，記憶體柱狀半導體層32以一矩陣形式形成，如自上方檢視。記憶體柱狀半導體層32經形成以在行方向上對準。每一記憶體區塊MB具有形成於其中之n列及4行之記憶體柱狀半導體層32。字線導電層31a至31d及記憶體柱狀半導體層32係由多晶矽(p-Si)構成。
如圖15中所說明，記憶體電晶體層30亦具有穿隧絕緣層33、電荷累積層34，及區塊絕緣層35。每一穿隧絕緣層33、電荷累積層34及區塊絕緣層 35形成於字線導電層31與記憶體柱狀半導體層32之間。穿隧絕緣層33、電荷累積層34及區塊絕緣層35以所陳述之次序自記憶體柱狀半導體層32至字線導電層31而形成。穿隧絕緣層33及區塊絕緣層35係由二氧化矽(SiO2)構成。電荷累積層34係由氮化矽(SiN)構成。
在如上文所提及地組態之記憶體電晶體層30中，記憶體串MS(記憶體電晶體MTr1至MTr4)係在各別記憶體柱狀半導體層32周圍組態。字線導電層31a至31d充當記憶體電晶體MTr1至MTr4之控制閘極。字線導電層31a至31d亦充當字線WL1至WL4。
此外，將記憶體電晶體層30之組態重述如下：字線導電層31a至31d經形成以環繞一記憶體區塊MB中的「以列方向上的n列及行方向上的4行排列之記憶體柱狀半導體層32」(以便將n×4=4n個記憶體柱狀半導體層32共同連接至字線導電層31a至31d)。亦即，32個記憶體柱狀半導體層32穿透各別字線導電層31a至31d。
如圖11中所說明，汲極側選擇電晶體層40具有汲極側導電層41及汲極側柱狀半導體層42。如圖12及圖13中所說明，汲極側導電層41經形成以在列方向上延伸且在行方向上對準。另外，汲極側導電層41係針對每一記憶體區塊MB分離。針對每一記憶體區塊MB，四行汲極側導電層41提供成直線。各別汲極側柱狀半導體層42形成為柱狀形狀以便穿透汲極側導電層41。如圖13中所說明，汲極側柱狀半導體層42以一矩陣形式形成，如自上方檢視。汲極側柱狀半導體層42經形成以在行方向上對準。每一記憶體區塊MB具有形成於其中之n列及4行之汲極側柱狀半導體層42。汲極側導電層41及汲極側柱狀半導體層42係由多晶矽(p-Si)構成。
如圖14中所說明，汲極側選擇電晶體層40亦具有汲極側閘極絕緣層 43。每一汲極側閘極絕緣層43形成於汲極側導電層41與汲極側柱狀半導體層42之間。每一汲極側閘極絕緣層43係由二氧化矽(SiO2)構成。
在如上文所提及地組態之汲極側選擇電晶體層40中，汲極側選擇電晶體SDTr係在各別汲極側柱狀半導體層42周圍組態。各別汲極側導電層41充當各別汲極側電晶體SDTr之控制閘極。汲極側導電層41亦充當汲極側選擇閘極線SGD之部分。
此外，將汲極側選擇電晶體層40之組態重述如下：四個汲極側導電層41經形成以環繞一記憶體區塊MB中的「以列方向上的n列及行方向上的4行排列之汲極側柱狀半導體層42」(以便將n×1=n個汲極側柱狀半導體層42分別共同連接)。汲極側柱狀半導體層42經形成以自記憶體柱狀半導體層32向上延伸。亦即，n個汲極側柱狀半導體層42穿透每一汲極側導電層41。
另外，根據上文所提及的記憶體電晶體區域AR1之組態，針對每一記憶體區塊MB，在行方向上排列4行記憶體串MS，如圖13中所說明。
此外，如圖11中所說明，根據第一實施例之非揮發性半導體儲存裝置10包含記憶體電晶體區域AR1，以及在周邊區域AR2上延伸之佈線層50及位元線層60。佈線層50及位元線層60形成於汲極側選擇電晶體層40之上方。佈線層50與位元線層60形成於相同層中。注意，位元線層60充當位元線BL。
佈線層50包含字連接層51、源極側連接層52，及汲極側連接層53。
如圖13中所說明，字連接層51形成為在列方向上延伸之矩形形狀。針對每一記憶體區塊MB，以在行方向上對準之「4行」排列字連接層51。如圖11及圖13中所說明，字連接層51經由各別接觸插塞層511而在字線導電層31a至31d之列方向上之一端處電連接至字線導電層31a至31d。
如圖13中所說明，源極側連接層52形成為在列方向上延伸之矩形形狀。針對每一記憶體區塊MB提供「1列」源極側連接層52。如圖11及圖13中所說明，源極側連接層52經由各別接觸插塞層521而在字線導電層31a至31d之列方向上之另一端處(與字連接層51連接至字線導電層31a至31d之側相反)電連接至源極側導電層21。
如圖13中所說明，汲極側連接層53形成為在列方向上延伸之矩形形狀。針對每一記憶體區塊MB，以在行方向上對準之「4行」排列汲極側連接層53。如圖11及圖13中所說明，汲極側連接層53經由各別接觸插塞層531而在字線導電層31a至31d之列方向上之另一端處電連接至汲極側導電層41。
如圖13中所說明，位元線層60形成為在行方向上延伸之矩形形狀。針對每一記憶體區塊MB，以在列方向上對準之n列排列位元線層60。位元線層60分別連接至汲極側柱狀半導體層42之上端。
亦即，以如下文所描述之(組態1)及(組態2)形成根據第一實施例之非揮發性半導體儲存裝置10。
(組態1)字連接層51
●字連接層51在列方向上自記憶體區塊MB之一側延伸至字線導電層31之一端的附近。
(組態2)記憶體串MS
●針對每一記憶體區塊MB，在行方向上排列之記憶體串MB之數目(亦即，「m」)為4。
●疊層之字線導電層31之數目(亦即，「n」)為4。
鑒於上述(組態1)及(組態2)，根據第一實施例之非揮發性半導體儲存 裝置10經組態以滿足一由(式1)表示之關係：m≧n…(式1)
(第一實施例中之非揮發性半導體儲存裝置10之優點)
現在將在下文描述根據第一實施例之非揮發性半導體儲存裝置10之優點。如自上文可見，根據第一實施例之非揮發性半導體儲存裝置10經組態以滿足由上述(式1)表示之關係。因此，根據第一實施例之非揮發性半導體儲存裝置10可緩解由字連接層51佔據之區域之增加且減少整個非揮發性半導體儲存裝置10之佔據區域。
注意，即使字線導電層31a至31d經形成以環繞行方向上的額外多行記憶體串MS，亦沒有必要與記憶體串MS之數目成比例地增加第一傳送電晶體172a至175a之驅動力。此係因為字線導電層31a至31d具有相當大之CR時間常數。因此，當字線導電層31a至31d經形成以環繞行方向上之彼等記憶體串MS(例如，與第一實施例中之彼等記憶體串MS之兩倍一般多)時，將幾乎不存在其上升速率或下降速率之改良，即使將字線驅動電路110之驅動力加倍亦如此。此意謂隨著第一傳送電晶體172a至175a之數目減小，字線驅動電路110之區域將僅減少對應量。
[第二實施例] (第二實施例中之非揮發性半導體儲存裝置10A之疊層結構)
現在參看圖16至圖18，將在下文描述根據第二實施例之非揮發性半導體儲存裝置10A之疊層結構。圖16為根據第二實施例之非揮發性半導體儲存裝置10A之列方向上的橫截面圖。另外，圖17為非揮發性半導體儲存裝置10A之行方向上之橫截面圖，且圖18為其俯視平面圖。圖16至圖18省略層間絕緣層。注意，相同參考數字表示與第一實施例相同之組件，且在第 二實施例中將省略其描述。
如圖16至圖18中所說明，根據第二實施例之非揮發性半導體儲存裝置10A具有源極側選擇電晶體層20a、記憶體電晶體層30a、汲極側選擇電晶體層40a，及佈線層50a，該等組件中之每一者不同於第一實施例。
源極側選擇電晶體層20a具有不同於第一實施例之源極側導電層21a。每一源極側導電層21a經形成以環繞源極側柱狀半導體層22，其以列方向上的n列及行方向上的6行排列(以便將n×6=6n個源極側柱狀半導體層22共同連接至源極側導電層21a)。
記憶體電晶體層30a具有不同於第一實施例中之字線導電層31a至31d之字線導電層31A(31Aa至31Ad)。字線導電層31Aa至31Ad經形成以環繞記憶體柱狀半導體層32，其以列方向上的n列及行方向上的6行排列(以便將n×6=6n個記憶體柱狀半導體層32共同連接至字線導電層31Aa至31Ad)。換言之，字線導電層31Aa至31Ad聚集每一記憶體區塊MB中的在行方向上對準之六個記憶體串MS。在第二實施例中，每一記憶體區塊MB的在行方向上排列之記憶體串MS之數目「6」大於疊層之字線導電層31A之數目「4」。注意，字線導電層31Aa至31Ad連接至列解碼器電路且由對應傳送電晶體(未圖示)來驅動，如第一實施例中。
汲極側選擇電晶體層40a具有不同於第一實施例之汲極側導電層41a。針對每一記憶體區塊MB，以在行方向上的3行排列汲極側導電層41a。汲極側導電層41a在列方向上針對每一記憶體區塊MB分離。每一汲極側導電層41a經形成以環繞汲極側柱狀半導體層42，其以列方向上的n列及行方向上的1行排列。
佈線層50a具有字連接層51a、源極側連接層52a，及汲極側連接層 53a，該等組件中之每一者不同於第一實施例。
如圖18中所說明，字連接層51a經由各別接觸插塞層511而在字線導電層31Aa至31Ad之列方向上之兩端處電連接至字線導電層41aa至41ad。針對每一記憶體區塊MB，字連接層51a在字線導電層31Aa至31Ad之列方向上之一端處具備「2行」。針對每一記憶體區塊MB，字連接層51a在字線導電層31Aa至31Ad之列方向上之另一端處亦具備「2行」。
如圖18中所說明，源極側連接層52a經由各別接觸插塞521而在字線導電層31Aa至31Ad之列方向上之一端處電連接至源極側導電層21a。針對每一記憶體區塊MB，源極側連接層52a在列方向上之一端處具備「1列」。
如圖18中所說明，汲極側連接層53a經由各別接觸插塞531而在字線導電層31Aa至31Ad之列方向上之一端處電連接至汲極側導電層41a。針對每一記憶體區塊MB，汲極側連接層53a在列方向上之一端處具備「3行」。針對每一記憶體區塊MB，汲極側連接層53a在列方向上之另一端處亦具備「3行」。
亦即，以不同於第一實施例的(組態1a)及(下文所描述之組態2a)形成根據第二實施例之非揮發性半導體儲存裝置10A。
(組態1a)字連接層51a
●字連接層51a在列方向上自記憶體區塊MB之兩側延伸至字線導電層31A之兩端之附近。
(組態2a)記憶體串MS
●針對每一記憶體區塊MB，在行方向上排列之記憶體串MS之數目(亦即，「m」)為3。
●疊層之字線導電層31A之數目(亦即，「n」)為4。
鑒於上述(組態1a)及(組態2a)，根據第二實施例之非揮發性半導體儲存裝置10A經組態以滿足一由(式2)表示之關係：m≧n/2…(式2)
(第二實施例中之非揮發性半導體儲存裝置10A之優點)
現在將在下文描述根據第二實施例之非揮發性半導體儲存裝置10A之優點。根據第二實施例之非揮發性半導體儲存裝置10A具有與第一實施例相同之優點，因為其經組態以滿足由上述(式2)表示之關係。
[第三實施例] (第三實施例中之非揮發性半導體儲存裝置10B之一般組態)
現在參看圖19，將在下文描述根據第三實施例之非揮發性半導體儲存裝置10B之一般組態。圖19為根據第三實施例之非揮發性半導體儲存裝置10B之電路圖。注意，相同參考數字表示與第一實施例及第二實施例相同之組件，且在第三實施例中將省略其描述。
如圖19中所說明，根據第三實施例之非揮發性半導體儲存裝置10B具有記憶體電晶體區域ARa1及提供於其周邊上之周邊區域ARa2。每一記憶體電晶體區域ARa1為具有電可重寫記憶體電晶體MTra1至MTra8(記憶體單元)之區域。周邊區域ARa2為具有用於控制施加至記憶體電晶體MTra1至MTra8之電壓等之不同控制電路的區域。
每一記憶體電晶體區域ARa1包含具有n列及2行之記憶體串MSa之複數個記憶體區塊。該等記憶體串MSa形成為「U-形狀」，如自平行於基板之方向檢視。如圖20中所說明，每一記憶體串MSa具有一組態：其中，八個電可重寫記憶體電晶體MTra1至MTra8串聯連接。源極側選擇電晶體SSTra及汲極側選擇電晶體SDTra提供於每一記憶體串MS之一端及另一端 處。源極側選擇電晶體SSTra及汲極側選擇電晶體SDTra控制記憶體串MS之傳導。記憶體電晶體MTra1至MTra8之控制閘極連接至字線WLa1至WLa8。源極側選擇電晶體SSTra之控制閘極連接至源極側選擇閘極線SGSa。汲極側選擇電晶體SDTra之控制閘極連接至汲極側選擇閘極線SGDa。
另外，根據第三實施例，字線WLa1至WLa8為一記憶體區塊MBa中的在行方向上之兩個鄰近記憶體串MSa所共用。換言之，字線WLa1至WLa8聚集一記憶體區塊MBa中的在行方向上之兩個鄰近記憶體串MSa。另外，字線WLa1與字線WLa8形成於相同層中，此將在下文詳細描述。字線WLa2與字線WLa7形成於相同層中。字線WLa3與字線WLa6形成於相同層中。字線WLa4與字線WLa5形成於相同層中。亦即，字線WLa1至WLa8形成於四層中。注意，字線WLa1至WLa8連接至對應於各別記憶體區塊MBa之列解碼器電路(未圖示)。
現在參看圖21，將在下文概述記憶體電晶體區域ARa1之疊層結構。圖21示意性地說明記憶體電晶體區域ARa1之疊層結構。
記憶體電晶體區域ARa1形成於不同於第一實施例之半導體基板Baa上。基板Baa不具有如第一實施例中所描述之任何n+擴散層Ba1。
記憶體區塊MBa(記憶體電晶體區域ARa1)具有針對每一記憶體串MSa提供之U-形半導體SC、字線WLa1至WLa8，及後閘極線BGa。
每一U-形半導體SC形成為U-形狀，如自列方向檢視。亦即，每一U-形半導體SC具有在關於半導體基板Baa之大體上垂直方向上延伸之一對柱狀部分CLa，及經形成以接合該對柱狀部分CLa之下端之接合部分JPa。注意，柱狀部分CLa之形狀可為柱狀或稜柱狀。柱狀部分CLa亦可為階梯形柱 狀形狀。其中列方向表示一正交於疊層方向之方向，且下文所描述之行方向表示正交於疊層方向及列方向之另一方向。
U-形半導體SC以使得連接一對柱狀部分CLa之中心軸之每一直線平行於行方向的方式排列。U-形半導體SC亦以一矩陣形式排列於由列方向及行方向構成之平面內。
各別層中之字線WLa1至WLa8中之每一者具有平行於列方向延伸之形狀。各別層中之字線WLa1至WLa8經形成以在行方向上延伸，彼此絕緣且隔離。字線WLa1與字線WLa8形成於相同層中。類似地，字線WLa2與字線WLa7、字線WLa3與字線WLa6及字線WLa4與字線WLa5分別形成於相同層中。
在行方向上提供於相同位置處且在列方向上對準之記憶體電晶體MTra1至MTra8之閘極分別連接至相同字線WLa1至WLa8。字線WLa1至WLa8在其列方向末端處相對於彼此以一階梯方式形成。字線WLa1至WLa8中之每一者經形成以環繞在列方向上對準之複數個柱狀部分CLa。
如圖22中所說明，ONO(氧化物-氮化物-氧化物)層NL形成於字線WLa1至WLa8與柱狀部分CLa之間。每一ONO層NL具有與柱狀部分CLa接觸之穿隧絕緣層TI、與穿隧絕緣層TI接觸之電荷累積層EC，及與電荷累積層EC接觸之區塊絕緣層BI。電荷累積層EC具有用於累積電荷之功能。將上文所提及之組態重述如下：電荷累積層EC經形成以環繞柱狀部分CLa之側表面。字線WLa1至WLa8經形成以環繞電荷累積層EC。
每一汲極側選擇電晶體SDTra具有柱狀半導體SCa，及汲極側選擇閘極線SGDa。每一柱狀半導體SCa經形成以在關於基板Ba之垂直方向上自對應柱狀部分CLa中之一者之頂面向上延伸。每一汲極側選擇閘極線SGDa形 成於頂部字線WLa1之上方。每一汲極側選擇閘極線SGDa具有平行於列方向延伸之形狀。汲極側選擇閘極線SGDa在行方向上對準，且重複地形成為多條線以便在其之間提供下文所描述之源極側選擇閘極線SGSa。汲極側選擇閘極線SGDa經形成以環繞在列方向上對準之複數個柱狀半導體SCa。如圖22中所說明，閘極絕緣層DGI形成於汲極側選擇閘極線SGDa與柱狀半導體SCa之間。將上文所提及之組態重述如下：每一汲極側選擇閘極線SGDa經形成以環繞閘極絕緣層DGI。
每一源極側選擇電晶體SSTra具有柱狀半導體SCb及源極側選擇閘極線SGSa。每一柱狀半導體SCb經形成以自對應柱狀部分CLa中之另一者之頂面向上延伸。每一源極側選擇閘極線SGSa形成於頂部字線WLa8之上方。每一源極側選擇閘極線SGSa具有平行於列方向延伸之形狀。源極側選擇閘極線SGSa在行方向上對準，且重複地形成為多條線以便在其之間提供上文所提及之汲極側選擇閘極線SGDa。每一源極側選擇閘極線SGSa經形成以環繞在列方向上對準之多列柱狀半導體SCb。如圖22中所說明，閘極絕緣層SGI形成於源極側選擇閘極線SGSa與柱狀半導體SCb之間。將上文所提及之組態重述如下：每一源極側選擇閘極線SGSa經形成以環繞閘極絕緣層SGI。
後閘極線BGa經形成以在一預定範圍上以在列方向及行方向上之二維方式延伸，以便覆蓋複數個接合部分JPa之下部部分。如圖22中所說明，上文所提及之ONO層NL形成於後閘極線BGa與接合部分JPa之間。
返回至圖21，將在下文給出進一步描述。在行方向上鄰近地形成柱狀半導體SCb。源極線SLa連接至該對柱狀半導體SCb之上端。源極線SLa被共同地提供至該對柱狀半導體SCb。
位元線BLa形成於由汲極側選擇閘極線SGDa經由插塞線PL環繞之柱狀半導體SCa的上端上。位元線BLa經形成以便定位於源極線SLa之上方。位元線BLa重複地形成為在行方向上延伸、在列方向上具有預定間隔之多條線。
再次參看圖19，將在下文描述周邊區域ARa2。周邊區域ARa2具有字線驅動電路110a、110b、選擇閘極線驅動電路120a、120b、位址解碼器電路130、升壓電路140A至140C、感測放大器電路150、源極線驅動電路160、第一列解碼器電路180a、第二列解碼器電路180b，及後閘極線驅動電路190。
字線驅動電路110a傳送用於驅動字線WLa1至WLa4之電壓VCG1a至VCG4a。字線驅動電路110b傳送用於驅動字線WLa5至WLa8之電壓VCG1b至VCG4b。選擇閘極線驅動電路120a傳送用於驅動源極側選擇閘極線SGSa1之電壓VSGS1。選擇閘極線驅動電路120b傳送用於驅動源極側選擇閘極線SGSa2之電壓VSGS2。位址解碼器130輸出用於指定區塊位址之電壓VBAD，如第一實施例中。
升壓電路140A將自參考電壓升壓之電壓傳送至字線驅動電路110a及110b。升壓電路140B將自參考電壓升壓之電壓VRDEC傳送至第一列解碼器電路及第二列解碼器電路180a及180b。
針對每一記憶體區塊MBa分別提供第一列解碼器電路180a及第二列解碼器電路180b。每一第一列解碼器電路180a基於電壓VBAD將電壓VCG1a<i>至VCG4a<i>選擇性地傳送至記憶體電晶體MTra1至MTra4之閘極。另外，每一第一列解碼器電路180a基於電壓VBAD將電壓VSGS1<i>選擇性地傳送至連接至源極側選擇閘極線SGSa1之源極側選擇電晶體SSTra的閘 極。此外，每一第一列解碼器電路180a基於電壓VBAD將電壓VSGD2<i>選擇性地傳送至連接至汲極側選擇閘極線SGDa2之汲極側選擇電晶體SDTra的閘極。每一第二列解碼器電路180b基於電壓VBAD將電壓VCG1b<i>至VCG4b<i>選擇性地傳送至記憶體電晶體MTra5至MTra8之閘極。另外，每一第二列解碼器電路180b基於電壓VBAD將電壓VSGS2<i>選擇性地傳送至連接至源極側選擇閘極線SGSa2之源極側選擇電晶體SSTra的閘極。此外，每一第二列解碼器電路180b基於電壓VBAD將電壓VSGD1<i>選擇性地傳送至連接至汲極側選擇閘極線SGDa1之汲極側選擇電晶體SDTra的閘極。
每一第一列解碼器電路180a具有電壓轉換電路181a、第一傳送電晶體182a至185a、第二傳送電晶體186a、187a，及第三傳送電晶體188a、189a。電壓轉換電路181a轉換所接收之電壓VRDEC以產生電壓VSELa<i>，電壓VSELa<i>又輸出至第一及第二傳送電晶體182a至187a之閘極。第一傳送電晶體182a至185a連接於字線驅動電路110a與各別字線WLa1至WLa4之間。第一傳送電晶體182a至185a基於電壓VCG1a至VCG4a及VSELa<1>將電壓VCG1a<1>至VCG4a<i>傳送至字線WLa1至WLa4。第二傳送電晶體186a及187a基於電壓VSGS1、VSGD2、VSGOFF及VSELa<i>將電壓VSGS1<i>及VSGD2<i>傳送至源極側選擇閘極線SGSa1及汲極側選擇閘極線SGDa2。
每一第二列解碼器電路180b具有電壓轉換電路181b、第一傳送電晶體182b至185b、第二傳送電晶體186b、187b、第三傳送電晶體188b、189b，及第四傳送電晶體181c。電壓轉換電路181b轉換所接收之電壓VRDEC以產生電壓VSELb<i>，電壓VSELb<i>又輸出至第一、第二及第四傳送電晶體182b至187b及181c之閘極。第一傳送電晶體182b至185b連接於字線驅動電路110b與各別字線WLa5至WLa8之間。第一傳送電晶體182b至185b基於電壓 VCG1b至VCG4b及VSELb<i>將電壓VCG1b<1>至VCG4b<i>傳送至字線WLa5至WLa8。第二傳送電晶體186b及187b連接於選擇閘極線驅動電路120b與源極側選擇閘極線SGS2、汲極側選擇閘極線SGD1之間。第二傳送電晶體186b及187b基於電壓VSGS2、VSGD1、VSGOFF及VSELb<i>將電壓VSGS2<i>及VSGD1<i>傳送至源極側選擇閘極線SGSa2及汲極側選擇閘極線SGDa1。第四傳送電晶體181c連接於後閘極線驅動電路190與後閘極線BGa之間。第四傳送電晶體181c基於電壓VBG將電壓VBG<i>傳送至後閘極線BG。
在讀取操作中，根據第三實施例如此組態之非揮發性半導體儲存裝置10B如圖23A至圖23C中所說明操作。對第i記憶體區塊MBa<i>中之連接至汲極側選擇閘極線SGDa2之彼等記憶體串MSa執行讀取操作。此外，對包括於記憶體串MSa中且閘極連接至字線WLa2之記憶體電晶體MTra2執行此讀取操作。
另外，在程式化操作(寫入操作)中，根據第三實施例之非揮發性半導體儲存裝置10B如圖24A至圖24C中所說明操作。對如較早關於讀取操作所提及之記憶體電晶體MTra2執行程式化操作。此外，此程式化操作涉及將「0」寫入至連接至位元線BL<j>之記憶體電晶體MTra2，且將「1」寫入至連接至位元線BL<j+1>之記憶體電晶體MTra2。
另外，在抹除操作中，根據第三實施例之非揮發性半導體儲存裝置10B如圖25A至圖25C中所說明操作。對整個第i記憶體區塊MBa<i>執行抹除操作。
(第三實施例中之非揮發性半導體儲存裝置10B之疊層結構)
現在參看圖26至圖28及圖29A至圖29E，將在下文描述根據第三實施例之非揮發性半導體儲存裝置10B之疊層結構。圖26為根據第三實施例之 非揮發性半導體儲存裝置10B之列方向上的橫截面圖。圖27為非揮發性半導體儲存裝置10B之行方向上的橫截面圖。圖28為其俯視平面圖。圖29A至圖29E為說明圖28之各別層之俯視平面圖。注意，圖27至圖29E省略層間絕緣層。
在根據第三實施例之非揮發性半導體儲存裝置10B中，記憶體區塊MBa(記憶體電晶體區域ARa1)具有順序地提供於半導體基板Baa上之後閘極電晶體層20b、記憶體電晶體層30b及選擇電晶體層40b，如圖26至圖28中所說明。後閘極電晶體層20b充當後閘極電晶體BGTra。記憶體電晶體層30b充當記憶體電晶體MTra1至MTra8。選擇電晶體層40b充當源極側選擇電晶體SSTra及汲極側選擇電晶體SDTra。
如圖26及圖27中所說明，後閘極電晶體層20b具有後閘極導電層21b及底部半導體層22b。後閘極導電層21b中之每一者採取在一預定區域上平行於半導體基板Baa延伸之板狀形狀。如圖29A中所說明，後閘極導電層21b係針對每一記憶體區塊MBa分離。每一後閘極導電層21b經形成以環繞底部半導體層22b。底部半導體層22b經形成為距各別後閘極導電層21b之頂面一預定深度。如圖29A中所說明，底部半導體層22b經形成以在行方向上延伸，如自上方檢視。底部半導體層22b以一矩陣形式形成，如自上方檢視。針對每一記憶體區塊MBa，底部半導體層22b以列方向上的「n列」及行方向上的「2行」排列。後閘極導電層21b及底部半導體層22b係由多晶矽(p-Si)構成。
後閘極電晶體層20b亦具有穿隧絕緣層、電荷累積層，及區塊絕緣層。每一穿隧絕緣層、電荷累積層及區塊絕緣層形成於後閘極導電層21b與底部半導體層22b之間。每一穿隧絕緣層、電荷累積層及區塊絕緣層以所陳述之 次序自底部半導體層22b側至後閘極導電層21b側而形成。穿隧絕緣層及區塊絕緣層係由二氧化矽(SiO2)構成。電荷累積層係由氮化矽(SiN)構成。
在如上文所提及地組態之後閘極電晶體層20b中，後閘極導電層21b充當後閘極電晶體BGTra之控制閘極。後閘極導電層21b亦充當後閘極線BGa之部分。底部半導體層22b包括在記憶體串MSa之U-形底部部分中。
如圖26及圖27中所說明，記憶體電晶體層30b具有第一字線導電層31B(31Ba至31Bd)、第二字線導電層31C(31Ca至31Cd)、第一記憶體柱狀半導體層32b，及第二記憶體柱狀半導體層32c。如圖28及圖29B中所說明，針對每一記憶體區塊MBa，第一及第二字線導電層31Ba至31Bd及31Ca至31Cd形成為梳齒形狀，兩個突出部分在行方向上對準且在列方向上延伸。第一字線導電層31Ba至31Bd之突出部分經形成為以一預定間隔定位於第二字線導電層31Ca至31Cd之突出部分之間。此意謂針對每一記憶體區塊MBa，提供在行方向上對準之「4行」的第一及第二字線導電層31Ba至31Bd及31Ca至31Cd之突出部分。第一記憶體柱狀半導體層及第二記憶體柱狀半導體層32b及32c形成為柱狀形狀以便在疊層方向上延伸且穿透第一及第二字線導電層31Ba至31Bd及31Ca至31Cd。如圖28及圖29B中所說明，第一記憶體柱狀半導體層及第二記憶體柱狀半導體層32b及32c經形成以在第一及第二字線導電層31Ba至31Bd及31Ca至31Cd之突出部分處在行方向上(如自上方檢視，以一矩陣形式)對準。在行方向上對準之一對第一及第二記憶體柱狀半導體層32b及32c經形成以分別連接至底部半導體層22b之行方向上之兩端。換言之，底部半導體層22b經形成以連接第一記憶體柱狀半導體層與第二記憶體柱狀半導體層32b與32c之底部部分。第一及第二字線導電層31Ba至31Bd及31Ca至31Cd以及第一及第二記憶體柱狀半導體層 32b及32c係由多晶矽(p-Si)構成。
記憶體電晶體層30b亦具有穿隧絕緣層、電荷累積層，及區塊絕緣層。每一穿隧絕緣層、電荷累積層及區塊絕緣層形成於第一字線導電層31Ba至31Bd與第一記憶體柱狀半導體層32b之間，以及第二字線導電層31Ca至31Cd與第二記憶體柱狀半導體層32c之間。每一穿隧絕緣層、電荷累積層及區塊絕緣層以所陳述之次序自第一記憶體柱狀半導體層32b(第二記憶體柱狀半導體層32c)側至第一字線導電層31Ba至31Bd(第二字線導電層31Ca至31Cd)側而形成。穿隧絕緣層及區塊絕緣層係由二氧化矽(SiO2)構成。電荷累積層係由氮化矽(SiN)構成。
在如上文所提及地組態之記憶體電晶體層30b中，第一及第二字線導電層31Ba至31Bd及31Ca至31Cd充當記憶體電晶體MTra1至MMTa8之控制閘極。另外，第一及第二字線導電層31Ba至31Bd及31Ca至31Cd充當字線WLa1至WLa8之部分。第一記憶體柱狀半導體層及第二記憶體柱狀半導體層32b及32c包括在記憶體串MSa之一對U-形側部分中。
另外，將記憶體電晶體層30b之組態重述如下：第一字線導電層31Ba至31Bd經形成以環繞以列方向上的n列及行方向上的兩行排列之第一記憶體側柱狀半導體層32b。第二字線導電層31Ca至31Cd經形成以環繞以列方向上的n列及行方向上的兩行排列之第二記憶體側柱狀半導體層32c。
如圖26及圖27中所說明，選擇電晶體層40b具有源極側導電層41b、汲極側導電層42b、源極側柱狀半導體層43b，及汲極側柱狀半導體層44b。如圖28及圖29C中所說明，源極側導電層41b以一在行方向上對準且在列方向上延伸之條帶圖案形成。每一記憶體區塊MBa具有提供於其中之兩個源極側導電層41b。源極側導電層41b係針對每一記憶體區塊MBa分離。如圖 29C中所說明，汲極側導電層42b係以一在列方向上延伸、在行方向上以一預定週期之條帶圖案形成。汲極側導電層42b提供於源極側導電層41b之間。每一記憶體區塊MBa具有提供於其中之兩個汲極側導電層42b。汲極側導電層42b係針對每一記憶體區塊MBa分離。源極側柱狀半導體層43b經形成以便在疊層方向上延伸，穿透源極側導電層41b，且與第一記憶體柱狀半導體層32b之頂面接觸。每一記憶體區塊MBa具有形成於其中之n列及2行之源極側柱狀半導體層43b。汲極側柱狀半導體層44b經形成以便在疊層方向上延伸，穿透汲極側導電層42b，且與第二記憶體柱狀半導體層32c之頂面接觸。每一記憶體區塊MBa具有形成於其中之n列及2行之汲極側柱狀半導體層44b。
另外，選擇電晶體層40b具有源極側閘極絕緣層及汲極側閘極絕緣層。每一源極側閘極絕緣層形成於源極側導電層41b與源極側柱狀半導體層43b之間。每一汲極側閘極絕緣層形成於汲極側導電層42b與汲極側柱狀半導體層44b之間。源極側閘極絕緣層及汲極側閘極絕緣層係由二氧化矽(SiO2)構成。
在如上文所提及地組態之選擇電晶體層40b中，源極側導電層41b充當源極側選擇電晶體SSTra之控制閘極。源極側導電層41b亦充當源極側選擇閘極線SGSa之部分。汲極側導電層42b充當汲極側選擇電晶體SDTra之控制閘極。汲極側導電層42b亦充當汲極側選擇閘極線SGDa之部分。
另外，將選擇電晶體層40b之組態重述如下：每一源極側導電層41b經形成以環繞以列方向上的n列及行方向上的1行排列之源極側柱狀半導體層43b。每一汲極側導電層42b經形成以環繞以列方向上的n列及行方向上的1行排列之汲極側柱狀半導體層44b。源極側柱狀半導體層43b及汲極側 柱狀半導體層44b經形成以自第一記憶體柱狀半導體層及第二記憶體柱狀半導體層32b及32c向上延伸。
根據如上文所提及的記憶體電晶體區域ARa1之組態，針對每一記憶體區塊MBa，在行方向上排列兩行記憶體串MSa，如圖28中所說明。
根據第三實施例之非揮發性半導體儲存裝置10B亦包含記憶體電晶體區域ARa1，以及在周邊區域ARa2上延伸之佈線層50b、位元線層60b及源極線層70。佈線層50b與源極線層70形成於相同層中，位元線層60b形成於該相同層之上方。注意，源極線層70充當源極線SLa。
佈線層50b包含字連接層51b、源極側連接層52b、汲極側連接層53b，及後閘極連接層54b。
如圖28及圖29D中所說明，字連接層51b形成為在列方向上延伸之矩形形狀。針對每一記憶體區塊MBa，以在行方向上對準之「4行」排列字連接層51b。字連接層51b經由各別接觸插塞層511b而在第一字線導電層31Ba至31Bd之列方向上之一端處電連接至第一字線導電層31Ba至31Bd。另外，字連接層51b經由各別接觸插塞層511b而在第二字線導電層31Ca至31Cd之列方向上之另一端處電連接至第二字線導電層31Ca至31Cd。
如圖28及圖29D中所說明，源極側連接層52b形成為在列方向上延伸之矩形形狀。每一記憶體區塊MBa具有提供於其中之兩個源極側連接層52b。兩個源極側連接層52b中之一者經由接觸插塞層521b而在第一字線導電層31Ba至31Bd之列方向上之一端處電連接至源極側導電層41b。另外，兩個源極側連接層52b中之另一者經由接觸插塞層521b而在第二字線導電層31Ca至31Cd之列方向上之另一端處電連接至源極側導電層41b。
如圖28及圖29D中所說明，汲極側連接層53b形成為在列方向上延伸 之矩形形狀。每一記憶體區塊MBa具有提供於其中之兩個汲極側連接層53b。兩個汲極側連接層53b中之一者經由接觸插塞層531b而在第一字線導電層31Ba至31Bd之列方向上之一端處電連接至汲極側導電層42b。另外，兩個汲極側連接層53b中之另一者經由接觸插塞層531b而在第二字線導電層31Ca至31Cd之列方向上之另一端處電連接至汲極側導電層42b。
如圖28及圖29D中所說明，後閘極連接層54b形成為在列方向上延伸之矩形形狀。每一記憶體區塊MBa具有提供於其中之一後閘極連接層54b。每一後閘極連接層54b經由接觸插塞層541b而在第一及第二字線導電層31Ba至31Bd及31Ca至31Cd之列方向上之一端(或另一端)處電連接至後閘極導電層21b。
如圖28及圖29E中所說明，位元線層60b形成為在行方向上延伸之矩形形狀。針對每一記憶體區塊MBa，位元線層60b形成有在列方向上對準之n列。位元線層60b經由各別接觸插塞層61而連接至各別汲極側柱狀半導體層44b之頂面。注意，位元線層60b充當位元線BLa。
如圖28及圖29D中所說明，源極線層70以在行方向上延伸之梯狀形式形成。每一記憶體區塊MBa具有形成於其中的在列方向上延伸之源極線層70之兩個部分。源極線層70在其在列方向上延伸之部分處連接至源極側柱狀半導體層43b之頂面。
亦即，以如下文所描述之(組態1b)及(組態2b)形成根據第三實施例之非揮發性半導體儲存裝置10B。
(組態1b)字連接層51b
●字連接層51b在列方向上自記憶體區塊MBa之兩側延伸至第一及第二字線導電層31B及31C之兩端的附近。
(組態2b)記憶體串MSa
●針對每一記憶體區塊MBa，在行方向上排列之記憶體串MSa之數目(亦即，「m」)為2。
●疊層之第一及第二字線導電層31B及31C之數目(亦即，「n」)為4。
鑒於上述(組態1b)及(組態2b)，根據第三實施例之非揮發性半導體儲存裝置10B經組態以滿足由上述(式1)表示之關係。
(第三實施例中之非揮發性半導體儲存裝置10B之優點)
現在將在下文描述根據第三實施例之非揮發性半導體儲存裝置10B之優點。根據第三實施例之非揮發性半導體儲存裝置10B經組態以滿足由上述(式1)表示之關係。因此，根據第三實施例之非揮發性半導體儲存裝置10B可緩解由字連接層51佔據之區域之增加且減少整個非揮發性半導體儲存裝置10B之佔據區域。
[第四實施例] (第四實施例中之非揮發性半導體儲存裝置10C之一般組態)
現在參看圖30，將在下文描述根據第四實施例之非揮發性半導體儲存裝置10C之一般組態。圖30為說明根據第四實施例之非揮發性半導體儲存裝置10C中之記憶體串MSb的電路圖。注意，相同參考數字表示與第一至第三實施例相同之組件，且在第四實施例中將省略其描述。
如圖30中所說明，不同於第一至第三實施例，根據第四實施例之記憶體串MSb形成為「W-形狀」，如自平行於半導體基板Baa之方向檢視。記憶體串MSb包含串聯連接之三組記憶體電晶體MTrb1至MTrb4、MTrb5至MTrb8及MTrb9至MTrb12，以及兩個後閘極電晶體BGTrb1及BGTrb2。記憶體電晶體MTrb1之一端經由後閘極電晶體BGTrb1而連接至記憶體電晶 體MTrb5之一端。記憶體電晶體MTrb5之一端經由後閘極電晶體BGTrb2而連接至記憶體電晶體MTrb9之一端。記憶體電晶體MTrb4、MTrb8及MTrb12之一端連接至選擇電晶體STrb1、STrb2及STrb3之一端。
現在參看圖31及圖32，將在下文描述根據第四實施例之非揮發性半導體儲存裝置10C之一般組態。圖31示意性地說明根據第四實施例之非揮發性半導體儲存裝置10C之疊層結構，且圖32為其放大視圖。如圖31中所說明，根據第四實施例之非揮發性半導體儲存裝置10C具有在一記憶體區塊MBb中以矩陣形式(具有在列方向上的n列及行方向上的4行)排列之記憶體串MSb。
每一記憶體區塊MBb具有針對每一記憶體串MSb提供之W-形半導體層SCb、字線WLb1至WLb4、選擇閘極線SGb，及後閘極線BGb。
如圖32中所說明，每一W-形半導體層SCb形成為W-形狀(斜向E-形狀或梳狀形式)，如自列方向檢視。每一W-形半導體層SCb具有在關於半導體基板Baa之大體上垂直方向上延伸之複數個(在此狀況下為3個)柱狀部分CLb，及經形成以接合該複數個柱狀部分CLb之下端之接合部分JPb。形成接合部分JPb，將圖32中所說明之行方向視為縱向方向。一記憶體串MSb中所包括之三個柱狀部分CLb亦沿著行方向成一直線地形成。
雖然圖32中未說明，但為記憶體單元之一部分之電荷累積層經由穿隧絕緣薄膜而形成於複數個柱狀部分CLb之周圍，且區塊絕緣薄膜進一步形成於電荷累積層之周圍。另外，字線WLb1至WLb4經由穿隧絕緣薄膜、電荷累積層及區塊絕緣薄膜而形成於該複數個柱狀部分CLb之周圍。
藉由經由層間絕緣薄膜(圖32中未說明)在基板Baa上疊層多層導電薄膜來形成字線WLb1至WLb4。字線WLb1至WLb4經形成為共同連接至以二 維方式且以柵格圖案排列於半導體基板Baa上之3×4記憶體串MS的板狀電極。由於共同連接至以矩陣形式排列之記憶體串MSb之板狀形狀，而非對於每一排列成直線之記憶體串MSb以一狹長條帶圖案(成條帶)形成，故如與以狹長條帶圖案形成相比較，字線WLb1至WLb4可提供一較低佈線電阻。
選擇閘極線SGb(SGb1至SGb4)共同連接至在行方向上對準之複數個柱狀部分CLb，以使得其在柱狀部分CLb之尖端側上提供一條帶圖案，將行方向視為縱向方向。亦即，在列方向上對準之複數個記憶體串MSb各自連接至不同選擇閘極線SGb1至SGb4。
後閘極線BGb經由閘極絕緣薄膜(未圖示)而與接合部分JPb接觸。每一接合部分JPb具有形成於其中之兩個後閘極電晶體BGTrb，其閘電極包括在後閘極線BGb中。
另外，位元線BLb沿著在列方向上對準之柱狀部分CLb而形成，將列方向視為縱向方向。一記憶體串MSb中所包括之三個柱狀部分CLb各自連接至不同位元線BLb0至BLb2。
另外，每一接合部分JPb在三個柱狀部分CLb之間的各別位置處具有形成於其中之兩個後閘極電晶體BGTrb，其閘極包括在後閘極層BGb中。
另外，選擇電晶體SGTrb形成於各別柱狀部分CLb之上端上。選擇電晶體SGTrb共同連接至一選擇閘極線SGb且同時變得導電。該等記憶體串MSb以二維矩陣形式排列於基板Baa上，字線WLb1至WLb4經共同連接。
(第四實施例中之非揮發性半導體儲存裝置10C之疊層結構)
參看圖33至圖35，將在下文描述根據第四實施例之非揮發性半導體儲存裝置10C之疊層結構。圖33為根據第四實施例之非揮發性半導體儲存裝 置10C之列方向上的橫截面圖。圖34為非揮發性半導體儲存裝置10C之行方向上之橫截面圖，且圖35為其俯視平面圖。
如圖33中所說明，根據第四實施例之非揮發性半導體儲存裝置10C具有順序地提供於半導體基板Baa上之後閘極電晶體層20c、記憶體電晶體層30c、選擇電晶體層40c、佈線層50c，及位元線層60c。後閘極電晶體層20c充當後閘極電晶體BGTrb1及BGTrb2。記憶體電晶體層30c充當記憶體電晶體MTrb1至MTrb4、MTrb5至MTrb8及MTrb9至MTrb12。選擇電晶體層40c充當選擇電晶體SGTrb。
如圖33中所說明，後閘極電晶體層20c具有後閘極導電層21c及底部半導體層22c。後閘極導電層21c中之每一者採取在一預定區域上平行於半導體基板Baa延伸之板狀形狀。後閘極導電層21c係針對每一記憶體區塊MBb分離。每一記憶體區塊MBb具有提供於其中之一後閘極導電層21c。底部半導體層22c經形成為距各別後閘極導電層21c之頂面一預定深度。底部半導體層22c經形成以在列方向上延伸，如自上方檢視。如圖35中所說明，底部半導體層22c以一矩陣形式(列方向上之「n列」及行方向上之「4行」)形成，如自上方檢視。每一底部半導體層22c經形成以接合在列方向上對準之三個記憶體柱狀半導體層32c之下端，如下文所描述。後閘極導電層21c及底部半導體層22c係由多晶矽(p-Si)構成。
另外，後閘極電晶體層20c具有穿隧絕緣層、電荷累積層，及區塊絕緣層，如第三實施例中。
在如上文所提及地組態之後閘極電晶體層20c中，後閘極導電層21c充當後閘極電晶體BGTrb1、BGTrb2之控制閘極。後閘極導電層21c亦充當後閘極線BGb之部分。底部半導體層22c包括在記憶體串MSb之W-形底部部 分中。
另外，將後閘極電晶體層20c之組態重述如下：每一後閘極導電層21c經形成以環繞「以列方向上的n列及行方向上的4行排列之底部半導體層22c」。
如圖33中所說明，記憶體電晶體層30c具有字線導電層31D(31Da至31Dd)及記憶體柱狀半導體層32c。字線導電層31Da至31Dd經疊層，且各自採取在一預定區域上在平行於半導體基板Baa之方向上延伸之板狀形狀。字線導電層31Da至31Dd係針對每一記憶體區塊MBb分離。記憶體柱狀半導體層32c經形成以在疊層方向上延伸且穿透字線導電層31Da至31Dd。字線導電層31Da至31Dd及記憶體柱狀半導體層32c係由多晶矽(p-Si)構成。
另外，記憶體電晶體層30c具有穿隧絕緣層、電荷累積層，及區塊絕緣層，如第三實施例中。
在如上文所提及地組態之記憶體電晶體層30c中，字線導電層31Da至31Dd充當記憶體電晶體MTrb1至MTrb4、MTrb5至MTrb8及MTrb9至MTrb12之控制閘極。字線導電層31Da至31Dd亦充當字線WLb1至WLb4之部分。記憶體柱狀半導體層32c包括在記憶體串MSb之W-形側部分中。
另外，將記憶體電晶體層30c之組態重述如下：字線導電層31Da至31Dd經形成以環繞以列方向上的9列及行方向上的4行排列之記憶體柱狀半導體層32c。
如圖33中所說明，選擇電晶體層40c具有導電層41c及柱狀半導體層42c。導電層41c經形成以在列方向上延伸且在行方向上對準。導電層41c係針對每一記憶體區塊MBb分離。柱狀半導體層42c經形成以在疊層方向 上延伸，穿透導電層41c，且與記憶體柱狀半導體層32c之頂面接觸。另外，閘極絕緣層(未圖示)提供於導電層41c與柱狀半導體層42c之間。
在如上文所提及地組態之選擇電晶體層40c中，導電層41c充當選擇電晶體SGTrb之控制閘極。導電層41c亦充當選擇閘極線SGb之部分。
此外，將選擇電晶體層40c之組態重述如下：四個導電層41c經形成以環繞一記憶體區塊MBb中的「以列方向上的9列及行方向上的4行排列之柱狀半導體層42c」。
另外，根據上文所提及之組態，針對每一記憶體區塊MBb，在行方向上排列4行記憶體串MSb，如圖35中所說明。
如圖33中所說明，佈線層50c包含字連接層51c、選擇閘極連接層52c，及後閘極連接層54c。
如圖35中所說明，字連接層51c形成為在列方向上延伸之矩形形狀。針對每一記憶體區塊MBb，以在行方向上對準之「4行」排列字連接層51c。字連接層51c經由各別接觸插塞層511c而在字線導電層31Da至31Dd之列方向上之一端處電連接至字線導電層31Da至31Dd。
如圖35中所說明，選擇閘極連接層52c形成為在列方向上延伸之矩形形狀。選擇閘極連接層52c經由各別接觸插塞層521c而在字線導電層31Da至31Dd之列方向上之另一端處電連接至導電層41c。
如圖35中所說明，後閘極連接層54c形成為在列方向上延伸之矩形形狀。後閘極連接層54c經由各別接觸插塞層541c而在字線導電層31Da至31Dd之列方向上之另一端(或一端)處電連接至後閘極導電層21c。
如圖33中所說明，位元線層60c與佈線層50c形成於相同層中。位元線層60c形成為在行方向上延伸之矩形形狀。如圖35中所說明，針對每一記憶 體區塊MBb，位元線層60c形成有在列方向上對準之n列。位元線層60c分別連接至柱狀半導體層42c之上表面。注意，位元線層60c充當位元線BLb。
亦即，以如下文所描述之(組態1c)及(組態2c)形成根據第四實施例之非揮發性半導體儲存裝置10C。
(組態1c)字連接層51c
●字連接層51c在列方向上自記憶體區塊MBb之一側延伸至字線導電層31D之一端的附近。
(組態2c)記憶體串MSb
●針對每一記憶體區塊MBb，在行方向上排列之記憶體串MSb之數目(亦即，「m」)為4。
●疊層之字線導電層31D之數目(亦即，「n」)為4。
鑒於上述(組態1c)及(組態2c)，根據第四實施例之非揮發性半導體儲存裝置10C經組態以滿足由上述(式1)表示之關係。
(第四實施例中之非揮發性半導體儲存裝置10C之優點)
現在將在下文描述根據第四實施例之非揮發性半導體儲存裝置10C之優點。根據第四實施例之非揮發性半導體儲存裝置10C具有與第一實施例相同之優點，因為其經組態以滿足由上述(式1)表示之關係。
[其他實施例]
雖然已描述非揮發性半導體儲存裝置之實施例，但本發明不意欲限於所揭示之實施例且可在不偏離本發明之精神之情況下對本發明作出各種其他改變、添加、取代或其類似者。

Claims (11)

  1. 一種記憶裝置，其包含：複數個記憶體區塊，該等記憶體區塊中之各者包含含有串聯連接之複數個記憶體單元之複數個記憶體串，該等記憶體區塊中之各者針對與基板平行之各第一區域設置；及複數個佈線層，其等形成於相同平面且沿平行於該基板之第一方向延伸；且該等記憶體區塊中之各者進一步包含：第一導電層，其在該第一區域上平行於該基板地擴展，n層(n為自然數)之該第一導電層形成於疊層方向且由該等複數個記憶體串共用；第一半導體層，其以沿該疊層方向延伸且穿透該等第一導電層之方式形成，該第一半導體層針對該等記憶體串中之各者設置；電荷累積層，其形成於該等第一導電層與該第一半導體層之間，且構成為可累積電荷；第四半導體層，其與排列在該第一方向之複數個該等第一半導體層之下端接合；第四導電層，其設置於該等第一導電層之下且在該第一區域上平行於該基板地擴展，該第四導電層以包圍該第四半導體層之方式形成；及第三閘極絕緣層，其形成於該第四導電層與該第四半導體層之間；且該第四半導體層、該第四導電層之一部分及該第三閘極絕緣層包含於串聯連接於該等記憶體單元間之第三選擇電晶體； 該等記憶串包含該第一半導體層、該等第一導電層之一部分及該電荷累積層，且於垂直於該疊層方向及該第一方向之第二方向針對該等記憶體區塊之各者排列有m行(m為自然數)；該等佈線層沿該第二方向排列，從該記憶區塊之一側向該第一導電層之該第一方向之一端附近延伸而形成，且經由接觸插塞連接於該等第一導電層；且滿足由(式1)表示之關係：m≧n(式1)。
  2. 如請求項1之記憶裝置，其中該等記憶體區塊中之各者進一步包含：第五導電層，其設置於該等第一導電層之上，以排列在該第二方向且延伸於該第一方向之方式形成於該第一區域；第五半導體層，其以自該第一半導體層之頂面沿該疊層方向延伸且穿透該第五導電層之方式形成；及第四閘極絕緣層，其形成於該第五導電層與該第五半導體層之間；且該第五半導體層、該第五導電層之一部分及該第四閘極絕緣層包含於串聯連接於該等記憶體串之一端之複數個第四選擇電晶體。
  3. 一種記憶裝置，其包含：複數個記憶體區塊，該等記憶體區塊中之各者包含含有串聯連接之複數個記憶體單元之複數個記憶體串，該等記憶體區塊中之各者針對與基板 平行之各第一區域設置；及複數個佈線層，其等形成於相同平面且沿平行於該基板之第一方向延伸；且該等記憶體區塊中之各者包含：第一導電層，其在該第一區域上平行於該基板地擴展，n層(n為自然數)之該第一導電層形成於疊層方向且由該等複數個記憶體串共用；第一半導體層，其以沿該疊層方向延伸且穿透該等第一導電層之方式形成，該第一半導體層針對該等記憶體串中之各者設置；電荷累積層，其形成於該等第一導電層與該第一半導體層之間，且構成為可累積電荷；第二導電層，其設置於該等第一導電層之下且在該第一區域上平行於該基板地擴展；第二半導體層，其以自該第一半導體層之底面沿該疊層方向延伸且穿透該第二導電層之方式形成；第一閘極絕緣層，其形成於該第二導電層與該第二半導體層之間；第三導電層，其設置於該第一導電層之上，以排列在該第二方向且延伸於該第一方向之方式形成於該第一區域；第三半導體層，其以自該第一半導體層之頂面沿該疊層方向延伸且穿透該第三導電層之方式形成；第二閘極絕緣層，其形成於該第三導電層與該第三半導體層之間；且該第二半導體層、該第二導電層之一部分及該第一閘極絕緣層包含於串聯連接於該等記憶體串之一端之複數個第一選擇電晶體； 該第三半導體層、該第三導電層之一部分及該第二閘極絕緣層包含於串聯連接於該等記憶體串之另一端之複數個第二選擇電晶體；該等記憶串包含該第一半導體層、該等第一導電層之一部分及該電荷累積層，且於垂直於該疊層方向及該第一方向之第二方向針對該等記憶體區塊之各者排列有m行(m為自然數)；該等佈線層沿該第二方向排列，從該記憶區塊之兩側向該等第一導電層之該第一方向之兩端附近延伸而形成，且經由接觸插塞連接於該等第一導電層；且滿足由(式2)表示之關係：m≧n/2(式2)。
  4. 如請求項3之記憶裝置，其中該等n層之第一導電層所具有之該第一方向之端部形成為彼此呈階梯式之關係。
  5. 如請求項3之記憶裝置，其進一步包含：第一列解碼器電路，其針對該等記憶體區塊中之各者設置一個；且該第一列解碼器電路經由該等佈線層對該等記憶體單元之閘極選擇性地供給特定電壓。
  6. 如請求項3之記憶裝置，其進一步包含：第二列解碼器電路，其針對該等記憶體區塊中之各者設置一個；且該第二列解碼器電路對該等第一選擇電晶體之閘極及該等第二選擇 電晶體之閘極選擇性地供給特定電壓。
  7. 一種記憶裝置，其包含：複數個記憶體區塊，該等記憶體區塊中之各者包含含有串聯連接之複數個記憶體單元之複數個記憶體串，該等記憶體區塊中之各者針對與基板平行之各第一區域設置；及複數個佈線層，其等形成於相同平面且沿平行於該基板之第一方向延伸；且該等記憶體區塊中之各者包含：第一導電層，其形成為含有於該第一區域沿該第一方向延伸之複數個突出部分之梳齒形狀，n層(n為自然數)之該第一導電層形成於疊層方向且由該等複數個記憶體串共用；第二導電層，其形成為含有於該第一區域沿該第一方向延伸之複數個突出部分之梳齒形狀，n層之該第二導電層形成於該疊層方向且由該等複數個記憶體串共用，該等第二導電層之該等突出部分位於該等第一導電層之該等突出部分之間；第一半導體層，其以穿透該等第一導電層之方式形成，該第一半導體層針對該等記憶體串中之各者設置；第二半導體層，其以穿透該第二導電層之方式形成，該第二半導體層針對該等記憶體串中之各者設置；第三半導體層，其以接合該第一半導體層與該第二半導體層之各底部部分之方式形成；及電荷累積層，其形成於該等第一導電層與該第一半導體層之間、及 該第二導電層與該第二半導體層之間，且構成為可累積電荷；且該等記憶串包含該等第一導電層、該第二導電層、該第一半導體層、該第二半導體層、該第三半導體層及該電荷累積層，且於垂直於該疊層方向及該第一方向之第二方向針對該等記憶體區塊之各者排列有m行(m為自然數)；該等佈線層沿該第二方向排列，從該記憶區塊之兩側向該第一導電層及該第二導電層之該第一方向之兩端附近延伸而形成，且經由接觸插塞連接於該第一導電層或該第二導電層；且滿足由(式3)表示之關係：m≧n(式3)。
  8. 如請求項7之記憶裝置，其中該等記憶體區塊中之各者進一步包含：第五導電層，其以包圍該第三半導體層之方式形成；及第三閘極絕緣層，其形成於該第三半導體層與該第五導電層之間；且該第三半導體層、該第五導電層之一部分及該第三閘極絕緣層包含於串聯連接於該等記憶體單元間之第三選擇電晶體。
  9. 如請求項7之記憶裝置，其中該等n層之第一導電層及該第二導電層所具有之該第一方向之端部形成為彼此呈階梯式之關係。
  10. 如請求項7之記憶裝置，其中該等記憶體區塊中之各者進一步包含：第三導電層，其設置於該等第一導電層之上，以排列在該第二方向且延伸於該第一方向之方式形成於該第一區域；第四導電層，其設置於該第二導電層之上，以位於排列在該第二方向之該等第三導電層之間且延伸於該第一方向之方式形成；第四半導體層，其以自該第一半導體層之頂面沿該疊層方向延伸且穿透該第三導電層之方式形成；第五半導體層，其以自該第二半導體層之頂面沿該疊層方向延伸且穿透該第四導電層之方式形成；第一閘極絕緣層，其形成於該第三導電層與該第四半導體層之間；及第二閘極絕緣層，其形成於該第四導電層與該第五半導體層之間；且該第四半導體層、該第三導電層之一部分及該第一閘極絕緣層包含於串聯連接於該等記憶體串之一端之複數個第一選擇電晶體；該第五半導體層、該第四導電層之一部分及該第二閘極絕緣層包含於串聯連接於該等記憶體串之另一端之複數個第二選擇電晶體。
  11. 如請求項10之記憶裝置，其進一步包含：兩個列解碼器電路，其等針對該等記憶體區塊中之各者設置；且該等列解碼器電路之各者經由該佈線層對該等記憶體單元之閘極選擇性地供給特定電壓，且對該等第一選擇電晶體之閘極及該等第二選擇電晶體之閘極選擇性地供給特定電壓。
TW106100068A 2008-09-26 2009-09-10 記憶裝置 TWI620184B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008248350A JP5086959B2 (ja) 2008-09-26 2008-09-26 不揮発性半導体記憶装置
JP2008-248350 2008-09-26

Publications (2)

Publication Number Publication Date
TW201732818A TW201732818A (zh) 2017-09-16
TWI620184B true TWI620184B (zh) 2018-04-01

Family

ID=42059615

Family Applications (4)

Application Number Title Priority Date Filing Date
TW104127136A TWI576997B (zh) 2008-09-26 2009-09-10 非揮發性半導體儲存裝置
TW098130577A TWI418019B (zh) 2008-09-26 2009-09-10 非揮發性半導體儲存裝置
TW102139134A TWI505448B (zh) 2008-09-26 2009-09-10 非揮發性半導體儲存裝置
TW106100068A TWI620184B (zh) 2008-09-26 2009-09-10 記憶裝置

Family Applications Before (3)

Application Number Title Priority Date Filing Date
TW104127136A TWI576997B (zh) 2008-09-26 2009-09-10 非揮發性半導體儲存裝置
TW098130577A TWI418019B (zh) 2008-09-26 2009-09-10 非揮發性半導體儲存裝置
TW102139134A TWI505448B (zh) 2008-09-26 2009-09-10 非揮發性半導體儲存裝置

Country Status (6)

Country Link
US (1) US8334551B2 (zh)
EP (1) EP2351075A4 (zh)
JP (1) JP5086959B2 (zh)
KR (1) KR101252380B1 (zh)
TW (4) TWI576997B (zh)
WO (1) WO2010035609A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI717784B (zh) * 2019-03-22 2021-02-01 日商東芝記憶體股份有限公司 半導體儲存裝置
TWI736120B (zh) * 2019-09-04 2021-08-11 日商鎧俠股份有限公司 半導體記憶裝置及其製造方法
TWI765529B (zh) * 2020-09-17 2022-05-21 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5275052B2 (ja) 2009-01-08 2013-08-28 株式会社東芝 不揮発性半導体記憶装置
JP4913188B2 (ja) 2009-09-18 2012-04-11 株式会社東芝 不揮発性半導体記憶装置
JP5259552B2 (ja) 2009-11-02 2013-08-07 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
JP5297342B2 (ja) 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
JP2012059830A (ja) * 2010-09-07 2012-03-22 Toshiba Corp 半導体記憶装置
JP2012069205A (ja) 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
KR101177215B1 (ko) * 2010-10-26 2012-08-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP5351201B2 (ja) * 2011-03-25 2013-11-27 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2012252741A (ja) * 2011-06-02 2012-12-20 Toshiba Corp 不揮発性半導体記憶装置
JP2013012553A (ja) 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置
JP6140400B2 (ja) 2011-07-08 2017-05-31 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
JP2013065382A (ja) 2011-09-20 2013-04-11 Toshiba Corp 不揮発性半導体記憶装置
JP5524158B2 (ja) 2011-09-26 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
JP2013102008A (ja) * 2011-11-08 2013-05-23 Toshiba Corp 不揮発性半導体記憶装置
US8796778B2 (en) 2011-12-09 2014-08-05 Micron Technology, Inc. Apparatuses and methods for transposing select gates
JP5562995B2 (ja) * 2012-03-22 2014-07-30 株式会社東芝 半導体記憶装置
US8609536B1 (en) * 2012-07-06 2013-12-17 Micron Technology, Inc. Stair step formation using at least two masks
KR102003529B1 (ko) 2012-08-22 2019-07-25 삼성전자주식회사 적층된 전극들을 형성하는 방법 및 이를 이용하여 제조되는 3차원 반도체 장치
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US8902670B2 (en) 2012-08-31 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2014187176A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
KR20140137632A (ko) 2013-05-23 2014-12-03 에스케이하이닉스 주식회사 반도체 장치
WO2015013689A2 (en) 2013-07-25 2015-01-29 Aplus Flash Technology, Inc. Nand array hiarchical bl structures for multiple-wl and all -bl simultaneous erase, erase-verify, program, program-verify, and read operations
JP2015028988A (ja) * 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置
US9293205B2 (en) 2013-09-14 2016-03-22 Aplus Flash Technology, Inc Multi-task concurrent/pipeline NAND operations on all planes
US9202785B2 (en) * 2013-11-08 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit capacitor having vias
US9613704B2 (en) 2013-12-25 2017-04-04 Aplus Flash Technology, Inc 2D/3D NAND memory array with bit-line hierarchical structure for multi-page concurrent SLC/MLC program and program-verify
US9263461B2 (en) * 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
WO2016014731A1 (en) 2014-07-22 2016-01-28 Aplus Flash Technology, Inc. Yukai vsl-based vt-compensation for nand memory
JP2016171215A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置
EP3404697A4 (en) * 2016-01-13 2019-12-25 Toshiba Memory Corporation SEMICONDUCTOR STORAGE DEVICE
US10043796B2 (en) 2016-02-01 2018-08-07 Qualcomm Incorporated Vertically stacked nanowire field effect transistors
US9947680B2 (en) * 2016-09-16 2018-04-17 Toshiba Memory Corporation Semiconductor memory device
KR20180073161A (ko) 2016-12-22 2018-07-02 삼성전자주식회사 수직형 메모리 장치
JP2020047642A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 半導体記憶装置
JP2020092141A (ja) * 2018-12-04 2020-06-11 キオクシア株式会社 半導体記憶装置
US10847526B1 (en) * 2019-07-26 2020-11-24 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
JP2021048371A (ja) * 2019-09-20 2021-03-25 キオクシア株式会社 半導体記憶装置
JP7446879B2 (ja) 2020-03-18 2024-03-11 キオクシア株式会社 半導体記憶装置
JP7527875B2 (ja) 2020-07-20 2024-08-05 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070252201A1 (en) * 2006-03-27 2007-11-01 Masaru Kito Nonvolatile semiconductor memory device and manufacturing method thereof
US20080067583A1 (en) * 2006-09-15 2008-03-20 Masaru Kidoh Nonvolatile semiconductor memory device and manufacturing method thereof
US20080099819A1 (en) * 2006-10-17 2008-05-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage apparatus and method for manufacturing the same
US20080173932A1 (en) * 2007-01-10 2008-07-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method for manufacturing the same
US20080186771A1 (en) * 2007-02-01 2008-08-07 Ryota Katsumata Nonvolatile semiconductor memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2807906B2 (ja) 1989-09-20 1998-10-08 株式会社松村機械製作所 管継手
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
WO2007004253A1 (ja) * 2005-06-30 2007-01-11 Spansion Llc 不揮発性記憶装置、および不揮発性記憶装置の制御方法
JP2007207380A (ja) * 2006-02-03 2007-08-16 Renesas Technology Corp 不揮発性半導体記憶装置
JP2008112285A (ja) * 2006-10-30 2008-05-15 Toshiba Corp 不揮発性メモリシステム
JP4908238B2 (ja) 2007-01-11 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP5259552B2 (ja) 2009-11-02 2013-08-07 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070252201A1 (en) * 2006-03-27 2007-11-01 Masaru Kito Nonvolatile semiconductor memory device and manufacturing method thereof
US20080067583A1 (en) * 2006-09-15 2008-03-20 Masaru Kidoh Nonvolatile semiconductor memory device and manufacturing method thereof
US20080099819A1 (en) * 2006-10-17 2008-05-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage apparatus and method for manufacturing the same
US20080173932A1 (en) * 2007-01-10 2008-07-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method for manufacturing the same
US20080186771A1 (en) * 2007-02-01 2008-08-07 Ryota Katsumata Nonvolatile semiconductor memory

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
H. TANAKA ET AL., "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory", 2007 IEEE Symposium on VLSI Technology Digest of Technical Papers,12~14 June 2007 *
H. TANAKA ET AL., "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory", 2007 IEEE Symposium on VLSI Technology Digest of Technical Papers,12~14 June 2007,

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI717784B (zh) * 2019-03-22 2021-02-01 日商東芝記憶體股份有限公司 半導體儲存裝置
TWI736120B (zh) * 2019-09-04 2021-08-11 日商鎧俠股份有限公司 半導體記憶裝置及其製造方法
TWI765529B (zh) * 2020-09-17 2022-05-21 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
JP2010080729A (ja) 2010-04-08
TW201601290A (zh) 2016-01-01
JP5086959B2 (ja) 2012-11-28
TWI576997B (zh) 2017-04-01
KR101252380B1 (ko) 2013-04-08
EP2351075A4 (en) 2013-05-01
TW201732818A (zh) 2017-09-16
TWI505448B (zh) 2015-10-21
EP2351075A1 (en) 2011-08-03
TW201423960A (zh) 2014-06-16
WO2010035609A1 (en) 2010-04-01
TWI418019B (zh) 2013-12-01
US8334551B2 (en) 2012-12-18
TW201021200A (en) 2010-06-01
KR20110049876A (ko) 2011-05-12
US20110175159A1 (en) 2011-07-21

Similar Documents

Publication Publication Date Title
TWI620184B (zh) 記憶裝置
US8107286B2 (en) Three-dimensional nonvolatile semiconductor memory device for curbing a leak current and method of data read therein
KR101109316B1 (ko) 비휘발성 반도체 메모리 장치
KR100774042B1 (ko) 불휘발성 반도체 기억 장치
US8605508B2 (en) Non-volatile semiconductor storage device having control circuit to control voltages to select transistor for erase operation
JP2019096885A (ja) 不揮発性メモリ装置
US11355194B2 (en) Non-volatile memory device
TW201631585A (zh) 用於三維反及閘快閃記憶體的and型sgvc結構
KR20190042387A (ko) 로우 디코더를 포함하는 비휘발성 메모리 장치
JP2012203969A (ja) 不揮発性半導体記憶装置
KR20200140139A (ko) 비휘발성 메모리 장치
US10984871B2 (en) Non-volatile memory device and method of erasing the same
US20230410919A1 (en) Three-dimensional flash memory for improving integration and operation method thereof
US20220285391A1 (en) Semiconductor storage device and method for manufacturing the same
US12062606B2 (en) Memory device
US20240145004A1 (en) Three-dimensional flash memory and operation method therefor
TW202349401A (zh) 半導體記憶裝置
TW202349681A (zh) 半導體記憶裝置
CN118159027A (zh) 半导体存储器装置