KR101252380B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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마사루 기또
히데아끼 아오찌
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Abstract

각 메모리 블록은, 제1 영역에 걸쳐 기판에 평행하게 확장되는 제1 도전층 - 제1 도전층의 n개 층은 적층 방향으로 형성되며 복수의 메모리 스트링에 의해 공유됨 - 과, 제1 반도체층과, 전하 축적층을 포함한다. 메모리 스트링들은 메모리 블록들 각각에 대하여 제2 방향으로 m개 컬럼으로 배열된다. 배선층들은 제2 방향으로 배열되고, 메모리 블록의 일측으로부터 제1 방향으로 제1 도전층의 일단 근방으로 연장되도록 형성되고, 제1 도전층들에 컨택트 플러그들을 통해 접속된다. (수식 1)로 표현되는 관계, 즉, (수식) m≥n을 만족한다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치에 관한 것이다.
NAND형 플래시 메모리의 비트 밀도 향상에 있어서는, 미세화 기술이 한계에 도달함에 따라 메모리 셀의 적층화가 기대되고 있다. 일례로, 종형 트랜지스터를 사용해서 메모리 셀을 구성한 적층형 NAND형 플래시 메모리가 제안되어 있다(예를 들어, 특허 문헌 1 참조). 여기서, 특허 문헌 1에 기재된 기술을 사용한 경우, 적층 수가 증가할수록, 콘택트 게이트(CG)와 선택 게이트(SG)의 수가 증가하여, 주변 회로의 면적이 증가하게 된다.
따라서, 서로 다른 메모리 스트링들의 콘택트 게이트들을 동일한 전위로 설정함으로써, 독립적으로 구동되는 콘택트 게이트들의 수를 실질적으로 저감시키는 기술이 개시되어 있다(예를 들어, 특허 문헌 2). 이처럼, 특허 문헌 1 및 특허 문헌 2에 개시된 기술들을 조합하면, 메모리 셀을 적층형으로 구성하더라도, 구동해야 할 콘택트 게이트들의 개수 증가를 억제할 수 있다. 그러나, 구동해야 할 선택 게이트들의 개수 증가에 관련된 문제점들에는 대응할 수 없다.
특허 문헌 1. 일본 특허공개 제2007-266143호 공보 특허 문헌 2. 일본 특허 제3107693호 공보
본 발명의 일 양태는, 복수의 메모리 블록 - 상기 메모리 블록들 각각은, 복수의 메모리 셀이 직렬 접속된 복수의 메모리 스트링을 포함하고, 기판에 평행한 각 제1 영역마다 배치됨 - 과, 동일한 면에 형성되고 상기 기판에 평행한 제1 방향으로 연장되는 복수의 배선층을 포함하고, 상기 메모리 블록들 각각은 상기 제1 영역에 걸쳐 상기 기판에 평행하게 확장되고 적층 방향으로 n개 층으로 형성되고 상기 복수의 메모리 스트링에 의해 공유되는 제1 도전층과, 적층 방향으로 연장되고 상기 제1 도전층들을 관통하도록 형성되고, 상기 메모리 스트링들 각각마다 배치되는 제1 반도체층과, 상기 제1 도전층들과 상기 제1 반도체층 사이에 형성되고, 전하를 축적할 수 있도록 구성된 전하 축적층과, 상기 제1 도전층들 아래에 배치되고, 상기 제1 영역에 걸쳐 상기 기판에 평행하게 확장되는 제2 도전층과, 상기 제1 반도체층의 하면으로부터 적층 방향으로 연장되며 상기 제2 도전층을 관통하도록 형성된 제2 반도체층과, 상기 제2 도전층과 상기 제2 반도체층 사이에 형성된 제1 게이트 절연층과, 상기 제1 도전층들 위에 배치되고, 상기 제1 영역에서, 제2 방향으로 정렬되고 상기 제1 방향으로 연장되도록 형성된 제3 도전층과, 상기 제1 반도체층의 상면으로부터 적층 방향으로 연장되고 상기 제3 도전층을 관통하도록 형성된 제3 반도체층과, 상기 제3 도전층과 상기 제3 반도체층 사이에 형성된 제2 게이트 절연층을 포함하고, 상기 제2 반도체층, 상기 제2 도전층의 일부 및 상기 제1 게이트 절연층은 상기 메모리 스트링들의 일단들에 직렬 접속된 복수의 제1 선택 트랜지스터에 포함되고, 상기 제3 반도체층, 상기 제3 도전층의 일부 및 상기 제2 게이트 절연층은 상기 메모리 스트링들의 타단들에 직렬 접속된 복수의 제2 선택 트랜지스터에 포함되고, 상기 메모리 스트링들은, 상기 제1 반도체층, 상기 제1 도전층들의 일부 및 상기 전하 축적층을 포함하고, 상기 메모리 블록들 각각마다 상기 적층 방향 및 상기 제1 방향에 직교하는 상기 제2 방향으로 m개 컬럼(column)으로 배치되고, 상기 배선층들은, 상기 제2 방향으로 배치되고, 상기 메모리 블록의 일측으로부터 상기 제1 방향으로 상기 제1 도전층의 일단의 근방으로 연장되도록 형성되고, 상기 제1 도전층들에 콘택트 플러그들을 통해 접속되고, m≥n (수식 1)으로 표현되는 관계가 만족되는, 불휘발성 반도체 기억 장치를 제공한다.
또한, 본 발명의 다른 일 양태는, 복수의 메모리 블록 - 상기 메모리 블록들 각각은, 복수의 메모리 셀이 직렬 접속된 복수의 메모리 스트링을 포함하고, 기판에 평행한 각 제1 영역마다 배치됨 - 과, 동일한 면에 형성되고 상기 기판에 평행한 제1 방향으로 연장되는 복수의 배선층을 포함하고, 상기 메모리 블록들 각각은 상기 제1 영역에 걸쳐 상기 기판에 평행하게 확장되고 적층 방향으로 n개 층으로 형성되고 상기 복수의 메모리 스트링에 의해 공유되는 제1 도전층과, 적층 방향으로 연장되고 상기 제1 도전층들을 관통하도록 형성되고, 상기 메모리 스트링들 각각마다 배치되는 제1 반도체층과, 상기 제1 도전층들과 상기 제1 반도체층 사이에 형성되고, 전하를 축적할 수 있도록 구성된 전하 축적층과, 상기 제1 도전층들 아래에 배치되고, 상기 제1 영역에 걸쳐 상기 기판에 평행하게 확장되는 제2 도전층과, 상기 제1 반도체층의 하면으로부터 적층 방향으로 연장되며 상기 제2 도전층을 관통하도록 형성된 제2 반도체층과, 상기 제2 도전층과 상기 제2 반도체층 사이에 형성된 제1 게이트 절연층과, 상기 제1 도전층들 위에 배치되고, 상기 제1 영역에서, 제2 방향으로 정렬되고 상기 제1 방향으로 연장되도록 형성된 제3 도전층과, 상기 제1 반도체층의 상면으로부터 적층 방향으로 연장되고 상기 제3 도전층을 관통하도록 형성된 제3 반도체층과, 상기 제3 도전층과 상기 제3 반도체층 사이에 형성된 제2 게이트 절연층을 포함하고, 상기 제2 반도체층, 상기 제2 도전층의 일부 및 상기 제1 게이트 절연층은 상기 메모리 스트링들의 일단들에 직렬 접속된 복수의 제1 선택 트랜지스터에 포함되고, 상기 제3 반도체층, 상기 제3 도전층의 일부 및 상기 제2 게이트 절연층은 상기 메모리 스트링들의 타단들에 직렬 접속된 복수의 제2 선택 트랜지스터에 포함되고, 상기 메모리 스트링들은, 상기 제1 반도체층, 상기 제1 도전층들의 일부 및 상기 전하 축적층을 포함하고, 상기 메모리 블록들 각각마다 상기 적층 방향 및 상기 제1 방향에 직교하는 상기 제2 방향으로 m개 컬럼으로 배치되고, 상기 배선층들은, 상기 제2 방향으로 배치되고, 상기 메모리 블록의 양측으로부터 상기 제1 방향으로 상기 제1 도전층들의 양단들의 근방으로 연장되도록 형성되고, 상기 제1 도전층들에 콘택트 플러그들을 통해 접속되고, m≥n/2 (수식 2)으로 표현되는 관계가 만족되는, 불휘발성 반도체 기억 장치를 제공한다.
또한, 본 발명의 또 다른 일 양태는, 복수의 메모리 블록 - 상기 메모리 블록들 각각은, 복수의 메모리 셀이 직렬 접속된 복수의 메모리 스트링을 포함하고, 기판에 평행한 각 제1 영역마다 배치됨 - 과, 동일한 면에 형성되고 상기 기판에 평행한 제1 방향으로 연장되는 복수의 배선층을 포함하고, 상기 메모리 블록들 각각은 상기 제1 영역에서 상기 제1 방향으로 연장되는 복수의 돌출부를 갖는 빗살 모양으로 형성되고, 적층 방향으로 n개 층으로 형성되고 상기 복수의 메모리 스트링에 의해 공유되는 제1 도전층과, 상기 제1 영역에서 상기 제1 방향으로 연장되는 복수의 돌출부를 갖는 빗살 모양으로 형성되고, 적층 방향으로 n개 층으로 형성되고 상기 복수의 메모리 스트링에 의해 공유되어, 상기 제1 도전층들의 상기 돌출부들 사이에 돌출부들이 배치되도록 형성된 제2 도전층과, 상기 제1 도전층들을 관통하도록 형성되고, 상기 메모리 스트링들 각각마다 배치된 제1 반도체층과, 상기 제2 도전층을 관통하도록 형성되고, 상기 메모리 스트링들 각각마다 배치된 제2 반도체층과, 상기 제1 반도체층과 상기 제2 반도체층의 각 저부들을 연결하도록 형성된 제3 반도체층과, 상기 제1 도전층들과 상기 제1 반도체층 사이 및 상기 제2 도전층과 상기 제2 반도체층 사이에 형성되고, 전하를 축적할 수 있도록 구성된 전하 축적층을 포함하고, 상기 메모리 스트링들은, 상기 제1 도전층들, 상기 제2 도전층, 상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 전하 축적층을 포함하고, 상기 메모리 블록들 각각마다 상기 적층 방향 및 상기 제1 방향에 직교하는 제2 방향으로 m개 컬럼으로 배치되고, 상기 배선층들은, 상기 제2 방향으로 배치되고, 상기 메모리 블록의 양측으로부터 상기 제1 방향으로 상기 제1 도전층과 상기 제2 도전층의 양단들 근방으로 연장되도록 형성되고, 상기 제1 도전층 또는 상기 제2 도전층에 콘택트 플러그들을 통해 접속되고, m≥n (수식 3)으로 표현되는 관계가 만족되는, 불휘발성 반도체 기억 장치를 제공한다.
도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 회로도이다.
도 2는 도 1의 확대도이다.
도 3은 제1 실시 형태에 따른 메모리 트랜지스터영역 AR1의 적층 구조를 도시하는 개략도이다.
도 4는 도 3의 확대도이다.
도 5a는 워드선 구동 회로(110)를 도시하는 회로도이다.
도 5b는 선택 게이트선 구동 회로(120)를 도시하는 회로도이다.
도 5c는 소스선 구동 회로(160)를 도시하는 회로도이다.
도 6은 승압 회로(140A 내지 140C)를 도시하는 회로도이다.
도 7a는 승압 회로(140A 내지 140C)의 동작을 나타내는 타이밍 차트이다.
도 7b는 승압 회로(140A 내지 140C)의 동작을 나타내는 타이밍 차트이다.
도 8a는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)에 의한 판독 동작을 도시하는 타이밍 차트이다.
도 8b는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)에 의한 판독 동작을 나타내는 타이밍 차트이다.
도 8c는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)에 의한 판독 동작을 도시하는 타이밍 차트이다.
도 9a는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)에 의한 프로그램 동작을 도시하는 타이밍 차트이다.
도 9b는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)에 의한 프로그램 동작을 도시하는 타이밍 차트이다.
도 9c는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)에 의한 프로그램 동작을 도시하는 타이밍 차트이다.
도 10a는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)에 의한 소거 동작을 도시하는 타이밍 차트이다.
도 10b는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)에 의한 소거 동작을 도시하는 타이밍 차트이다.
도 10c는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)에 의한 소거 동작을 도시하는 타이밍 차트이다.
도 11은 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 로우 방향 단면도이다.
도 12는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 컬럼 방향 단면도이다.
도 13은 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 상면도이다.
도 14는 도 11의 일부 확대도이다.
도 15는 도 11의 일부 확대도이다.
도 16은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)의 로우 방향 단면도이다.
도 17은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)의 컬럼 방향 단면도이다.
도 18은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)의 상면도이다.
도 19는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 회로도이다.
도 20은 도 19의 확대도이다.
도 21은 제3 실시 형태에 따른 메모리 트랜지스터 영역 ARa1의 적층 구조를 도시하는 개략도이다.
도 22는 도 21의 확대 단면도이다.
도 23a는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)에 의한 판독 동작을 도시하는 타이밍 차트이다.
도 23b는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)에 의한 판독 동작을 도시하는 타이밍 차트이다.
도 23c는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)에 의한 판독 동작을 도시하는 타이밍 차트이다.
도 24a는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)에 의한 프로그램 동작을 도시하는 타이밍 차트이다.
도 24b는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)에 의한 프로그램 동작을 도시하는 타이밍 차트이다.
도 24c는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)에 의한 프로그램 동작을 도시하는 타이밍 차트이다.
도 25a는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)에 의한 소거 동작을 도시하는 타이밍 차트이다.
도 25b는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)에 의한 소거 동작을 도시하는 타이밍 차트이다.
도 25c는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)에 의한 소거 동작을 도시하는 타이밍 차트이다.
도 26은 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 로우 방향 단면도이다.
도 27은 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 컬럼 방향 단면도이다.
도 28은 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 상면도이다.
도 29a는 도 28의 일부 층들을 도시하는 상면도이다.
도 29b는 도 28의 일부 층들을 도시하는 상면도이다.
도 29c는 도 28의 일부 층들을 도시하는 상면도이다.
도 29d는 도 28의 일부 층들을 도시하는 상면도이다.
도 29e는 도 28의 일부 층들을 도시하는 상면도이다.
도 30은 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 메모리 스트링 MSb를 도시하는 회로도이다.
도 31은 제4 실시 형태에 따른 메모리 트랜지스터 영역의 적층 구조를 도시하는 개략도이다.
도 32는 도 31의 확대도이다.
도 33은 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 로우 방향 단면도이다.
도 34는 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 컬럼 방향 단면도이다.
도 35는 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 상면도이다.
이하, 도면을 참조하여 본 발명에 관한 불휘발성 반도체 기억 장치의 실시 형태들을 설명한다.
[제1 실시 형태]
(제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 개략적인 구성)
우선, 도 1을 참조하여 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 개략적인 구성을 설명한다. 도 1은 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 회로도이다.
도 1에 도시한 바와 같이, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)는 메모리 트랜지스터영역 AR1 및 그 주변에 설치된 주변 영역 AR2를 포함한다. 각 메모리 트랜지스터 영역 AR1은 전기적으로 재기입 가능한 메모리 트랜지스터 MTr1 내지 MTr4(메모리 셀)를 구비하는 영역이다. 주변 영역 AR2는 메모리 트랜지스터 MTr1 내지 MTr4 등에 인가되는 전압을 제어하기 위한 서로 다른 제어 회로들을 구비하는 영역이다.
각 메모리 트랜지스터 영역 AR1은 복수의 메모리 블록 MB를 포함하고, 각 메모리 블록은 n개 로우와 4개 컬럼의 메모리 스트링 MS를 갖는다. 각 메모리 스트링 MS는, 도 2에 도시한 바와 같이, 전기적으로 재기입 가능한 4개의 메모리 트랜지스터 MTr1 내지 MTr4가 직렬 접속된 구성을 갖는다. 각 메모리 스트링 MS의 일단 및 타단에는 소스측 선택 트랜지스터 SSTr 및 드레인측 선택 트랜지스터 SDTr이 각각 설치되어 있다. 소스측 선택 트랜지스터 SSTr 및 드레인측 선택 트랜지스터 SDTr은 메모리 스트링 MS의 도통을 제어한다. 메모리 트랜지스터 MTr1 내지 MTr4의 제어 게이트는 워드선 WL1 내지 WL4에 접속되어 있다. 소스측 선택 트랜지스터 SSTr의 제어 게이트는 소스측 선택 게이트선 SGS에 접속되어 있다. 드레인측 선택 트랜지스터 SDTr의 제어 게이트는 드레인측 선택 게이트선 SGD에 접속되어 있다.
메모리 트랜지스터 영역 AR1은, 도 3에 도시한 바와 같이, 복수의 메모리 블록 MB를 포함한다. N개의 메모리 블록 MB이 소정 방향으로 일렬로 배열되어 있다. 각 메모리 블록 MB마다 하나의 로우 디코더 회로(170a)와 하나의 로우 디코더 회로(170b)가 설치되어 있다. 로우 디코더 회로(170a, 170b)의 상세한 구성에 대해서는 후술한다.
또한, 제1 실시 형태에 따르면, 도 3에 도시한 바와 같이, 워드선 WL1 내지 WL4는 하나의 메모리 블록 MB에서 컬럼 방향(후술)으로 인접하는 4개의 메모리 스트링 MS에 의해 공유된다. 다시 말하면, 워드선 WL1 내지 WL4는 하나의 메모리 블록 MB에서 컬럼 방향으로 인접하는 4개의 메모리 스트링 MS를 응집한다. 워드선 WL1 내지 WL4는 각 메모리 블록 MB에 대응하는 로우 디코더 회로(170a, 170b)에 접속되어 있다는 점에 주목한다.
이제, 도 4를 참조하여 메모리 트랜지스터 영역 AR1의 적층 구조를 개략적으로 설명한다. 도 4는 메모리 트랜지스터 영역 AR1의 적층 구조를 도시하는 개략도이다.
도 4에 도시한 바와 같이, 메모리 트랜지스터 영역 AR1은 기판 Ba 상에 배열된 복수의 메모리 블록 MB를 포함한다. 다시 말하면, 하나의 메모리 블록 MB는 소정 영역마다 형성되어 있다. 또한, 메모리 블록 MB 위에는 메모리 블록 MB에 연결되는 배선(도시하지 않음)이 형성되어 있다는 점에 주목한다. 배선에 관한 상세한 것은 후술한다.
도 4에 도시한 바와 같이, 각 메모리 블록 MB는 적층 방향으로 연장되는 복수의 메모리 스트링 MS를 구비한다.
메모리 스트링 MS는 각 메모리 블록 MB에서 로우 및 컬럼 방향으로 매트릭스 형상으로 배열되어 있다. 메모리 스트링 MS는 로우 방향(컬럼 방향)으로부터 볼 때 "I" 형상으로 형성되어 있다. 제1 실시 형태에 따른 메모리 스트링 MS는, 각 메모리 블록 MB마다 로우 방향으로 "n개의 로우"와 컬럼 방향으로 "4개의 컬럼"으로 설치되어 있다. 여기서, 로우 방향은 후술하는 드레인측 선택 게이트선 SGD1 내지 SGD4가 연장되는 방향(적층 방향에 직교하는 방향)이며, 컬럼 방향은 비트선 BL1 내지 BLn이 연장되는 방향(적층 방향 및 로우 방향에 직교하는 방향)이다.
각 메모리 블록 MB는, 복수의 메모리 스트링 MS에 의해 공유되는 4층의 워드선 WL1 내지 WL4, 각 메모리 스트링 MS마다 설치되는 기둥 형상(columnar) 반도체 CL0 및 전하 축적층을 구비한다.
워드선 WL1 내지 WL4는 소정 영역 내에서 기판 Ba에 평행하게 2차원적으로 확장된다. 즉, 소정 영역에서는, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr1의 게이트의 모두가 워드선 WL1에 공통 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr2의 게이트의 모두가 워드선 WL2에 공통 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr3의 게이트의 모두가 워드선 WL3에 공통 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr4의 게이트의 모두가 워드선 WL4에 공통 접속되어 있다.
기둥 형상 반도체 CL0은 적층 방향으로 연장되도록 형성되어 있다. 기둥 형상 반도체 CL0은 워드선 WL1 내지 WL4를 관통하도록 형성되어 있다. 기둥 형상 반도체 CL0은 기판 Ba의 P-웰(well) 영역 Ba1 상에 형성된 n+ 영역 상에 형성되어 있다.
전하 축적층은 워드선 WL1 내지 WL4과 기둥 형상 반도체 CL0 사이에 형성되어 있다. 전하 축적층은 전하를 축적할 수 있도록 구성되어 있다.
메모리 트랜지스터 MTr1 내지 MTr4는 워드선 WL1 내지 WL4, 기둥 형상 반도체 CL0 및 전하 축적층을 포함한다.
또한, 각 메모리 블록 MB는 메모리 스트링 MS의 일단에 직렬 접속된 복수의 소스측 선택 트랜지스터 SSTr을 구비한다. 각 메모리 블록 MB는 기판 Ba에 대하여 평행하게 확장되는 소스측 선택 게이트선 SGS 및 소스측 선택 트랜지스터 SSTr마다 설치된 기둥 형상 반도체 CL1을 구비한다.
소스측 선택 게이트선 SGS는 소정 영역 내에 기판 Ba에 평행하게 2차원적으로 형성되어 있다. 기둥 형상 반도체 CL1은 각 기둥 형상 반도체 CL0으로부터 하방으로 연장되도록 형성되어 있다. 기둥 형상 반도체 CL1은 로우 방향 및 컬럼 방향의 매트릭스 형상으로 형성되어 있다. 기둥 형상 반도체 CL1은 각 소스측 선택 게이트선 SGS를 관통하도록 형성되어 있다.
각 소스측 선택 트랜지스터 SSTr은 소스측 선택 게이트선 SGS, 기둥 형상 반도체 CL1 및 소스측 선택 게이트선 SGS와 기둥 형상 반도체 CL1 사이에 형성된 소스측 게이트 절연층을 포함한다.
또한, 각 메모리 블록 MB는 메모리 스트링 MS의 타단에 직렬 접속된 복수의 드레인측 선택 트랜지스터 SDTr을 구비한다. 각 메모리 블록 MB는 드레인측 선택 게이트선 SGD1 내지 SGD4 및 기둥 형상 반도체 CL2를 구비한다.
드레인측 선택 게이트선 SGD1 내지 SGD4는 컬럼 방향으로 정렬되어 로우 방향으로 연장되도록 형성되어 있다. 기둥 형상 반도체 CL2는 각 기둥 형상 반도체 CL0으로부터 상방으로 연장되도록 형성되어 있다. 기둥 형상 반도체 CL2는 로우 방향 및 컬럼 방향의 매트릭스 형상으로 형성되어 있다. 기둥 형상 반도체 CL2는 드레인측 선택 게이트선 SGD1 내지 SGD4를 관통하도록 형성되어 있다.
각 드레인측 선택 트랜지스터 SDTr은 드레인측 선택 게이트선 SGD1 내지 SGD4, 기둥 형상 반도체 CL2 및 드레인측 선택 게이트선 SGD1 내지 SGD4와 기둥 형상 반도체 CL2 사이에 형성된 드레인측 게이트 절연층을 포함한다.
다시, 도 1을 참조하여 주변 영역 AR2를 설명한다. 각 주변 영역 AR2는 워드선 구동 회로(110), 선택 게이트선 구동 회로(120), 어드레스 디코더 회로(130), 승압 회로(140A 내지 140C), 감지 증폭기 회로(150), 소스선 구동 회로(160), 제1 로우 디코더 회로(170a), 제2 로우 디코더 회로(170b) 및 시퀀서(200)를 구비한다.
워드선 구동 회로(110)는 워드선 WL1 내지 WL4를 구동하기 위한 전압 VCG1 내지 VCG4를 전송한다. 선택 게이트선 구동 회로(120)는 소스측 선택 게이트선 SGS를 구동하기 위한 전압 VSGS를 전송한다. 또한, 선택 게이트선 구동 회로(120)는 드레인측 선택 게이트선 SGD1 내지 SGD4를 구동하기 위한 전압 VSGD1 내지 VSGD4를 전송한다. 또한, 선택 게이트선 구동 회로(120)는 드레인측 선택 게이트선 SGD1 내지 SGD4 및 소스측 선택 게이트선 SGS를 비활성화(disable)하기 위한 전압 VSGOFF를 전송한다. 어드레스 디코더(130)는 블록 어드레스를 특정하기 위한 전압 VBAD를 출력한다.
승압 회로(140A)는 기준 전압으로부터 승압된 전압을 워드선 구동 회로(110)에 전송한다. 승압 회로(140B)는 기준 전압으로부터 승압된 전압 VRDEC를 제1 및 제2 로우 디코더 회로(170a, 170b)에 전송한다. 승압 회로(140C)는 기준 전압으로부터 승압된 전압 VERA를 소스선 구동 회로(160)에 전송한다.
감지 증폭기 회로(150)는 비트선 BL1 내지 BL<j> 내지 BL<n>의 전압 VBL <1> 내지 VBL <j> 내지 VBL <n>에 기초하여 데이터를 판독한다. 소스선 구동 회로(160)는 소스선 SL을 구동하기 위한 전압 VSL을 전송한다.
제1 및 제2 로우 디코더 회로(170a, 170b)는 각 메모리 블록 MB마다 하나씩 설치되어 있다. 제1 로우 디코더 회로(170a)는 각 메모리 블록 MB의 로우 방향으로 일단에 설치되어 있다. 제2 로우 디코더 회로(170b)는 메모리 블록 MB의 로우 방향으로 타단에 설치되어 있다. 제1 로우 디코더 회로(170a)는, 전압 VBAD에 기초하여, 메모리 트랜지스터 MTr1 내지 MTr4의 게이트에 전압 VCG1 <i> 내지 VCG4 <i>를 선택적으로 인가한다. 제2 로우 디코더 회로(170b)는, 전압 VBAD에 기초하여, 소스측 선택 트랜지스터 SSTr의 게이트에 전압 VSGS <i>를 선택적으로 인가한다. 또한, 제2 로우 디코더 회로(170b)는, 전압 VBAD에 기초하여, 드레인측 선택 게이트선 SGD1 내지 SGD4에 접속된 드레인측 선택 트랜지스터 SDTr의 게이트에 전압 VSGD1 <i> 내지 VSGD4<i>를 선택적으로 인가한다.
각 제1 로우 디코더 회로(170a)는 전압 변환 회로(171a) 및 제1 전송 트랜지스터(172a 내지 175a)를 구비한다. 전압 변환 회로(171a)는, 수신한 전압 VRDEC를 변환하여 전압 VSELL <i>를 생성하고, 이 전압은 이어서 제1 전송 트랜지스터(172a 내지 175a)의 게이트에 출력된다. 제1 전송 트랜지스터(172a 내지 175a)는 워드선 구동 회로(110)와 각 워드선 WL1 내지 WL4 사이에 접속되어 있다. 제1 전송 트랜지스터(172a 내지 175a)는, 전압 VCG1 내지 VCG4와 VSELL <i>에 기초하여, 워드선 WL1 내지 WL4에 전압 VCG1 <1> 내지 VCG4 <i>를 전송한다.
각 제2 로우 디코더 회로(170b)는, 전압 변환 회로(17lb), 제2 전송 트랜지스터(172b 내지 176b) 및 제3 전송 트랜지스터(172b' 내지 176b')를 구비한다. 전압 변환 회로(17lb)는, 수신한 전압 VREDC를 변환하여 전압 VSELR <i>를 생성하고, 이 전압은 이어서 제2 전송 트랜지스터(172b 내지 176b)의 게이트에 출력된다. 제2 및 제3 전송 트랜지스터(172b, 172b')는, 선택 게이트선 구동 회로(120)와 소스측 선택 게이트선 SGS 사이에 접속되어 있다. 제2 및 제3 전송 트랜지스터(173b 내지 176b, 173b' 내지 176b')는 선택 게이트선 구동 회로(120)와 각 드레인측 선택 게이트선 SGD1 내지 SGD4 사이에 접속되어 있다. 제2 및 제3 전송 트랜지스터(172b, 172b')는, 전압 VSGS, VSGOFF, VSELR <i>에 기초하여, 소스측 선택 게이트선 SGS에 전압 VSGS<i>를 전송한다. 제2 및 제3 전송 트랜지스터(173b 내지 176b, 173b' 내지 176b')는, 전압 VSGD1 내지 VSGD4, VSGOFF, VSELR <i>에 기초하여, 드레인측 선택 게이트선 SGD1 내지 SGD4에 전압 VSGD1 <i> 내지 VSGD4 <i>를 전송한다.
시퀀서(200)는 워드선 구동 회로(110), 선택 게이트선 구동 회로(120) 및 소스선 구동 회로(160)에 제어 신호를 입력한다.
워드선 구동 회로(110)는, 도 5a에 도시한 바와 같이, 제1 내지 제4 워드선 구동 회로(110A 내지 110D)를 포함한다. 제1 워드선 구동 회로(110A)는 전압 VCG1을 출력한다. 제2 워드선 구동 회로(110B)는 전압 VCG2를 출력한다. 제3 워드선 구동 회로(110C)는 전압 VCG3을 출력한다. 제4 워드선 구동 회로(110D)는 전압 VCG4를 출력한다.
제1 워드선 구동 회로(110A)는 전압 변환 회로(111A 내지 111C) 및 전송 트랜지스터(112A 내지 112C)를 구비한다. 전압 변환 회로(111A 내지 111C)는 시퀀서(200)로부터 제어 신호를 수신하는 입력 단자를 구비한다. 전압 변환 회로(111A)의 출력 단자는 전송 트랜지스터(112A)의 게이트에 접속되어 있다. 전압 변환 회로(111B)의 출력 단자는 전송 트랜지스터(112B)의 게이트에 접속되어 있다. 전압 변환 회로(111C)의 출력 단자는 전송 트랜지스터(112C)의 게이트에 접속되어 있다. 전송 트랜지스터(112A 내지 112C)의 출력 단자는 공통 접속되어 있다. 전송 트랜지스터(112A)의 입력 단자는 승압 회로(140A)의 출력 단자에 접속되어 있다. 전송 트랜지스터(112B)의 입력 단자는 접지 전압 Vss에 접속되어 있다. 전송 트랜지스터(112C)의 입력 단자는 전원 전압 Vdd에 접속되어 있다. 제2 내지 제4 워드선 구동 회로(110B 내지 110D)는 제1 워드선 구동 회로(110A)와 동일한 구성을 갖는다는 점에 주목한다.
선택 게이트선 구동 회로(120)는, 도 5b에 도시한 바와 같이, 제1 내지 제6 선택 게이트선 구동 회로(120A 내지 120F)를 포함한다. 제1 선택 게이트선 구동 회로(120A)는 전압 VSGOFF를 출력한다. 제2 선택 게이트선 구동 회로(120B)는 전압 VSGD1을 출력한다. 제3 선택 게이트선 구동 회로(120C)는 전압 VSGD2를 출력한다. 제4 선택 게이트선 구동 회로(120D)는 전압 VSGD3을 출력한다. 제5 선택 게이트선 구동 회로(120E)는 전압 VSGD4를 출력한다. 제6 선택 게이트선 구동 회로(120F)는 전압 VSGS를 출력한다.
제1 선택 게이트선 구동 회로(120A)는 전압 변환 회로(121A, 121B) 및 전송 트랜지스터(122A, 122B)를 구비한다. 전압 변환 회로(121A, 121B)는 시퀀서(200)로부터 제어 신호를 수신하는 입력 단자를 구비한다. 전압 변환 회로(121A)의 출력 단자는 전송 트랜지스터(122A)의 게이트에 접속되어 있다. 전압 변환 회로(121B)의 출력 단자는 전송 트랜지스터(122B)의 게이트에 접속되어 있다. 전송 트랜지스터(122A, 122B)의 출력 단자는 공통 접속되어 있다. 전송 트랜지스터(122A)의 입력 단자는 접지 전압 Vss에 접속되어 있다. 전송 트랜지스터(122B)의 입력 단자는 전원 전압 Vdd에 접속되어 있다. 제2 내지 제6 선택 게이트선 구동 회로(120B 내지 120F)는 제1 선택 게이트선 구동 회로(120A)와 동일한 구성을 갖는다는 점에 주목한다.
소스선 구동 회로(160)는, 도 5c에 도시한 바와 같이, 전압 변환 회로(161A 내지 161C) 및 전송 트랜지스터(162A 내지 162C)를 구비한다. 전압 변환 회로(161A 내지 161C) 및 전송 트랜지스터(162A 내지 162C)는 제1 워드선 구동 회로(110A)와 마찬가지로 접속되어 있다. 전압 변환 회로(161A 내지 161C)는 시퀀서(200)로부터 제어 신호를 수신하는 입력 단자를 구비한다. 전송 트랜지스터(162A)의 입력 단자는 승압 회로(140C)의 출력 단자에 접속되어 있다. 전송 트랜지스터(162B)의 입력 단자는 접지 전압 Vss에 접속되어 있다. 전송 트랜지스터(162C)의 입력 단자는 전원 전압 Vdd에 접속되어 있다.
승압 회로(140A 내지 140C)는 콘덴서의 충방전을 이용하여 전원 전압 Vdd보다 높은 전압을 생성한다. 승압 회로(140A 내지 140C)는, 도 6에 도시한 바와 같이, 다이오드(143a 내지 143n) 및 충방전 회로(144a 내지 144l)를 구비한다. 승압 회로(140A 내지 140C)는 더 많은 다이오드와 충방전 회로를 구비해도 된다는 점에 주목한다.
다이오드(143a 내지 143e)는 직렬로 접속되어 있다. 다이오드(143f 내지 143n)는 직렬로 접속되어 있다. 다이오드(143a)의 일단은 다이오드(143f)의 일단에 접속되어 있다. 다이오드(143e)의 일단은 다이오드(143n)의 일단에 접속되어 있다.
충방전 회로(144a 내지 144d)의 출력 단자는 다이오드(143a 내지 143e) 사이에 접속되어 있다. 충방전 회로(144e 내지 144l)의 출력 단자는 다이오드(143f 내지 143n) 사이에 접속되어 있다. 충방전 회로(144a 내지 144l) 각각은 AND 회로(144A), 인버터(144B) 및 캐패시터(144C)를 직렬 접속한 것이다.
충방전 회로(144a 내지 144d)에서, AND 회로(144A)의 일단의 입력 단자는 신호 φ1 또는 신호 φ2를 교대로 수신한다. 충방전 회로(144a 내지 144d)에서, AND 회로(144A)의 타단의 입력 단자는 신호 VPASS를 수신한다.
충방전 회로(144e 내지 144l)에서, AND 회로(144A)의 일단의 입력 단자는 신호 φ1 또는 신호 φ2를 교대로 수신한다. 충방전 회로(144e 내지 144l)에서, AND 회로(144A)의 타단의 입력 단자는 신호 VPRG를 수신한다.
이하, 도 7a 및 도 7b를 참조하여 승압 회로(140A 내지 140C)의 동작을 설명한다. 도 7a 및 도 7b는 승압 회로(140A 내지 140C)의 동작을 도시하는 타이밍 차트이다. 도 7a 및 도 7b에 도시한 바와 같이, 승압 회로(140A 내지 140C)는, 생성되는 신호에 따라, 신호 VPASS 또는 신호 VPRG를 전원 전압 Vdd 또는 접지 전압 Vss로 설정한다.
제1 실시 형태에 따라 구성된 불휘발성 반도체 기억 장치(10)는 판독 동작시 도 8a 내지 도 8c에 도시한 바와 같이 동작한다. 판독 동작은, i번째 메모리 블록 MB<i>에서의 드레인측 선택 게이트선 SGD2에 접속된 메모리 스트링 MS를 대상으로 한다. 또한, 이 판독 동작은, 메모리 스트링 MS에 포함되고 워드선 WL2에 게이트가 접속된 메모리 트랜지스터 MTr2를 대상으로 한다. 전술한 전압 VSGD1 <i> 내지 VSGD4 <i>, VSGS<i>, VCG1 <i> 내지 VCG4 <i>는, 선택된 선택 블록 MB<i>에 관련된 것인 한편, 전압 VSGD1<x> 내지 VSGD4 <x>, VSGS <x>, VCG1 <x> 내지 VCG4 <x>는 선택되지 않은 비선택 블록 MB<x>(x≠i)에 관련된 것이다.
또한, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)는 프로그램 동작(기입 동작)시 도 9a 내지 도 9c에 도시한 바와 같이 동작한다. 프로그램 동작은 상기 판독 동작에 대하여 전술한 동일한 메모리 트랜지스터 MTr2에 대하여 수행된다. 또한, 이 프로그램 동작은, 비트선 BL<j>에 접속된 메모리 트랜지스터 MTr2에 "0"을 기입하고, 비트선 BL<j+1>에 접속된 메모리 트랜지스터 MTr2에 "1"을 기입하는 것을 포함한다.
또한, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)는 소거 동작시 도 10a 내지 도 10c에 도시한 바와 같이 동작한다. 소거 동작은 i번째 메모리 블록 MB<i> 전체에 대하여 수행된다.
(제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 적층 구조)
이어서, 도 11 내지 도 16을 참조하여, 상기 도 4를 참조하여 개략적으로 설명한 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 적층 구조를 더욱 상세하게 설명한다. 도 11은 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 로우 방향 단면도를 도시한다. 도 12는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 컬럼 방향 단면도를 도시한다. 도 13은 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 상면도를 도시한다. 도 14 및 도 15는 도 11의 일부 확대도이다. 도 11 내지 도 13에서는 층간 절연층을 생략하고 있다.
메모리 트랜지스터 영역 AR1은, 도 11에 도시한 바와 같이, 반도체 기판 Ba상에 설치된 n+ 확산층 Ba1을 구비한다. 또한, 메모리 블록 MB(메모리 트랜지스터 영역 AR1)는, 반도체 기판 Ba 상에 순차적으로 설치된 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30) 및 드레인측 선택 트랜지스터층(40)을 구비한다. 소스측 선택 트랜지스터층(20)은 소스측 선택 트랜지스터 SSTr로서 기능한다. 메모리 트랜지스터층(30)은 메모리 트랜지스터 MTr1 내지 MTr4로서 기능한다. 드레인측 선택 트랜지스터층(40)은 드레인측 선택 트랜지스터 SDTr로서 기능한다.
소스측 선택 트랜지스터층(20)은, 도 11에 도시한 바와 같이, 소스측 도전층(21) 및 소스측 기둥 형상 반도체층(22)을 구비한다. 소스측 도전층(21)은, 도 12 및 도 13에 도시한 바와 같이, 반도체 기판 Ba에 평행한 소정 영역에 걸쳐 연장되고, 각 메모리 블록 MB마다 분리되어 있다. 소스측 기둥 형상 반도체층(22)은 소스측 도전층(21)을 관통하여 반도체 기판 Ba로 향하도록 기둥 형상으로 형성되어 있다. 소스측 기둥 형상 반도체층(22)은, 도 13에 도시한 바와 같이, 상방으로부터 볼 때 매트릭스 형상으로 형성되어 있다. 소스측 기둥 형상 반도체층(22)은 컬럼 방향으로 정렬되도록 형성되어 있다. 각 메모리 블록 MB 내에는 n개 로우와 4개 컬럼의 소스측 기둥 형상 반도체층(22)이 형성되어 있다. 소스측 도전층(21) 및 소스측 기둥 형상 반도체층(22)은 폴리실리콘(p-Si)으로 구성되어 있다.
또한, 소스측 선택 트랜지스터층(20)은, 도 14에 도시한 바와 같이, 소스측 게이트 절연층(23)을 구비한다. 각 소스측 게이트 절연층(23)은 소스측 도전층(21)과 소스측 기둥 형상 반도체층(22) 사이에 형성되어 있다. 소스측 게이트 절연층(23)은 산화 실리콘(SiO2)으로 구성되어 있다.
전술한 바와 같이 소스측 선택 트랜지스터층(20)의 구성에서, 소스측 선택 트랜지스터 SSTr은 소스측 기둥 형상 반도체층(22)을 중심으로 구성된다. 소스측 도전층(21)은 소스측 선택 트랜지스터 SSTr의 제어 게이트로서 기능한다. 또한, 소스측 도전층(21)은 소스측 선택 게이트선 SGS의 일부로서 기능한다.
또한, 소스측 선택 트랜지스터층(20)의 구성은 다음과 같다고 할 수 있다. 즉, 소스측 도전층(21)은 로우 방향으로 "n개 로우"와 컬럼 방향으로 "4개 컬럼"으로 배열된 32개의 소스측 기둥 형상 반도체층(22)을 둘러싸도록 형성되어 있다. 소스측 기둥 형상 반도체층(22)은 후술하는 메모리 기둥 형상 반도체층(32)으로부터 하방으로 연장되도록 형성되어 있다. 즉, 32개의 소스측 기둥 형상 반도체층(22)이 하나의 소스측 도전층(21)을 관통한다.
메모리 트랜지스터 층(30)은, 도 11에 도시한 바와 같이, 4층으로 적층된 워드선 도전층(31)(31a 내지 31d)) 및 메모리 기둥 형상 반도체층(32)을 구비한다. 워드선 도전층(31a 내지 31d)은, 도 12 및 도 13에 도시한 바와 같이, 반도체 기판 Ba와 평행한 소정 영역에 걸쳐 연장되고, 각 메모리 블록 MB마다 분리되어 있다. 워드선 도전층(31a 내지 31d)은 도 11에 도시하지 않은 층간 절연층을 개재하여 적층되어 있다. 워드선 도전층(31a 내지 31d)은 로우 방향의 양단에서 서로 단차(stepwise) 방식으로 형성되어 있다. 메모리 기둥 형상 반도체층(32)은 적층 방향으로 연장되어 워드선 도전층(31a 내지 31d)을 관통하도록 형성되어 있다. 메모리 기둥 형상 반도체층(32)은, 도 13에 도시한 바와 같이, 상방으로부터 볼 때 매트릭스 형상으로 형성되어 있다. 메모리 기둥 형상 반도체층(32)은 컬럼 방향으로 정렬되도록 형성되어 있다. 메모리 기둥 형상 반도체층(32)은 각 메모리 블록 MB 내에 "n개 로우"와 "4개 컬럼"으로 형성되어 있다. 워드선 도전층(31a 내지 31d) 및 메모리 기둥 형상 반도체층(32)은 폴리실리콘(p-Si)으로 구성되어 있다.
또한, 메모리 트랜지스터층(30)은, 도 15에 도시한 바와 같이, 터널 절연층(33), 전하 축적층(34) 및 블록 절연층(35)을 구비한다. 각 터널 절연층(33), 전하 축적층(34) 및 블록 절연층(35)은 워드선 도전층(31)과 메모리 기둥 형상 반도체층(32) 사이에 형성되어 있다. 메모리 기둥 형상 반도체층(32)으로부터 워드선 도전층(31)으로 순서대로 터널 절연층(33), 전하 축적층(34) 및 블록 절연층(35)이 형성되어 있다. 터널 절연층(33) 및 블록 절연층(35)은 산화 실리콘(SiO2)으로 구성되어 있다. 전하 축적층(34)은 질화 실리콘(SiN)으로 구성되어 있다.
전술한 바와 같이 구성된 메모리 트랜지스터층(30)에서, 메모리 스트링 MS(메모리 트랜지스터 MTr1 내지 MTr4)는 메모리 기둥 형상 반도체층(32)을 중심으로 구성된다. 워드선 도전층(31a 내지 31d)은 메모리 트랜지스터 MTr1 내지 MTr4의 제어 게이트로서 기능한다. 또한, 워드선 도전층(31a 내지 31d)은 워드선 WL1 내지 WL4로서 기능한다.
또한, 메모리 트랜지스터층(30)의 구성은 다음과 같다고 할 수 있다. 즉, 워드선 도전층(31a 내지 31d)은, 하나의 메모리 블록 MB에서, "로우 방향으로 n개 로우 및 컬럼 방향으로 4개 컬럼으로 배열된 메모리 기둥 형상 반도체층(32)"을 둘러싸도록 (n × 4 = 4n개의 메모리 기둥 형상 반도체층(32)이 공통 접속되도록) 형성되어 있다. 즉, 워드선 도전층(31a 내지 31d)을 32개의 메모리 기둥 형상 반도체층(32)이 관통한다.
드레인측 선택 트랜지스터층(40)은, 도 11에 도시한 바와 같이, 드레인측 도전층(41) 및 드레인측 기둥 형상 반도체층(42)을 구비한다. 드레인측 도전층(41)은, 도 12 및 도 13에 도시한 바와 같이, 로우 방향으로 연장되고 컬럼 방향으로 정렬되도록 형성되어 있다. 또한, 드레인측 도전층(41)은 각 메모리 블록 MB마다 분리되어 있다. 4개 컬럼의 드레인측 도전층(41)은 각 메모리 블록 MB마다 일렬로 설치되어 있다. 각 드레인측 기둥 형상 반도체층(42)은 드레인측 도전층(41)을 관통하도록 기둥 형상으로 형성되어 있다. 드레인측 기둥 형상 반도체층(42)은, 도 13에 도시한 바와 같이, 상방으로부터 볼 때 매트릭스 형상으로 형성되어 있다. 드레인측 기둥 형상 반도체층(42)은 컬럼 방향으로 정렬되도록 형성되어 있다. 드레인측 기둥 형상 반도체층(42)은 각 메모리 블록 MB마다 n개 로우와 4개 컬럼으로 형성되어 있다. 드레인측 도전층(41) 및 드레인측 기둥 형상 반도체층(42)은 폴리실리콘(p-Si)으로 구성되어 있다.
또한, 드레인측 선택 트랜지스터층(40)은, 도 14에 도시한 바와 같이, 드레인측 게이트 절연층(43)을 구비한다. 각 드레인측 게이트 절연층(43)은 드레인측 도전층(41)과 드레인측 기둥 형상 반도체층(42) 사이에 형성되어 있다. 각 드레인측 게이트 절연층(43)은 산화 실리콘(SiO2)으로 구성되어 있다.
전술한 바와 같이 구성된 드레인측 선택 트랜지스터층(40)에서, 드레인측 선택 트랜지스터 SDTr은 드레인측 기둥 형상 반도체층(42)을 중심으로 구성된다. 각 드레인측 도전층(41)은 드레인측 트랜지스터 SDTr의 제어 게이트로서 기능한다. 또한, 드레인측 도전층(41)은 드레인측 선택 게이트선 SGD의 일부로서 기능한다.
또한, 드레인측 선택 트랜지스터층(40)의 구성은 다음과 같다고 할 수 있다. 즉, 4개의 드레인측 도전층(41)은, 하나의 메모리 블록 MB에서, "로우 방향으로 n개 로우 및 컬럼 방향으로 4개 컬럼으로 배열된 드레인측 기둥 형상 반도체층(42)"을 둘러싸도록 (이에 따라 n × 1 = n개의 드레인측 기둥 형상 반도체층(42)이 각각 공통 접속되도록) 형성되어 있다. 드레인측 기둥 형상 반도체층(42)은 메모리 기둥 형상 반도체층(32)으로부터 상방으로 연장되도록 형성되어 있다. 즉, 각 드레인측 도전층(41)을 n개의 드레인측 기둥 형상 반도체층(42)이 관통한다.
또한, 전술한 메모리 트랜지스터 영역 AR1의 구성에 따르면, 4개 컬럼의 메모리 스트링 MS는, 도 13에 도시한 바와 같이, 각 메모리 블록 MB마다 컬럼 방향으로 배열된다.
또한, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)는, 도 11에 도시한 바와 같이, 메모리 트랜지스터 영역 AR1, 및 주변 영역 AR2에 걸쳐 연장되는 배선층(50)과 비트선층(60)을 포함한다. 배선층(50)과 비트선층(60)은 드레인측 선택 트랜지스터층(40) 위에 형성되어 있다. 배선층(50)과 비트선층(60)은 동일한 층에 형성되어 있다. 비트선층(60)은 비트선 BL로서 기능한다는 점에 주목한다.
배선층(50)은 워드 접속층(51), 소스측 접속층(52) 및 드레인측 접속층(53)을 포함한다.
워드 접속층(51)은, 도 13에 도시한 바와 같이, 로우 방향으로 연장되는 직사각 형상으로 형성되어 있다. 워드 접속층(51)은 각 메모리 블록 MB마다 컬럼 방향으로 정렬된 "4개 컬럼"으로 배열된다. 워드 접속층(51)은, 도 11과 도 13에 도시한 바와 같이, 워드선 도전층(31a 내지 31d)의 로우 방향 일단측에서 워드선 도전층(31a 내지 31d)에 각 콘택트 플러그층(511)을 통해 전기적으로 접속되어 있다.
소스측 접속층(52)은, 도 13에 도시한 바와 같이, 로우 방향으로 연장되는 직사각 형상으로 형성되어 있다. 소스측 접속층(52)은 각 메모리 블록 MB마다 "1개 로우"씩 설치되어 있다. 소스측 접속층(52)은, 도 11과 도 13에 도시한 바와 같이, (워드 접속층(51)이 워드선 도전층(31a 내지 31d)에 접속되는 측의 반대되는) 워드선 도전층(31a 내지 31d)의 로우 방향 타단에서, 소스측 도전층(21)에 각 콘택트 플러그층(521)을 통해 전기적으로 접속되어 있다.
드레인측 접속층(53)은, 도 13에 도시한 바와 같이, 로우 방향으로 연장되는 직사각 형상으로 형성되어 있다. 드레인측 접속층(53)은, 각 메모리 블록 MB마다, 컬럼 방향으로 "4개 컬럼"으로 배열되어 있다. 드레인측 접속층(53)은, 도 11과 도 13에 도시한 바와 같이, 워드선 도전층(31a 내지 31d)의 로우 방향 타단에서, 드레인측 도전층(42)에 각 콘택트 플러그층(531)을 통해 전기적으로 접속되어 있다.
비트선층(60)은, 도 13에 도시한 바와 같이, 컬럼 방향으로 연장되는 직사각 형상으로 형성되어 있다. 비트선층(60)은 각 메모리 블록 MB마다 로우 방향으로 n개의 로우로 배열되어 있다. 비트선층(60)은 드레인측 기둥 형상 반도체층(42)의 상단에 각각 접속되어 있다.
즉, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)는 후술하는 바와 같이 (구성 1) 및 (구성 2)로 형성된다.
(구성 1) 워드 접속층(51)
● 워드 접속층(51)은 메모리 블록 MB의 일측으로부터 로우 방향으로 워드선 도전층(31)의 일단 근방으로 연장된다.
(구성 2) 메모리 스트링 MS
● 각 메모리 블록 MB마다 컬럼 방향으로 배열된 메모리 스트링 MS의 개수, 즉, "m"은 4이다.
● 적층된 워드선 도전층(31)의 개수, 즉, "n"은 4이다.
전술한 (구성 1)과 (구성 2)를 고려할 때, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)는 이하의 식(수식 1)의 관계를 만족하도록 구성되어 있다.
m≥n (수식 1)
(제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 효과)
이어서, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 효과를 설명한다. 상기로부터 알 수 있듯이, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)는 수식 1로 표현되는 관계를 만족하도록 구성되어 있다. 따라서, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)는, 워드 접속층(51)의 점유 면적의 증가를 억제할 수 있고, 불휘발성 반도체 기억 장치(10) 전체의 점유 면적을 축소시킬 수 있다.
컬럼 방향으로 다수의 추가 메모리 스트링 MS를 둘러싸도록 워드선 도전층(31a 내지 31d)을 형성하더라도, 제1 전송 트랜지스터(172a 내지 175a)의 구동력을 메모리 스트링 MS의 개수에 비례하여 증가시킬 필요가 없다는 점에 주목한다. 이는 워드선 도전층(31a 내지 31d)의 CR 시상수가 매우 크기 때문이다. 그 결과, 예를 들어, 컬럼 방향으로 제1 실시 형태의 메모리 스트링의 개수의 2배인 메모리 스트링 MS를 둘러싸도록 워드선 도전층(31a 내지 31d)을 형성하는 경우, 워드선 구동 회로(110)의 구동력을 2배로 하더라도 그 상승이나 하강의 속도는 거의 개선되지 않는다. 이는 제1 전송 트랜지스터(172a 내지 175a)의 개수가 감소하면 그 대응량만큼 워드선 구동 회로(110)의 면적이 간단하게 축소된다는 것을 의미한다.
[제2 실시 형태]
(제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)의 적층 구조)
이어서, 도 16 내지 도 18을 참조하여, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)의 적층 구조를 설명한다. 도 16은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)의 로우 방향 단면도이다. 또한, 도 17은 불휘발성 반도체 기억 장치(10A)의 컬럼 방향 단면도이며, 도 18은 그 상면도이다. 도 16 내지 도 18에는 층간 절연층이 생략되어 있다. 제2 실시 형태에서는 제1 실시 형태와 마찬가지의 구성에 대하여 동일 부호를 붙이고 그 설명을 생략한다는 점에 주목한다.
도 16 내지 도 18에 도시한 바와 같이, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)는, 소스측 선택 트랜지스터층(20a), 메모리 트랜지스터층(30a), 드레인측 선택 트랜지스터층(40a) 및 배선층(50a)을 구비하고, 이들 각각은 제1 실시 형태와 다르다.
소스측 선택 트랜지스터층(20a)은 제1 실시 형태와 다른 소스측 도전층(21a)을 구비한다. 각 소스측 도전층(21a)은 로우 방향으로 n개의 로우 및 컬럼 방향으로 6개 컬럼으로 배열된 소스측 기둥 형상 반도체층(22)을 둘러싸도록 (이에 따라 n × 6 = 6n개의 소스측 기둥 형상 반도체층(22)이 공통 접속되도록) 형성되어 있다.
메모리 트랜지스터층(30a)은 제1 실시 형태의 워드선 도전층(31a 내지 31d)과 다른 워드선 도전층(31A)(31Aa 내지 31Ad)을 구비한다. 워드선 도전층(31Aa 내지 31Ad)은, 로우 방향으로 n개의 로우 및 및 컬럼 방향으로 6개의 컬럼으로 배열된 메모리 기둥 형상 반도체층(32)을 둘러싸도록 (이에 따라 n × 6 = 6n개의 메모리 기둥 형상 반도체층(32)이 공통 접속되도록) 형성되어 있다. 다시 말하면, 워드선 도전층(31Aa 내지 31Ad)은 각 메모리 블록 MB 내의 컬럼 방향으로 정렬되는 6개의 메모리 스트링 MS를 응집하고 있다. 제2 실시 형태에서, 각 메모리 블록 MB마다 컬럼 방향으로 배열된 메모리 스트링 MS의 개수 "6"은 적층된 워드선 도전층(31A)의 개수 "4"보다 크다. 워드선 도전층(31Aa 내지 31Ad)은, 제1 실시 형태와 마찬가지로, 로우 디코더 회로에 접속되고, 대응하는 전송 트랜지스터(도시 생략)에 의해 구동된다는 점에 주목한다.
드레인측 선택 트랜지스터층(40a)은 제1 실시 형태와 다른 드레인측 도전층(41a)을 구비한다. 드레인측 도전층(41a)은 각 메모리 블록 MB마다 컬럼 방향으로 3개의 컬럼으로 배열되어 있다. 드레인측 도전층(41a)은 로우 방향으로 각 메모리 블록 MB마다 분리되어 있다. 각 드레인측 도전층(41a)은 로우 방향으로 n개의 로우 및 컬럼 방향으로 1개의 컬럼으로 배열된 드레인측 기둥 형상 반도체층(42)을 둘러싸도록 형성되어 있다.
배선층(50a)은 워드 접속층(51a), 소스측 접속층(52a) 및 드레인측 접속층(53a)을 구비하고, 이들 각각은 제1 실시 형태와 다르다.
워드 접속층(51a)은, 도 18에 도시한 바와 같이, 워드선 도전층(31Aa 내지 31Ad)의 로우 방향 양단에서 워드선 도전층(41aa 내지 41ad)에 각 콘택트 플러그층(511)을 통해 전기적으로 접속되어 있다. 워드 접속층(51a)은 각 메모리 블록 MB마다 워드선 도전층(31Aa 내지 31Ad)의 로우 방향 일단측에서 "2개 컬럼"으로 설치되어 있다. 또한, 워드 접속층(51a)은 각 메모리 블록 MB마다 워드선 도전층(31Aa 내지 31Ad)의 로우 방향 타단측에서 "2개 컬럼"으로 설치되어 있다.
소스측 접속층(52a)은, 도 18에 도시한 바와 같이, 워드선 도전층(31Aa 내지 31Ad)의 로우 방향 일단측에서, 소스측 도전층(21a)에 각 콘택트 플러그(521)를 통해 전기적으로 접속되어 있다. 소스측 접속층(52a)은 각 메모리 블록 MB마다 로우 방향 일단측에서 "1개 로우"로 설치되어 있다.
드레인측 접속층(53a)은, 도 18에 도시한 바와 같이, 워드선 도전층(31Aa 내지 31Ad)의 로우 방향 일단측에서, 드레인측 도전층(41a)에 각 콘택트 플러그(531)를 통해 전기적으로 접속되어 있다. 드레인측 접속층(53a)은, 각 메모리 블록 MB마다, 로우 방향 일단측에서 "3개 컬럼"으로 설치되어 있다. 또한, 드레인측 접속층(53a)은 각 메모리 블록 MB마다 로우 방향 타단측에서 "3개 컬럼"으로 설치되어 있다.
즉, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)는 제1 실시 형태와 다른 (구성 1a) 및 (구성 2a)로 형성되어 있다.
(구성 1a) 워드 접속층(51a)
● 워드 접속층(51a)은 메모리 블록 MB의 양측으로부터 로우 방향으로 워드선 도전층(31A)의 양단 근방으로 연장된다.
(구성 2a) 메모리 스트링 MS
● 각 메모리 블록 MB마다 컬럼 방향으로 배열된 메모리 스트링 MS의 개수, 즉, "m"은 3이다.
● 적층된 워드선 도전층(31A)의 개수, 즉, "n"은 4이다.
(구성 1a)와 (구성 2a)를 고려할 때, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)는 이하의 식(수식 2)의 관계를 만족하도록 구성되어 있다.
m≥n/2 (수식 2)
(제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)의 효과)
이어서, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)의 효과를 설명한다. 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10A)는, 전술한 식(수식 2)으로 표현되는 관계를 만족하도록 구성되어 있으므로, 제1 실시 형태와 동일한 효과를 발휘한다.
[제3 실시 형태]
(제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 개략적 구성)
이어서, 도 19를 참조하여 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 개략적인 구성을 설명한다. 도 19는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 회로도이다. 또한, 제3 실시 형태에서는, 제1 및 제2 실시 형태와 마찬가지의 구성에 대하여 동일 부호를 붙이고, 그 설명을 생략한다는 점에 주목한다.
도 19에 도시한 바와 같이, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)는 메모리 트랜지스터 영역 ARa1 및 그 주변에 설치된 주변 영역 ARa2를 구비한다. 각 메모리 트랜지스터 영역 ARa1은 전기적으로 재기입 가능한 메모리 트랜지스터 MTra1 내지 MTra8(메모리 셀)을 갖는 영역이다. 주변 영역 ARa2는 메모리 트랜지스터 MTra1 내지 MTra8 등에 인가되는 전압을 제어하기 위한 서로 다른 제어 회로들을 구비하는 영역이다.
각 메모리 트랜지스터 영역 ARa1은 n개 로우와 2개 컬럼의 메모리 스트링 MSa를 복수 포함한다. 메모리 스트링 MSa는 기판과 평행한 방향으로부터 볼 때 "U" 형상으로 형성되어 있다. 각 메모리 스트링 MSa는, 도 20에 도시한 바와 같이, 전기적으로 재기입 가능한 8개의 메모리 트랜지스터 MTra1 내지 MTra8이 직렬 접속된 구성을 갖는다. 각 메모리 스트링 MS의 일단 및 타단에는 소스측 선택 트랜지스터 SSTra 및 드레인측 선택 트랜지스터 SDTra가 설치되어 있다. 소스측 선택 트랜지스터 SSTra 및 드레인측 선택 트랜지스터 SDTra는 메모리 스트링 MS의 도통을 제어한다. 메모리 트랜지스터 MTra1 내지 MTra8의 제어 게이트는 워드선 WLa1 내지 WLa8에 접속되어 있다. 소스측 선택 트랜지스터 SSTra의 제어 게이트는 소스측 선택 게이트선 SGSa에 접속되어 있다. 드레인측 선택 트랜지스터 SDTra의 제어 게이트는 드레인측 선택 게이트선 SGDa에 접속되어 있다.
또한, 제3 실시 형태에 따르면, 워드선 WLa1 내지 WLa8은 하나의 메모리 블록 MBa에서 컬럼 방향으로 인접하는 2개의 메모리 스트링 MSa에 의해 공유되고 있다. 다시 말하면, 워드선 WLa1 내지 WLa8은 하나의 메모리 블록 MBa에서 컬럼 방향으로 인접하는 2개의 메모리 스트링 MSa를 응집하고 있다. 또한, 워드선 WLa1과 워드선 WLa8은 동일한 층에 형성되며, 이에 대해서는 상세히 후술한다. 워드선 WLa2와 워드선 WLa7은 동일한 층에 형성되어 있다. 워드선 WLa3과 워드선 WLa6은 동일한 층에 형성되어 있다. 워드선 WLa4과 워드선 WLa5는 동일한 층에 형성되어 있다. 즉, 워드선 WLa1 내지 WLa8은 4개 층에 형성되어 있다. 워드선 WLa1 내지 WLa8은 각 메모리 블록 MBa에 대응하는 로우 디코더 회로(도시하지 않음)에 접속되어 있다는 점에 주목한다.
이하, 도 21을 참조하여 메모리 트랜지스터 영역 ARa1의 적층 구조를 개략적으로 설명한다. 도 21은 메모리 트랜지스터 영역 ARa1의 적층 구조를 개략적으로 도시한다.
메모리 트랜지스터 영역 ARa1은 제1 실시 형태와 다른 반도체 기판 Baa 상에 형성되어 있다. 기판 Baa는 제1 실시 형태에서 설명한 바와 같이 n+ 확산층 Ba1을 갖지 않는다.
메모리 블록 MBa(메모리 트랜지스터영역 ARa1)는 각 메모리 스트링 MSa마다 설치된 U 형상 반도체 SC, 워드선 WLa1 내지 WLa8 및 백 게이트 선 BGa를 구비한다.
각 U 형상 반도체 SC는 로우 방향으로부터 볼 때 U 형상으로 형성되어 있다. 즉, 각 U 형상 반도체 SC는 반도체 기판 Baa에 대하여 대략 수직 방향으로 연장되는 한 쌍의 기둥 형상부 CLa 및 그 한 쌍의 기둥 형상부 CLa의 하단들을 연결하도록 형성된 연결부 JPa를 구비한다. 기둥 형상부 CLa는 원기둥 형상 또는 각기둥 형상이어도 된다는 점에 주목한다. 또한, 기둥 형상부 CLa는 계단식(terraced) 기둥 형상이어도 된다. 여기서, 로우 방향은 적층 방향에 직교하는 한 방향이며, 후술하는 컬럼 방향은 적층 방향 및 로우 방향에 직교하는 또 하나의 방향이다.
U 형상 반도체 SC는 한 쌍의 기둥 형상부 CLa의 중심축들을 연결하는 각 직선이 컬럼 방향과 평행하도록 배치되어 있다. 또한, U 형상 반도체 SC는 로우 방향 및 컬럼 방향에 의해 구성되는 면 내에 매트릭스 형상으로 배치되어 있다.
각 층의 워드선 WLa1 내지 WLa8 각각은 로우 방향에 평행하게 연장되는 형상을 갖고 있다. 각 층의 워드선 WLa1 내지 WLa8은 컬럼 방향으로 연장되도록 형성되고, 서로 절연 및 분리되어 있다. 워드선 WLa1과 워드선 WLa8은 동일한 층에 형성되어 있다. 마찬가지로, 워드선 WLa2와 워드선 WLa7은 동일한 층에 형성되고, 워드선 WLa3과 워드선 WLa6은 동일한 층에 형성되고, 워드선 WLa4와 워드선 WLa5는 동일한 층에 형성되어 있다.
컬럼 방향으로 동일한 위치에 설치되고 로우 방향으로 정렬된 메모리 트랜지스터 MTra1 내지 MTra8의 게이트는 동일한 워드선 WLa1 내지 WLa8에 각각 접속되어 있다. 워드선 WLa1 내지 WLa8은 자신들의 로우 방향 단에서 서로 단차식으로 형성되어 있다. 워드선 WLa1 내지 WLa8 각각은 로우 방향으로 정렬된 복수의 기둥 형상부 CLa를 둘러싸도록 형성되어 있다.
도 22에 도시한 바와 같이, 워드선 WLa1 내지 WLa8 및 기둥 형상부 CLa 사이에는 ONO(산화물-질화물-산화물)층 NL이 형성되어 있다. 각 ONO층 NL은 기둥 형상부 CLa에 접하는 터널 절연층 TI, 터널 절연층 TI에 접하는 전하 축적층 EC 및 전하 축적층 EC에 접하는 블록 절연층 BI를 갖는다. 전하 축적층 EC는 전하를 축적하는 기능을 갖는다. 전술한 구성은 다음과 같다고 할 수 있다. 즉, 전하 축적층 EC는 기둥 형상부 CLa의 측면을 둘러싸도록 형성되어 있다. 워드선 WLa1 내지 WLa8은 전하 축적층 EC를 둘러싸도록 형성되어 있다.
각 드레인측 선택 트랜지스터 SDTra는 기둥 형상 반도체 SCa 및 드레인측 선택 게이트선 SGDa를 갖는다. 각 기둥 형상 반도체 SCa는, 기판 Ba에 대하여 수직 방향으로, 대응하는 기둥 형상부 CLa 중 하나의 상면으로부터 상방으로 연장되도록 형성되어 있다. 각 드레인측 선택 게이트선 SGDa는 최상부의 워드선 WLa1 위에 설치되어 있다. 각 드레인측 선택 게이트선 SGDa는 로우 방향에 평행하게 연장되는 형상을 갖고 있다. 드레인측 선택 게이트선 SGDa는 컬럼 방향으로 정렬되고, 후술하는 소스측 선택 게이트선 SGSa를 개재하여 일렬로 반복 형성되어 있다. 드레인측 선택 게이트선 SGDa는 로우 방향으로 정렬된 복수의 기둥 형상 반도체 SCa를 둘러싸도록 형성되어 있다. 도 22에 도시한 바와 같이, 드레인측 선택 게이트선 SGDa와 기둥 형상 반도체 SCa 사이에는 게이트 절연층 DGI가 형성되어 있다. 전술한 구성은 다음과 같다고 할 수 있다. 즉, 각 드레인측 선택 게이트선 SGDa는 게이트 절연층 DGI를 둘러싸도록 형성되어 있다.
각 소스측 선택 트랜지스터 SSTra는 기둥 형상 반도체 SCb 및 소스측 선택 게이트선 SGSa를 갖는다. 각 기둥 형상 반도체 SCb는 대응하는 기둥 형상부 CLa 중 다른 하나의 상면으로부터 상방으로 연장되도록 형성되어 있다. 각 소스측 선택 게이트선 SGSa는 최상부의 워드선 WLa8 위에 형성되어 있다. 각 소스측 선택 게이트선 SGSa는 로우 방향으로 평행하게 연장되는 형상을 갖고 있다. 소스측 선택 게이트선 SGSa는 컬럼 방향으로 정렬되고, 전술한 드레인측 선택 게이트선 SGDa를 개재하여 일렬로 반복 형성되어 있다. 각 소스측 선택 게이트선 SGSa는 로우 방향으로 정렬된 기둥 형상 반도체 SCb의 다수의 로우를 둘러싸도록 형성되어 있다. 도 22에 도시한 바와 같이, 소스측 선택 게이트선 SGSa와 기둥 형상 반도체 SCb 사이에는 게이트 절연층 SGI가 형성되어 있다. 전술한 구성은 다음과 같다고 할 수 있다. 즉, 각 소스측 선택 게이트선 SGSa는 게이트 절연층 SGI를 둘러싸도록 형성되어 있다.
백 게이트 선 BGa는, 복수의 연결부 JPa의 하부를 덮도록, 로우 방향 및 컬럼 방향인 2차원으로 소정 범위에 걸쳐 연장되도록 형성되어 있다. 도 22에 도시한 바와 같이, 백 게이트 선 BGa와 연결부 JPa 사이에는 상술한 ONO층 NL이 형성되어 있다.
도 21을 참조하여 설명을 계속한다. 기둥 형상 반도체 SCb는 컬럼 방향으로 인접하게 형성되어 있다. 한 쌍의 기둥 형상 반도체 SCb의 상단에는 소스선 SLa가 접속되어 있다. 소스선 SLa는 한 쌍의 기둥 형상 반도체 SCb에 대하여 공통으로 설치되어 있다.
드레인측 선택 게이트선 SGDa에 의해 둘러싸인 기둥 형상 반도체 SCa의 상단 상에는 플러그 선 PL을 통해 비트선 BLa가 형성되어 있다. 각 비트선 BLa는 소스선 SLa보다 위에 위치하도록 형성되어 있다. 각 비트선 BLa는 로우 방향으로 소정의 간격을 두고 컬럼 방향으로 연장되는 일렬로 반복 형성되어 있다.
이하, 다시 도 19를 참조하여 주변 영역 ARa2를 설명한다. 주변 영역 ARa2는, 워드선 구동 회로(110a, 110b), 선택 게이트선 구동 회로(120a, 120b), 어드레스 디코더 회로(130), 승압 회로(140A 내지 140C), 감지 증폭기 회로(150), 소스선 구동 회로(160), 제1 로우 디코더 회로(180a), 제2 로우 디코더 회로(180b) 및 백 게이트 선 구동 회로(190)를 구비한다.
워드선 구동 회로(110a)는 워드선 WLa1 내지 WLa4를 구동하기 위한 전압 VCG1a 내지 VCG4a를 전송한다. 워드선 구동 회로(110b)는 워드선 WLa5 내지 WLa8을 구동하기 위한 전압 VCG1b 내지 VCG4b를 전송한다. 선택 게이트선 구동 회로(120a)는 소스측 선택 게이트선 SGSa1을 구동하기 위한 전압 VSGS1을 전송한다. 선택 게이트선 구동 회로(120b)는 소스측 선택 게이트선 SGSa2를 구동하기 위한 전압 VSGS2를 전송한다. 어드레스 디코더(130)는, 제1 실시 형태와 마찬가지로, 블록 어드레스를 특정하기 위한 전압 VBAD를 출력한다.
승압 회로(140A)는 기준 전압으로부터 승압된 전압을 워드선 구동 회로(110a, 110b)에 전송한다. 승압 회로(140B)는 기준 전압으로부터 승압된 전압 VRDEC를 제1 및 제2 로우 디코더 회로(180a, 180b)에 전송한다.
제1 및 제2 로우 디코더 회로(180a, 180b)는 각 메모리 블록 MBa마다 하나씩 설치되어 있다. 각 제1 로우 디코더 회로(180a)는, 전압 VBAD에 기초하여, 메모리 트랜지스터 MTra1 내지 MTra4의 게이트에 전압 VCG1a <i> 내지 VCG4a <i>를 선택적으로 전송한다. 또한, 각 제1 로우 디코더 회로(180a)는, 전압 VBAD에 기초하여, 소스측 선택 게이트선 SGSa1에 접속된 소스측 선택 트랜지스터 SSTra의 게이트에 전압 VSGS1<i>를 선택적으로 전송한다. 또한, 각 제1 로우 디코더 회로(180a)는, 전압 VBAD에 기초하여, 드레인측 선택 게이트선 SGDa2에 접속된 드레인측 선택 트랜지스터 SDTra의 게이트에 전압 VSGD2 <i>를 선택적으로 전송한다. 각 제2 로우 디코더 회로(180b)는, 전압 VBAD에 기초하여, 메모리 트랜지스터 MTra5 내지 MTra8의 게이트에 전압 VCG1b <i> 내지 VCG4b <i>를 선택적으로 전송한다. 또한, 각 제2 로우 디코더 회로(180b)는, 전압 VBAD에 기초하여, 소스측 선택 게이트선 SGSa2에 접속된 소스측 선택 트랜지스터 SSTra의 게이트에 전압 VSGS2 <i>를 선택적으로 전송한다. 또한, 각 제2 로우 디코더 회로(180b)는, 전압 VBAD에 기초하여, 드레인측 선택 게이트선 SGDa1에 접속된 드레인측 선택 트랜지스터 SDTra의 게이트에 전압 VSGD1 <i>를 선택적으로 전송한다.
각 제1 로우 디코더 회로(180a)는, 전압 변환 회로(181a), 제1 전송 트랜지스터(182a 내지 185a), 제2 전송 트랜지스터(186a, 187a) 및 제3 전송 트랜지스터(188a, 189a)를 구비한다. 전압 변환 회로(181a)는 수신된 전압 VRDEC를 변환하여 전압 VSELa <i>를 생성하고, 이어서 이 전압은 제1 및 제2 전송 트랜지스터(182a 내지 187a)의 게이트에 출력된다. 제1 전송 트랜지스터(182a 내지 185a)는 워드선 구동 회로(110a)와 각 워드선 WLa1 내지 WLa4 사이에 접속되어 있다. 제1 전송 트랜지스터(182a 내지 185a)는 전압 VCG1a 내지 VCG4a 및 VSELa <i>에 기초하여, 워드선 WLa1 내지 WLa4에 전압 VCG1a <1> 내지 VCG4a <i>를 전송한다. 제2 전송 트랜지스터(186a, 187a)는, 전압 VSGS1, VSGD2, VSGOFF 및 VSELa <i>에 기초하여, 소스측 선택 게이트선 SGSa1 및 드레인측 선택 게이트선 SGDa2에, 전압 VSGS1 <i> 및 VSGD2 <i>를 전송한다.
각 제2 로우 디코더 회로(180b)는, 전압 변환 회로(18lb), 제1 전송 트랜지스터(182b 내지 185b), 제2 전송 트랜지스터(186b, 187b), 제3 전송 트랜지스터(188b, 189b) 및 제4 전송 트랜지스터(181c)를 구비한다. 전압 변환 회로(18lb)는, 수신한 전압 VRDEC를 변환하여 전압 VSELb <i>를 생성하고, 이어서 이 전압은 제1, 제2 및 제4 전송 트랜지스터(182b 내지 187b 및 181c)의 게이트에 출력된다. 제1 전송 트랜지스터(182b 내지 185b)는 워드선 구동 회로(110b)와 각 워드선 WLa5 내지 WLa8 사이에 접속되어 있다. 제1 전송 트랜지스터(182b 내지 185b)는, 전압 VCG1b 내지 VCG4b 및 VSELb <i>에 기초하여, 워드선 WLa5 내지 WLa8에 전압 VCG1b <1> 내지 VCG4b<i>를 전송한다. 제2 전송 트랜지스터(186b, 187b)는 선택 게이트선 구동 회로(120b)와 소스측 선택 게이트선 SGS2, 드레인측 선택 게이트선 SGD1 사이에 접속되어 있다. 제2 전송 트랜지스터(186b, 187b)는, 전압 VSGS2, VSGD1, VSGOFF 및 VSELb <i>에 기초하여, 소스측 선택 게이트선 SGSa2 및 드레인측 선택 게이트선 SGDa1에, 전압 VSGS2 <i> 및 VSGD1 <i>를 전송한다. 제4 전송 트랜지스터(181c)는 백 게이트 선 구동 회로(190)와 백 게이트 선 BGa 사이에 접속되어 있다. 제4 전송 트랜지스터(181c)는 전압 VBG에 기초하여 백 게이트 선 BG에 전압 VBG <i>를 전송한다.
전술한 바와 같이 구성된 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)는, 판독 동작시 도 23a 내지 도 23c에 도시한 바와 같이 동작한다. 판독 동작은, i번째 메모리 블록 MBa<i>에서의 드레인측 선택 게이트선 SGDa2에 접속된 메모리 스트링 MSa를 대상으로 한다. 또한, 이 판독 동작은, 메모리 스트링 MSa에 포함되고 워드선 WLa2에 게이트가 접속된 메모리 트랜지스터 MTra2를 대상으로 한다.
또한, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)는, 프로그램 동작(기입 동작)시, 도 24a 내지 도 24c에 도시한 바와 같이 동작한다. 프로그램 동작은, 상기 판독 동작에 대하여 전술한 바와 같이 메모리 트랜지스터 MTra2를 대상으로 한다. 또한, 이 프로그램 동작은, 비트선 BL<j>에 접속된 메모리 트랜지스터 MTra2에 "0"을 기입하고, 비트선 BL<j+1>에 접속된 메모리 트랜지스터 MTra2에 "1"을 기입하는 것을 포함한다.
또한, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)는, 소거 동작시, 도 25a 내지 도 25c에 도시한 바와 같이 동작한다. 소거 동작은 i번째 메모리 블록 MBa<i> 전체를 대상으로 한다.
(제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 적층 구조)
이어서, 도 26 내지 도 28 및 도 29a 내지 도 29e를 참조하여, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 적층 구조를 설명한다. 도 26은 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 로우 방향 단면도이다. 도 27은 불휘발성 반도체 기억 장치(10B)의 컬럼 방향 단면도이다. 도 28은 그 상면도이다. 도 29a 내지 도 29e는 도 28의 각 층을 도시하는 상면도이다. 도 27 내지 도 29e에서는 층간 절연층을 생략하고 있다는 점에 주목한다.
제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)에서, 메모리 블록 MBa(메모리 트랜지스터 영역 ARa1)는, 도 26 내지 도 28에 도시한 바와 같이, 반도체 기판 Baa 상에 순차적으로 형성된, 백 게이트 트랜지스터층(20b), 메모리 트랜지스터층(30b) 및 선택 트랜지스터층(40b)을 구비한다. 백 게이트 트랜지스터층(20b)은 백 게이트 트랜지스터 BGTra로서 기능한다. 메모리 트랜지스터층(30b)은 메모리 트랜지스터 MTra1 내지 MTra8로서 기능한다. 선택 트랜지스터층(40b)은 소스측 선택 트랜지스터 SSTra 및 드레인측 선택 트랜지스터층 SDTra로서 기능한다.
백 게이트 트랜지스터층(20b)은, 도 26 및 도 27에 도시한 바와 같이, 백 게이트 도전층(2lb) 및 저부 반도체층(22b)을 구비한다. 각 백 게이트 도전층(2lb)은 소정 영역에 걸쳐 반도체 기판 Baa와 평행하게 연장되는 판 형상을 나타낸다. 백 게이트 도전층(2lb)은, 도 29a에 도시한 바와 같이, 각 메모리 블록 MBa마다 분리되어 있다. 각 백 게이트 도전층(21b)은 저부 반도체층(22b)을 둘러싸도록 형성되어 있다. 저부 반도체층(22b)은 각 백 게이트 도전층(2lb)의 상면으로부터 소정 깊이까지 형성되어 있다. 저부 반도체층(22b)은, 도 29a에 도시한 바와 같이, 상방으로부터 볼 때 컬럼 방향으로 연장되도록 형성되어 있다. 저부 반도체층(22b)은 상방으로부터 볼 때 매트릭스 형상으로 형성되어 있다. 저부 반도체층(22b)은, 각 메모리 블록 MBa마다 로우 방향으로 "n개 로우" 및 컬럼 방향으로 "2개 컬럼"으로 배열되어 있다. 백 게이트 도전층(21b) 및 저부 반도체층(22b)은 폴리실리콘(p-Si)으로 구성되어 있다.
또한, 백 게이트 트랜지스터층(20b)은 터널 절연층, 전하 축적층 및 블록 절연층을 갖는다. 각 터널 절연층, 전하 축적층 및 블록 절연층은 백 게이트 도전층(21b)과 저부 반도체층(22b) 사이에 형성되어 있다. 각 터널 절연층, 전하 축적층 및 블록 절연층은 저부 반도체층(22b) 측으로부터 백 게이트 도전층(21b) 측으로 이 순서대로 형성되어 있다. 터널 절연층 및 블록 절연층은 산화 실리콘(SiO2)으로 구성되어 있다. 전하 축적층은 질화 실리콘(SiN)으로 구성되어 있다.
전술한 바와 같이 구성된 백 게이트 트랜지스터층(20b)에서, 백 게이트 도전층(21b)은 백 게이트 트랜지스터 BGTra의 제어 게이트로서 기능한다. 또한, 백 게이트 도전층(21b)은 백 게이트선 BGa의 일부로서 기능한다. 저부 반도체층(22b)은 메모리 스트링 MSa의 U 형상의 저부에 포함된다.
메모리 트랜지스터층(30b)은, 도 26 및 도 27에 도시한 바와 같이, 제1 워드선 도전층(31B)(31Ba 내지 31Bd), 제2 워드선 도전층(31C)(31Ca 내지 31Cd), 제1 메모리 기둥 형상 반도체층(32b) 및 제2 메모리 기둥 형상 반도체층(32c)을 갖는다. 제1 및 제2 워드선 도전층(31Ba 내지 31Bd 및 31Ca 내지 31Cd)은, 도 28 및 도 29b에 도시한 바와 같이, 각 메모리 블록 MBa마다, 컬럼 방향으로 정렬되고 로우 방향으로 연장되는 2개의 돌출부를 갖고서 빗살 형상으로 형성되어 있다. 제1 워드선 도전층(31Ba 내지 31Bd)의 돌출부들은, 소정 간격을 두고 제2 워드선 도전층(31Ca 내지 31Cd)의 돌출부들 사이에 위치하도록 형성되어 있다. 이는 제1 및 제2 워드선 도전층(31Ba 내지 31Bd 및 31Ca 내지 31Cd)의 돌출부들이 각 메모리 블록 MBa마다 컬럼 방향으로 4개 컬럼으로 정렬되는 것을 의미한다. 제1 및 제2 메모리 기둥 형상 반도체층(32b, 32c)은, 적층 방향으로 연장되어 제1 및 제2 워드선 도전층(31Ba 내지 31Bd 및 31Ca 내지 31Cd)을 관통하도록 기둥 형상으로 형성되어 있다. 제1 및 제2 메모리 기둥 형상 반도체층(32b, 32c)은, 도 28 및 도 29b에 도시한 바와 같이, 제1 및 제2 워드선 도전층(31Ba 내지 31Bd 및 31Ca 내지 31Cd)의 돌출부에서 (상방으로부터 볼 때 매트릭스 형태로) 컬럼 방향으로 정렬되도록 형성되어 있다. 컬럼 방향으로 정렬되어 있는 한 쌍의 제1 및 제2 메모리 기둥 형상 반도체층(32b, 32c)은 저부 반도체층(22b)의 컬럼 방향의 양단에 각각 접속되도록 형성되어 있다. 다시 말하면, 저부 반도체층(22b)은 제1 및 제2 메모리 기둥 형상 반도체층(32b, 32c)의 저부들을 접속하도록 형성되어 있다. 제1 및 제2 워드선 도전층(31Ba 내지 31Bd 및 31Ca 내지 31Cd)과 제1 및 제2 메모리 기둥 형상 반도체층(32b, 32c)은 폴리실리콘(p-Si)으로 구성된다.
또한, 메모리 트랜지스터층(30b)은 터널 절연층, 전하 축적층 및 블록 절연층을 갖는다. 각 터널 절연층, 전하 축적층 및 블록 절연층은 제1 워드선 도전층(31Ba 내지 31Bd)과 제1 메모리 기둥 형상 반도체층(32b) 사이 및 제2 워드선 도전층(31Ca 내지 31Cd)과 제2 메모리 기둥 형상 반도체층(32c) 사이에 형성되어 있다. 각 터널 절연층, 전하 축적층 및 블록 절연층은, 제1 메모리 기둥 형상 반도체층(32b)(제2 메모리 기둥 형상 반도체층(32c))측으로부터 제1 워드선 도전층(31Ba 내지 31Bd)(제2 워드선 도전층(31Ca 내지 31Cd)측으로 이 순서대로 형성되어 있다. 터널 절연층 및 블록 절연층은 산화 실리콘(SiO2)으로 구성되어 있다. 전하 축적층은 질화 실리콘(SiN)으로 구성되어 있다.
전술한 바와 같이 구성된 메모리 트랜지스터층(30b)에서, 제1 및 제2 워드선 도전층(31Ba 내지 31Bd 및 31Ca 내지 31Cd)은 메모리 트랜지스터 MTra1 내지 MTra8의 제어 게이트로서 기능한다. 또한, 제1 및 제2 워드선 도전층(31Ba 내지 31Bd 및 31Ca 내지 31Cd)은 워드선 WLa1 내지 WLa8의 일부로서 기능한다. 제1 및 제2 메모리 기둥 형상 반도체층(32b, 32c)은 메모리 스트링 MSa의 한 쌍의 U 형상 측부에 포함된다.
또한, 메모리 트랜지스터층(30b)의 구성은 다음과 같다고 할 수 있다. 즉, 제1 워드선 도전층(31Ba 내지 31Bd)은, 로우 방향으로 n개의 로우 및 컬럼 방향으로 2개의 컬럼으로 배열된 제1 메모리 기둥 형상 반도체층(32b)을 둘러싸도록 형성되어 있다. 제2 워드선 도전층(31Ca 내지 31Cd)은 로우 방향으로 n개의 로우 및 컬럼 방향으로 2개의 컬럼으로 배열된 제2 메모리 기둥 형상 반도체층(32c)을 둘러싸도록 형성되어 있다.
선택 트랜지스터층(40b)은, 도 26 및 도 27에 도시한 바와 같이, 소스측 도전층(4lb), 드레인측 도전층(42b), 소스측 기둥 형상 반도체층(43b) 및 드레인측 기둥 형상 반도체층(44b)을 갖는다. 소스측 도전층(4lb)은, 도 28 및 도 29c에 도시한 바와 같이, 컬럼 방향으로 정렬되고 로우 방향으로 연장되는 스트라이프 패턴으로 형성되어 있다. 각 메모리 블록 MBa에는 2개의 소스측 도전층(4lb)이 형성되어 있다. 소스측 도전층(4lb)은 각 메모리 블록 MBa마다 분리되어 있다. 드레인측 도전층(42b)은, 도 29c에 도시한 바와 같이, 컬럼 방향으로 소정의 사이클로, 로우 방향으로 연장되는 스트라이프 패턴으로 형성되어 있다. 드레인측 도전층들(42b)은 소스측 도전층들(4lb) 사이에 설치되어 있다. 드레인측 도전층(42b)은 각 메모리 블록 MBa마다 2개 설치되어 있다. 드레인측 도전층(42b)은 각 메모리 블록 MBa마다 분리되어 있다. 소스측 기둥 형상 반도체층(43b)은, 적층 방향으로 연장되고, 소스측 도전층(4lb)을 관통하고, 제1 메모리 기둥 형상 반도체층(32b)의 상면에 접하도록 형성되어 있다. 소스측 기둥 형상 반도체층(43b)은 각 메모리 블록 MBa에 대하여 n개 로우 및 2개 컬럼으로 형성되어 있다. 드레인측 기둥 형상 반도체층(44b)은, 적층 방향으로 연장되고, 드레인측 도전층(42b)을 관통하고, 제2 메모리 기둥 형상 반도체층(32c)의 상면에 접하도록 형성되어 있다. 드레인측 기둥 형상 반도체층(44b)은 각 메모리 블록 MBa에 대하여 n개 로우 및 2개 컬럼으로 형성되어 있다.
또한, 선택 트랜지스터층(40b)은 소스측 게이트 절연층 및 드레인측 게이트 절연층을 갖는다. 각 소스측 게이트 절연층은 소스측 도전층(4lb)과 소스측 기둥 형상 반도체층(43b) 사이에 형성되어 있다. 각 드레인측 게이트 절연층은 드레인측 도전층(42b)과 드레인측 기둥 형상 반도체층(44b) 사이에 형성되어 있다. 소스측 게이트 절연층 및 드레인측 게이트 절연층은 산화 실리콘(SiO2)으로 구성되어 있다.
전술한 바와 같이 구성된 선택 트랜지스터층(40b)에서, 소스측 도전층(4lb)은 소스측 선택 트랜지스터 SSTra의 제어 게이트로서 기능한다. 또한, 소스측 도전층(4lb)은 소스측 선택 게이트선 SGSa의 일부로서 기능한다. 드레인측 도전층(42b)은 드레인측 선택 트랜지스터 SDTra의 제어 게이트로서 기능한다. 또한, 드레인측 도전층(42b)은 드레인측 선택 게이트선 SGDa의 일부로서 기능한다.
또한, 선택 트랜지스터층(40b)의 구성은 다음과 같다고 할 수 있다. 즉, 각 소스측 도전층(4lb)은, 로우 방향으로 n개 로우 및 컬럼 방향으로 1개 컬럼 배열된 소스측 기둥 형상 반도체층(43b)을 둘러싸도록 형성되어 있다. 각 드레인측 도전층(42b)은, 로우 방향으로 n개 로우 및 컬럼 방향으로 1개 컬럼 배열된 드레인측 기둥 형상 반도체층(44b)을 둘러싸도록 형성되어 있다. 소스측 기둥 형상 반도체층(43b) 및 드레인측 기둥 형상 반도체층(44b)은 제1 및 제2 메모리 기둥 형상 반도체층(32b, 32c)으로부터 상방으로 연장되도록 형성되어 있다.
전술한 바와 같은 메모리 트랜지스터 영역 ARa1의 구성에 따르면, 메모리 스트링 MSa의 2개 컬럼이, 도 28에 도시한 바와 같이, 각 메모리 블록 MBa마다 배열되어 있다.
또한, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)는, 메모리 트랜지스터 영역 ARa1, 및 주변 영역 ARa2에 걸쳐 연장되는 배선층(50b), 비트선층(60b), 소스선층(70)을 포함한다. 배선층(50b)과 소스선층(70)은 동일한 층에 형성되고, 그 위에 비트선층(60b)이 형성되어 있다. 소스선층(70)은 소스선 SLa로서 기능한다는 점에 주목한다.
배선층(50b)은, 워드 접속층(5lb), 소스측 접속층(52b), 드레인측 접속층(53b) 및 백 게이트 접속층(54b)을 포함한다.
워드 접속층(5lb)은, 도 28 및 도 29d에 도시한 바와 같이, 로우 방향으로 연장되는 직사각 형상으로 형성되어 있다. 워드 접속층(5lb)은 각 메모리 블록 MBa마다 컬럼 방향으로 정렬된 "4개 컬럼"으로 배열되어 있다. 워드 접속층(5lb)은, 제1 워드선 도전층(31Ba 내지 31Bd)의 로우 방향 일단에서, 각 콘택트 플러그층(51lb)을 통해 제1 워드선 도전층(31Ba 내지 31Bd)에 전기적으로 접속되어 있다. 또한, 워드 접속층(5lb)은, 제2 워드선 도전층(31Ca 내지 31Cd)의 로우 방향 타단에서, 각 콘택트 플러그층(51lb)을 통해 제2 워드선 도전층(31Ca 내지 31Cd)에 전기적으로 접속되어 있다.
소스측 접속층(52b)은, 도 28 및 도 29d에 도시한 바와 같이, 로우 방향으로 연장되는 직사각 형상으로 형성되어 있다. 소스측 접속층(52b)은 각 메모리 블록 MBa마다 2개 설치되어 있다. 2개의 소스측 접속층(52b) 중 하나는 제1 워드선 도전층(31Ba 내지 31Bd)의 로우 방향 일단에서, 콘택트 플러그층(52lb)을 통해 소스측 도전층(4lb)에 전기적으로 접속되어 있다. 또한, 2개의 소스측 접속층(52b) 중 나머지 하나는 제2 워드선 도전층(31Ca 내지 31Cd)의 로우 방향 타단에서, 콘택트 플러그층(52lb)을 통해 소스측 도전층(4lb)에 전기적으로 접속되어 있다.
드레인측 접속층(53b)은, 도 28 및 도 29d에 도시한 바와 같이, 로우 방향으로 연장되는 직사각 형상으로 형성되어 있다. 드레인측 접속층(53b)은 각 메모리 블록 MBa마다 2개 설치되어 있다. 2개의 드레인측 접속층(53b) 중 하나는, 제1 워드선 도전층(31Ba 내지 31Bd)의 로우 방향 일단에서, 콘택트 플러그층(53lb)을 통해 드레인측 도전층(42b)에 전기적으로 접속되어 있다. 또한, 2개의 드레인측 접속층(53b) 중 나머지 하나는, 제2 워드선 도전층(31Ca 내지 31Cd)의 로우 방향 타단에서, 콘택트 플러그층(53lb)을 통해 드레인측 도전층(42b)에 전기적으로 접속되어 있다.
백 게이트 접속층(54b)은, 도 28 및 도 29d에 도시한 바와 같이, 로우 방향으로 연장되는 직사각 형상으로 형성되어 있다. 백 게이트 접속층(54b)은 각 메모리 블록 MBa마다 1개 설치되어 있다. 각 백 게이트 접속층(54b)은, 제1 및 제2 워드선 도전층(31Ba 내지 31Bd 및 31Ca 내지 31Cd)의 로우 방향 일단(또는 타단)에서, 콘택트 플러그층(54lb)을 통해 백 게이트 도전층(2lb)에 전기적으로 접속되어 있다.
비트선층(60b)은, 도 28 및 도 29e에 도시한 바와 같이, 컬럼 방향으로 연장되는 직사각 형상으로 형성되어 있다. 비트선층(60b)은 각 메모리 블록 MBa마다 로우 방향으로 정렬된 n개 로우로 형성되어 있다. 비트선층(60b)은, 각 드레인측 기둥 형상 반도체층(44b)의 상면에 각 콘택트 플러그층(61)을 통해 접속되어 있다. 비트선층(60b)은 비트선 BLa로서 기능한다는 점에 주목한다.
소스선층(70)은, 도 28 및 도 29d에 도시한 바와 같이, 컬럼 방향으로 연장되는 사다리 형상으로 형성되어 있다. 각 메모리 블록 MBa 내에는 로우 방향으로 연장되는 소스선층(70)의 일부가 2개 형성되어 있다. 소스선층(70)은, 로우 방향으로 연장되는 자신의 일부에서, 소스측 기둥 형상 반도체층(43b)의 상면에 접속되어 있다.
즉, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)는 후술하는 바와 같이 (구성 1b)와 (구성 2b)로 구성되어 있다.
(구성 1b) 워드 접속층(5lb)
● 워드 접속층(5lb)은 메모리 블록 MBa의 양측으로부터 로우 방향으로 제1 및 제2 워드선 도전층(31B, 31C)의 양단 근방으로 연장된다.
(구성 2b) 메모리 스트링 MSa
● 각 메모리 블록 MBa마다 컬럼 방향으로 배열된 메모리 스트링 MSa의 개수, 즉, "m"은 2이다.
● 제1 및 제2 워드선 도전층(31B, 31C)의 적층 수, 즉, "n"은 4이다.
전술한 (구성 1b)와 (구성 2b)를 고려할 때, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)는 상기 (수식 1)의 관계를 만족하도록 구성되어 있다.
(제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 효과)
이어서, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)의 효과를 설명한다. 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)는 상기 (수식 1)로 표현되는 관계를 만족하도록 구성되어 있다. 따라서, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(10B)는, 워드 접속층(5lb)의 점유 면적의 증가를 억제할 수 있고, 불휘발성 반도체 기억 장치(10B) 전체의 점유 면적을 축소할 수 있다.
[제4 실시 형태]
(제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 개략 구성)
이어서, 도 30을 참조하여 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 개략적 구성을 설명한다. 도 30은 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 메모리 스트링 MSb를 도시하는 회로도이다. 제4 실시 형태에서, 제1 내지 제3 실시 형태와 마찬가지의 구성에 대해서는 동일 부호를 붙이고 그 설명을 생략한다는 점에 주목한다.
도 30에 도시한 바와 같이, 제1 내지 제3 실시 형태와는 달리, 제4 실시 형태에 따른 메모리 스트링 MSb는 반도체 기판 Baa와 평행한 방향으로부터 볼 때 "W" 형상으로 형성되어 있다. 메모리 스트링 MSb는, 3세트의 직렬 접속된 메모리 트랜지스터 MTrb1 내지 MTrb4, MTrb5 내지 MTrb8, MTrb9 내지 MTrb12 및 2개의 백 게이트 트랜지스터 BGTrb1과 BGTrb2를 포함한다. 메모리 트랜지스터 MTrb1의 일단은 백 게이트 트랜지스터 BGTrb1을 통해 메모리 트랜지스터 MTrb5의 일단에 접속되어 있다. 메모리 트랜지스터 MTrb5의 일단은 백 게이트 트랜지스터 BGTrb2를 통해 메모리 트랜지스터 MTrb9의 일단에 접속되어 있다. 메모리 트랜지스터 MTrb4, MTrb8, MTrb12의 일단들은 선택 트랜지스터 STrb1, STrb2, STrb3의 일단들에 접속되어 있다.
이어서, 도 31과 도 32를 참조하여, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 개략적 구성을 설명한다. 도 31은 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 적층 구조를 도시하는 개략도이며, 도 32는 그 확대도이다. 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)는, 도 31에 도시한 바와 같이, 하나의 메모리 블록 MBb에서 (로우 방향으로 n개 로우 및 컬럼 방향으로 4개 컬럼인) 매트릭스 형상으로 배열된 메모리 스트링 MSb를 구비한다.
각 메모리 블록 MBb는, 각 메모리 스트링 MSb마다 설치된 W 형상 반도체층SCb, 워드선 WLb1 내지 WLb4, 선택 게이트선 SGb 및 백 게이트 선 BGb를 구비한다.
각 W 형상 반도체층 SCb는, 도 32에 도시한 바와 같이, 로우 방향으로부터 볼 때 W 형상(측면이 E 형상 또는 빗살 형상)으로 형성되어 있다. 각 W 형상 반도체층 SCb는, 반도체 기판 Baa에 대하여 대략 수직 방향으로 연장되는 복수(이 경우, 3개)의 기둥 형상부 CLb 및 복수의 기둥 형상부 CLb의 하단들을 연결하도록 형성된 연결부 JPb를 구비한다. 연결부 JPb는 도 32에 도시한 컬럼 방향을 길이 방향으로 하여 형성된다. 하나의 메모리 스트링 MSb에 포함되는 3개의 기둥 형상부 CLb도 컬럼 방향을 따라 일렬로 형성되어 있다.
도 32에는 생략되어 있지만, 복수의 기둥 형상부 CLb의 주위에는 메모리 셀의 일부인 전하 축적층이 터널 절연막을 개재하여 형성되고, 또한, 전하 축적층의 주위에는 블록 절연막이 형성된다. 또한, 복수의 기둥 형상부 CLb의 주위에는 터널 절연막, 전하 축적층 및 블록 절연막을 개재하여 워드선 WLb1 내지 WLb4가 형성되어 있다.
워드선 WLb1 내지 WLb4는, 도 32에는 도시되어 있지 않은 층간 절연막을 개재하여 기판 Baa 상에 도전막의 복수층을 적층함으로써 형성되어 있다. 워드선 WLb1 내지 WLb4는 반도체 기판 Baa 상에 격자 패턴으로 2차원 배열된 3 x 4 메모리 스트링 MS에 공통 접속되는 판 형상 전극으로서 형성되어 있다. 매트릭스 형상으로 배열된 메모리 스트링 MSb에 공통 접속된 판 형상 때문에, 일렬로 배열된 메모리 스트링 MSb마다 가늘고 긴(elongated) 스트라이프 패턴(스트립)으로 형성되는 것이 아니라, 워드선 WLb1 내지 WLb4는 가늘고 긴 스트라이프 패턴으로 형성되는 경우에 비해 작은 배선 저항을 제공할 수 있다.
선택 게이트선 SGb(SGb1 내지 SGb4)는, 컬럼 방향을 길이 방향으로 하여 기둥 형상부 CLb의 선단측 상에 스트라이프 패턴을 제공하도록 컬럼 방향으로 정렬된 복수의 기둥 형상부 CLb에 공통 접속되어 있다. 즉, 로우 방향으로 정렬된 복수의 메모리 스트링 MSb 각각은 서로 다른 선택 게이트선 SGb1 내지 SGb4에 접속되어 있다.
백 게이트선 BGb는 도시하지 않은 게이트 절연막을 개재하여 연결부 JPb와 접하고 있다. 각 연결부 JPb에는, 백 게이트선 BGb 내에 게이트 전극이 포함된 백 게이트 트랜지스터 BGTrb가 2개 형성된다.
또한, 로우 방향으로 정렬된 기둥 형상부 CLb를 따라, 로우 방향을 길이 방향으로 하는 비트선 BLb가 형성되어 있다. 하나의 메모리 스트링 MSb 내에 포함되는 3개의 기둥 형상부 CLb 각각은 서로 다른 비트선 BLb0 내지 BLb2에 접속되어 있다.
또한, 각 연결부 JPb에는, 3개의 기둥 형상부들 CLb 사이의 각 위치에서 게이트가 백 게이트층 BGb에 포함된 2개의 백 게이트 트랜지스터 BGTrb가 형성되어 있다.
또한, 각 기둥 형상부 CLb의 상단 상에는 선택 트랜지스터 SGTrb가 형성되어 있다. 선택 트랜지스터 SGTrb는 하나의 선택 게이트선 SGb에 공통 접속되고, 동시에 도통된다. 이러한 메모리 스트링 MSb는, 워드선 WLb1 내지 WLb4가 공통 접속되어 기판 Baa 상에 이차원 매트릭스로 배열되어 있다.
(제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 적층 구조)
도 33 내지 도 35를 참조하여 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 적층 구조를 설명한다. 도 33은 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 로우 방향 단면도이다. 도 34는 불휘발성 반도체 기억 장치(10C)의 컬럼 방향 단면도이며, 도 35는 그 상면도이다.
제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)는, 도 33에 도시한 바와 같이, 반도체 기판 Baa 상에 순차적으로 설치된, 백 게이트 트랜지스터층(20c), 메모리 트랜지스터층(30c), 선택 트랜지스터층(40c), 배선층(50c) 및 비트선층(60c)을 구비한다. 백 게이트 트랜지스터층(20c)은 백 게이트 트랜지스터BGTrb1 및 BGTrb2로서 기능한다. 메모리 트랜지스터층(30c)은 메모리 트랜지스터 MTrb1 내지 MTrb4, MTrb5 내지 MTrb8 및 MTrb9 내지 MTrb12로서 기능한다. 선택 트랜지스터층(40c)은 선택 트랜지스터 SGTrb로서 기능한다.
백 게이트 트랜지스터층(20c)은, 도 33에 도시한 바와 같이, 백 게이트 도전층(21c) 및 저부 반도체층(22c)을 갖는다. 각 백 게이트 도전층(21c)은 소정의 영역에 걸쳐 반도체 기판 Baa와 평행하게 연장되는 판 형상을 나타낸다. 백 게이트 도전층(21c)은 각 메모리 블록 MBb마다 분리되어 있다. 각 메모리 블록 MBb 내에는 하나의 백 게이트 도전층(21c)이 설치되어 있다. 저부 반도체층(22c)은 각 백 게이트 도전층(21c)의 상면으로부터 소정 깊이까지 형성되어 있다. 저부 반도체층(22c)은 상방으로부터 볼 때 로우 방향으로 연장되도록 형성되어 있다. 저부 반도체층(22c)은, 도 35에 도시한 바와 같이, 상방으로부터 볼 때 매트릭스 형상(로우 방향으로 "n개 로우" 및 컬럼 방향으로 "4개 컬럼")으로 형성되어 있다. 각 저부 반도체층(22c)은, 후술하는 바와 같이, 로우 방향으로 정렬된 3개의 메모리 기둥 형상 반도체층(32c)의 하단들을 연결하도록 형성되어 있다. 백 게이트 도전층(21c)과 저부 반도체층(22c)은 폴리실리콘(p-Si)으로 구성되어 있다.
또한, 백 게이트 트랜지스터층(20c)은, 제3 실시 형태와 마찬가지로, 터널 절연층, 전하 축적층 및 블록 절연층을 갖는다.
전술한 바와 같이 구성된 백 게이트 트랜지스터층(20c)에서, 백 게이트 도전층(21c)은 백 게이트 트랜지스터 BGTrb1 및 BGTrb2의 제어 게이트로서 기능한다. 또한, 백 게이트 도전층(21c)은 백 게이트 선 BGb의 일부로서 기능한다. 저부 반도체층(22c)은 메모리 스트링 MSb의 W 형상 저부에 포함된다.
또한, 백 게이트 트랜지스터층(20c)의 구성은 다음과 같다고 할 수 있다. 즉, 각 백 게이트 도전층(21c)은 "로우 방향으로 n개 로우 및 컬럼 방향으로 4개 컬럼으로 배열된 저부 반도체층(22c)"을 둘러싸도록 형성되어 있다.
메모리 트랜지스터층(30c)은, 도 33에 도시한 바와 같이, 워드선 도전층(31D)(31Da 내지 31Dd) 및 메모리 기둥 형상 반도체층(32c)을 갖는다. 워드선 도전층(31Da 내지 31Dd)은 적층되며, 각 워드선 도전층은 소정의 영역에 걸쳐 반도체 기판 Baa와 평행한 방향으로 연장되는 판 형상을 나타낸다. 워드선 도전층(31Da 내지 31Dd)은 각 메모리 블록 MBb마다 분리되어 있다. 메모리 기둥 형상 반도체층(32c)은 적층 방향으로 연장되고 워드선 도전층(31Da 내지 31Dd)을 관통하도록 형성되어 있다. 워드선 도전층(31Da 내지 31Dd) 및 메모리 기둥 형상 반도체층(32c)은 폴리실리콘(p-Si)으로 구성되어 있다.
또한, 메모리 트랜지스터층(30c)은, 제3 실시 형태와 마찬가지로, 터널 절연층, 전하 축적층 및 블록 절연층을 갖는다.
전술한 바와 같이 구성된 메모리 트랜지스터층(30c)에서, 워드선 도전층(31Da 내지 31Dd)은 메모리 트랜지스터 MTrb1 내지 MTrb4, MTrb5 내지 MTrb8 및 MTrb9 내지 MTrb12의 제어 게이트로서 기능한다. 또한, 워드선 도전층(31Da 내지 31Dd)은 워드선 WLb1 내지 WLb4의 일부로서 기능한다. 메모리 기둥 형상 반도체층(32c)은 메모리 스트링 MSb의 W 형상의 측부에 포함된다.
또한, 메모리 트랜지스터층(30c)의 구성은 다음과 같다고 할 수 있다. 즉, 워드선 도전층(31Da 내지 31Dd)은 로우 방향으로 9개 로우 및 컬럼 방향으로 4개 컬럼으로 배열된 메모리 기둥 형상 반도체층(32c)을 둘러싸도록 형성되어 있다.
선택 트랜지스터층(40c)은, 도 33에 도시한 바와 같이, 도전층(41c) 및 기둥 형상 반도체층(42c)을 갖는다. 도전층(41c)은 로우 방향으로 연장되고 컬럼 방향으로 정렬되도록 형성되어 있다. 도전층(41c)은 각 메모리 블록 MBb마다 분리되어 있다. 기둥 형상 반도체층(42c)은, 적층 방향으로 연장되고, 도전층(41c)을 관통하고, 메모리 기둥 형상 반도체층(32c)의 상면과 접하도록 형성되어 있다. 또한, (도시하지 않은) 게이트 절연층이 도전층(41c)과 기둥 형상 반도체층(42c) 사이에 설치되어 있다.
전술한 바와 같이 구성된 선택 트랜지스터층(40c)에서, 도전층(41c)은 선택 트랜지스터 SGTrb의 제어 게이트로서 기능한다. 또한, 도전층(41c)은 선택 게이트선 SGb의 일부로서 기능한다.
또한, 선택 트랜지스터층(40c)의 구성은 다음과 같다고 할 수 있다. 즉, 4개의 도전층(41c)은, 하나의 메모리 블록 MBb에서, "로우 방향으로 9개 로우 및 컬럼 방향으로 4개 컬럼으로 배열된 기둥 형상 반도체층(42c)"을 둘러싸도록 형성되어 있다.
또한, 전술한 구성에 따르면, 4개의 메모리 스트링 MSb가, 도 35에 도시한 바와 같이, 각 메모리 블록 MBb마다 컬럼 방향으로 배열되어 있다.
배선층(50c)은, 도 33에 도시한 바와 같이, 워드 접속층(51c), 선택 게이트 접속층(52c) 및 백 게이트 접속층(54c)을 구비한다.
워드 접속층(51c)은, 도 35에 도시한 바와 같이, 로우 방향으로 연장되는 직사각 형상으로 형성되어 있다. 워드 접속층(51c)은, 각 메모리 블록 MBb마다 컬럼 방향으로 정렬된 "4개 컬럼"으로 배열되어 있다. 워드 접속층(51c)은, 워드선 도전층(31Da 내지 31Dd)의 로우 방향 일단에서, 각 콘택트 플러그층(511c)을 통해 워드선 도전층(31Da 내지 31Dd)에 전기적으로 접속되어 있다.
선택 게이트 접속층(52c)은, 도 35에 도시한 바와 같이, 로우 방향으로 연장되는 직사각 형상으로 형성되어 있다. 선택 게이트 접속층(52c)은, 워드선 도전층(31Da 내지 31Dd)의 로우 방향 타단에서, 각 콘택트 플러그층(521c)을 통해 도전층(41c)에 전기적으로 접속되어 있다.
백 게이트 접속층(54c)은, 도 35에 도시한 바와 같이, 로우 방향으로 연장되는 직사각 형상으로 형성되어 있다. 백 게이트 접속층(54c)은, 워드선 도전층(31Da 내지 31Dd)의 로우 방향 타단(또는 일단)에서, 각 콘택트 플러그층(541c)을 통해 백 게이트 도전층(21c)에 전기적으로 접속되어 있다.
비트선층(60c)과 배선층(50c)은, 도 33에 도시한 바와 같이, 동일한 층에 형성되어 있다. 비트선층(60c)은 컬럼 방향으로 연장되는 직사각 형상으로 형성되어 있다. 비트선층(60c)은, 도 35에 도시한 바와 같이, 각 메모리 블록 MBb마다 로우 방향으로 정렬된 n개 로우로 형성되어 있다. 비트선층(60c)은 기둥 형상 반도체층(42c)의 상면에 각각 접속되어 있다. 비트선층(60c)은 비트선 BLb로서 기능한다는 점에 주목한다.
즉, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)는 후술하는 바와 같은 (구성 1c) 및 (구성 2c)로 형성되어 있다.
(구성 1c) 워드 접속층(51c)
● 워드 접속층(51c)은 메모리 블록 MBb의 일측으로부터 로우 방향으로 워드선 도전층(31D)의 일단 근방으로 연장되어 있다.
(구성 2c) 메모리 스트링 MSb
● 각 메모리 블록 MBb마다 컬럼 방향으로 정렬된 메모리 스트링 MSb의 개수, 즉, "m"은 4이다.
● 적층된 워드선 도전층(31D)의 개수, 즉, "n"은 4이다.
(구성 1c) 및 (구성 2c)를 고려할 때, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)는 상기 (수식 1)로 표현되는 관계를 만족하도록 구성되어 있다.
(제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 효과)
이어서, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)의 효과를 설명한다. 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(10C)는, 상기 (수식 1)로 표현되는 관계를 만족하도록 구성되어 있으므로, 제1 실시 형태와 마찬가지의 효과를 발휘한다.
[기타 실시 형태]
이상, 불휘발성 반도체 기억 장치의 실시 형태를 설명해 왔지만, 본 발명은 상기 실시 형태에 한정되지 않으며, 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변경, 추가, 치환 등이 가능하다.

Claims (19)

  1. 불휘발성 반도체 기억 장치로서,
    복수의 메모리 블록 - 상기 메모리 블록들 각각은, 복수의 메모리 셀이 직렬 접속된 복수의 메모리 스트링을 포함하고, 기판에 평행한 각 제1 영역마다 배치됨 - 과,
    동일한 면에 형성되고 상기 기판에 평행한 제1 방향으로 연장되는 복수의 배선층을 포함하고,
    상기 메모리 블록들 각각은
    상기 제1 영역에 걸쳐 상기 기판에 평행하게 확장되고 적층 방향으로 n개 층으로 형성되고 상기 복수의 메모리 스트링에 의해 공유되는 제1 도전층과,
    적층 방향으로 연장되고 상기 제1 도전층들을 관통하도록 형성되고, 상기 메모리 스트링들 각각마다 배치되는 제1 반도체층과,
    상기 제1 도전층들과 상기 제1 반도체층 사이에 형성되고, 전하를 축적할 수 있도록 구성된 전하 축적층과,
    상기 제1 도전층들 아래에 배치되고, 상기 제1 영역에 걸쳐 상기 기판에 평행하게 확장되는 제2 도전층과,
    상기 제1 반도체층의 하면으로부터 적층 방향으로 연장되며 상기 제2 도전층을 관통하도록 형성된 제2 반도체층과,
    상기 제2 도전층과 상기 제2 반도체층 사이에 형성된 제1 게이트 절연층과,
    상기 제1 도전층들 위에 배치되고, 상기 제1 영역에서, 제2 방향으로 정렬되고 상기 제1 방향으로 연장되도록 형성된 제3 도전층과,
    상기 제1 반도체층의 상면으로부터 적층 방향으로 연장되고 상기 제3 도전층을 관통하도록 형성된 제3 반도체층과,
    상기 제3 도전층과 상기 제3 반도체층 사이에 형성된 제2 게이트 절연층
    을 포함하고,
    상기 제2 반도체층, 상기 제2 도전층의 일부 및 상기 제1 게이트 절연층은 상기 메모리 스트링들의 일단들에 직렬 접속된 복수의 제1 선택 트랜지스터에 포함되고,
    상기 제3 반도체층, 상기 제3 도전층의 일부 및 상기 제2 게이트 절연층은 상기 메모리 스트링들의 타단들에 직렬 접속된 복수의 제2 선택 트랜지스터에 포함되고,
    상기 메모리 스트링들은, 상기 제1 반도체층, 상기 제1 도전층들의 일부 및 상기 전하 축적층을 포함하고, 상기 메모리 블록들 각각마다 상기 적층 방향 및 상기 제1 방향에 직교하는 상기 제2 방향으로 m개 컬럼(column)으로 배치되고,
    상기 배선층들은, 상기 제2 방향으로 배치되고, 상기 메모리 블록의 일측으로부터 상기 제1 방향으로 상기 제1 도전층의 일단의 근방으로 연장되도록 형성되고, 상기 제1 도전층들에 콘택트 플러그들을 통해 접속되고,
    m≥n (수식 1)으로 표현되는 관계가 만족되는, 불휘발성 반도체 기억 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 도전층들의 n개 층의 단들은 상기 제1 방향으로 서로 단차식(stepwise)으로 형성되는, 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 메모리 블록들 각각마다 하나씩 배치된 제1 로우 디코더 회로(row decoder circuit)를 더 포함하고,
    상기 제1 로우 디코더 회로는 소정의 전압을 상기 배선층들을 통해 상기 메모리 셀들의 게이트들에 선택적으로 인가하는, 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 메모리 블록들 각각마다 하나씩 배치된 제2 로우 디코더 회로를 더 포함하고,
    상기 제2 로우 디코더 회로는 소정의 전압을 상기 제1 선택 트랜지스터들의 게이트들 및 상기 제2 선택 트랜지스터들의 게이트들에 선택적으로 인가하는, 불휘발성 반도체 기억 장치.
  7. 불휘발성 반도체 기억 장치로서,
    복수의 메모리 블록 - 상기 메모리 블록들 각각은, 복수의 메모리 셀이 직렬 접속된 복수의 메모리 스트링을 포함하고, 기판에 평행한 각 제1 영역마다 배치됨 - 과,
    동일한 면에 형성되고 상기 기판에 평행한 제1 방향으로 연장되는 복수의 배선층을 포함하고,
    상기 메모리 블록들 각각은,
    상기 제1 영역에 걸쳐 상기 기판에 평행하게 확장되고 적층 방향으로 n개 층으로 형성되고 상기 복수의 메모리 스트링에 의해 공유되는 제1 도전층과,
    적층 방향으로 연장되고 상기 제1 도전층들을 관통하도록 형성되고, 상기 메모리 스트링들 각각마다 배치되는 제1 반도체층과,
    상기 제1 도전층들과 상기 제1 반도체층 사이에 형성되고, 전하를 축적할 수 있도록 구성된 전하 축적층과,
    상기 제1 방향으로 정렬된 복수의 상기 제1 반도체층의 하단들을 연결하는 제4 반도체층과,
    상기 제1 도전층들 아래에 배치되고 상기 제1 영역에 걸쳐 상기 기판에 평행하게 확장되고, 상기 제4 반도체층을 둘러싸도록 형성된 제4 도전층과,
    상기 제4 도전층과 상기 제4 반도체층 사이에 형성된 제3 게이트 절연층
    을 포함하고,
    상기 제4 반도체층, 상기 제4 도전층의 일부 및 상기 제3 게이트 절연층은 상기 메모리 셀들 사이에 직렬 접속된 제3 선택 트랜지스터에 포함되고,
    상기 메모리 스트링들은, 상기 제1 반도체층, 상기 제1 도전층들의 일부 및 상기 전하 축적층을 포함하고, 상기 메모리 블록들 각각마다 상기 적층 방향 및 상기 제1 방향에 직교하는 제2 방향으로 m개 컬럼(column)으로 배치되고,
    상기 배선층들은, 상기 제2 방향으로 배치되고, 상기 메모리 블록의 일측으로부터 상기 제1 방향으로 상기 제1 도전층의 일단의 근방으로 연장되도록 형성되고, 상기 제1 도전층들에 콘택트 플러그들을 통해 접속되고,
    m≥n (수식 1)으로 표현되는 관계가 만족되는, 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 메모리 블록들 각각은
    복수의 상기 제1 도전층 위에 배치되고, 상기 제1 영역에서, 상기 제2 방향으로 정렬되고 상기 제1 방향으로 연장되도록 형성된 제5 도전층과,
    상기 제1 반도체층의 상면으로부터 적층 방향으로 연장되고 상기 제5 도전층을 관통하도록 형성된 제5 반도체층과,
    상기 제5 도전층과 상기 제5 반도체층 사이에 형성된 제4 게이트 절연층
    을 더 포함하고,
    상기 제5 반도체층, 상기 제5 도전층의 일부 및 상기 제4 게이트 절연층은 상기 메모리 스트링들의 일단들에 직렬 접속된 복수의 제4 선택 트랜지스터에 포함되는, 불휘발성 반도체 기억 장치.
  9. 불휘발성 반도체 기억 장치로서,
    복수의 메모리 블록 - 상기 메모리 블록들 각각은, 복수의 메모리 셀이 직렬 접속된 복수의 메모리 스트링을 포함하고, 기판에 평행한 각 제1 영역마다 배치됨 - 과,
    동일한 면에 형성되고 상기 기판에 평행한 제1 방향으로 연장되는 복수의 배선층을 포함하고,
    상기 메모리 블록들 각각은
    상기 제1 영역에 걸쳐 상기 기판에 평행하게 확장되고 적층 방향으로 n개 층으로 형성되고 상기 복수의 메모리 스트링에 의해 공유되는 제1 도전층과,
    적층 방향으로 연장되고 상기 제1 도전층들을 관통하도록 형성되고, 상기 메모리 스트링들 각각마다 배치되는 제1 반도체층과,
    상기 제1 도전층들과 상기 제1 반도체층 사이에 형성되고, 전하를 축적할 수 있도록 구성된 전하 축적층과,
    상기 제1 도전층들 아래에 배치되고, 상기 제1 영역에 걸쳐 상기 기판에 평행하게 확장되는 제2 도전층과,
    상기 제1 반도체층의 하면으로부터 적층 방향으로 연장되며 상기 제2 도전층을 관통하도록 형성된 제2 반도체층과,
    상기 제2 도전층과 상기 제2 반도체층 사이에 형성된 제1 게이트 절연층과,
    상기 제1 도전층들 위에 배치되고, 상기 제1 영역에서, 제2 방향으로 정렬되고 상기 제1 방향으로 연장되도록 형성된 제3 도전층과,
    상기 제1 반도체층의 상면으로부터 적층 방향으로 연장되고 상기 제3 도전층을 관통하도록 형성된 제3 반도체층과,
    상기 제3 도전층과 상기 제3 반도체층 사이에 형성된 제2 게이트 절연층
    을 포함하고,
    상기 제2 반도체층, 상기 제2 도전층의 일부 및 상기 제1 게이트 절연층은 상기 메모리 스트링들의 일단들에 직렬 접속된 복수의 제1 선택 트랜지스터에 포함되고,
    상기 제3 반도체층, 상기 제3 도전층의 일부 및 상기 제2 게이트 절연층은 상기 메모리 스트링들의 타단들에 직렬 접속된 복수의 제2 선택 트랜지스터에 포함되고,
    상기 메모리 스트링들은, 상기 제1 반도체층, 상기 제1 도전층들의 일부 및 상기 전하 축적층을 포함하고, 상기 메모리 블록들 각각마다 상기 적층 방향 및 상기 제1 방향에 직교하는 상기 제2 방향으로 m개 컬럼으로 배치되고,
    상기 배선층들은, 상기 제2 방향으로 배치되고, 상기 메모리 블록의 양측으로부터 상기 제1 방향으로 상기 제1 도전층들의 양단들의 근방으로 연장되도록 형성되고, 상기 제1 도전층들에 콘택트 플러그들을 통해 접속되고,
    m≥n/2 (수식 2)으로 표현되는 관계가 만족되는, 불휘발성 반도체 기억 장치.
  10. 삭제
  11. 삭제
  12. 제9항에 있어서,
    상기 제1 도전층들의 n개 층의 단들은 상기 제1 방향으로 서로 단차식으로 형성되는, 불휘발성 반도체 기억 장치.
  13. 제9항에 있어서,
    상기 메모리 블록들 각각마다 하나씩 배치된 제1 로우 디코더 회로를 더 포함하고,
    상기 제1 로우 디코더 회로는 소정의 전압을 상기 배선층들을 통해 상기 메모리 셀들의 게이트들에 선택적으로 인가하는, 불휘발성 반도체 기억 장치.
  14. 제9항에 있어서,
    상기 메모리 블록들 각각마다 하나씩 배치된 제2 로우 디코더 회로를 더 포함하고,
    상기 제2 로우 디코더 회로는 소정의 전압을 상기 제1 선택 트랜지스터들의 게이트들 및 상기 제2 선택 트랜지스터들의 게이트들에 선택적으로 인가하는, 불휘발성 반도체 기억 장치.
  15. 불휘발성 반도체 기억 장치로서,
    복수의 메모리 블록 - 상기 메모리 블록들 각각은, 복수의 메모리 셀이 직렬 접속된 복수의 메모리 스트링을 포함하고, 기판에 평행한 각 제1 영역마다 배치됨 - 과,
    동일한 면에 형성되고 상기 기판에 평행한 제1 방향으로 연장되는 복수의 배선층을 포함하고,
    상기 메모리 블록들 각각은
    상기 제1 영역에서 상기 제1 방향으로 연장되는 복수의 돌출부를 갖는 빗살 모양으로 형성되고, 적층 방향으로 n개 층으로 형성되고 상기 복수의 메모리 스트링에 의해 공유되는 제1 도전층과,
    상기 제1 영역에서 상기 제1 방향으로 연장되는 복수의 돌출부를 갖는 빗살 모양으로 형성되고, 적층 방향으로 n개 층으로 형성되고 상기 복수의 메모리 스트링에 의해 공유되어, 상기 제1 도전층들의 상기 돌출부들 사이에 돌출부들이 배치되도록 형성된 제2 도전층과,
    상기 제1 도전층들을 관통하도록 형성되고, 상기 메모리 스트링들 각각마다 배치된 제1 반도체층과,
    상기 제2 도전층을 관통하도록 형성되고, 상기 메모리 스트링들 각각마다 배치된 제2 반도체층과,
    상기 제1 반도체층과 상기 제2 반도체층의 각 저부들을 연결하도록 형성된 제3 반도체층과,
    상기 제1 도전층들과 상기 제1 반도체층 사이 및 상기 제2 도전층과 상기 제2 반도체층 사이에 형성되고, 전하를 축적할 수 있도록 구성된 전하 축적층을 포함하고,
    상기 메모리 스트링들은, 상기 제1 도전층들, 상기 제2 도전층, 상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 전하 축적층을 포함하고, 상기 메모리 블록들 각각마다 상기 적층 방향 및 상기 제1 방향에 직교하는 제2 방향으로 m개 컬럼으로 배치되고,
    상기 배선층들은, 상기 제2 방향으로 배치되고, 상기 메모리 블록의 양측으로부터 상기 제1 방향으로 상기 제1 도전층과 상기 제2 도전층의 양단들 근방으로 연장되도록 형성되고, 상기 제1 도전층 또는 상기 제2 도전층에 콘택트 플러그들을 통해 접속되고,
    m≥n (수식 3)으로 표현되는 관계가 만족되는, 불휘발성 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 메모리 블록들 각각은
    상기 제1 도전층들 위에 배치되고, 상기 제1 영역에서, 상기 제2 방향으로 정렬되고 상기 제1 방향으로 연장되도록 형성된 제3 도전층과,
    상기 제2 도전층 위에 배치되고, 상기 제2 방향으로 정렬된 상기 제3 도전층들 사이에 배치되고 상기 제1 방향으로 연장되도록 형성된 제4 도전층과,
    상기 제1 반도체층의 상면으로부터 적층 방향으로 연장되고 상기 제3 도전층을 관통하도록 형성된 제4 반도체층과,
    상기 제2 반도체층의 상면으로부터 적층 방향으로 연장되고 상기 제4 도전층을 관통하도록 형성된 제5 반도체층과,
    상기 제3 도전층과 상기 제4 반도체층 사이에 형성된 제1 게이트 절연층과,
    상기 제4 도전층과 상기 제5 반도체층 사이에 형성된 제2 게이트 절연층
    을 더 포함하고,
    상기 제4 반도체층, 상기 제3 도전층의 일부 및 상기 제1 게이트 절연층은 상기 메모리 스트링들의 일단들에 직렬 접속된 복수의 제1 선택 트랜지스터에 포함되고,
    상기 제5 반도체층, 상기 제4 도전층의 일부 및 상기 제2 게이트 절연층은 상기 메모리 스트링들의 타단들에 직렬 접속된 복수의 제2 선택 트랜지스터에 포함되는, 불휘발성 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 메모리 블록들 각각은
    상기 제3 반도체층을 둘러싸도록 형성된 제5 도전층과,
    상기 제3 반도체층과 상기 제5 도전층 사이에 형성된 제3 게이트 절연층
    을 더 포함하고,
    상기 제3 반도체층, 상기 제5 도전층의 일부 및 상기 제3 게이트 절연층은 상기 메모리 셀들 사이에 직렬 접속된 제3 선택 트랜지스터에 포함되는, 불휘발성 반도체 기억 장치.
  18. 제15항에 있어서,
    상기 제2 도전층과 상기 제1 도전층들의 n개 층의 단들은 상기 제1 방향으로 서로 단차식으로 형성되는, 불휘발성 반도체 기억 장치.
  19. 제16항에 있어서,
    상기 메모리 블록들 각각마다 배치된 두 개의 로우 디코더 회로를 더 포함하고,
    상기 로우 디코더 회로들 각각은 소정의 전압을 상기 배선층들을 통해 상기 메모리 셀들의 게이트들에 선택적으로 인가하고, 소정의 전압을 상기 제1 선택 트랜지스터들의 게이트들 및 상기 제2 선택 트랜지스터들의 게이트들에 선택적으로 인가하는, 불휘발성 반도체 기억 장치.
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