CN109841241B - 具有垂直结构的非易失性存储装置及包括其的存储系统 - Google Patents

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Abstract

一种非易失性存储装置，包括：第一半导体层，其包括字线、位线、彼此相邻的第一上基板和第二上基板、以及存储单元阵列，其中存储单元阵列包括在第一上基板上的第一垂直结构和在第二上基板上的第二垂直结构；以及在第一半导体层下方的第二半导体层，其中第二半导体层包括下基板，该下基板包括行解码器电路和页缓冲器电路，其中第一垂直结构包括第一通路区域，第一通孔通路提供在第一通路区域中，其中第一通孔通路穿过第一垂直结构并连接第一位线和第一页缓冲器电路，并且第二垂直结构包括第一部分块，其中第一部分块重叠第一通路区域。

Description

具有垂直结构的非易失性存储装置及包括其的存储系统
技术领域
本发明构思涉及存储装置，更具体地，涉及具有垂直结构的非易失性存储装置及包括其的存储系统。
背景技术
随着信息通信设备被开发为具有多种功能，用于这种设备的存储器需要大容量和高集成度。由于存储单元尺寸减小以实现高集成度，所以存储装置中包括的操作电路和/或布线的结构的复杂性会使电特性降低。因此，需要具有高集成度和优良电特性的存储装置。
发明内容
根据本发明构思的一示例性实施方式，提供了一种非易失性存储装置，包括：第一半导体层，其包括在第一方向上延伸的多个字线、在第二方向上延伸的多个位线、在第一方向上彼此相邻的第一上基板和第二上基板、以及存储单元阵列，其中存储单元阵列包括在第一上基板上的第一垂直结构和在第二上基板上的第二垂直结构；以及第二半导体层，其在垂直于第一方向和第二方向的第三方向上在第一半导体层下方，其中第二半导体层包括下基板，该下基板包括多个行解码器电路和多个页缓冲器电路，其中第一垂直结构包括第一通路区域，第一通孔通路提供在第一通路区域中，其中第一通孔通路穿过第一垂直结构并连接第一位线和第一页缓冲器电路，并且第二垂直结构包括第一部分块，其中第一部分块在第一方向上重叠第一通路区域。
根据本发明构思的一示例性实施方式，提供了一种非易失性存储装置，包括：第一半导体层，其包括在第一方向上彼此相邻的第一上基板和第二上基板、以及存储单元阵列，该存储单元阵列包括在第二方向上布置的多个存储块以及第一垂直结构和第二垂直结构，该第一垂直结构包括堆叠在第一上基板上的多个第一栅极导电层以及穿过第一栅极导电层并在垂直于第一方向和第二方向的第三方向上延伸的多个第一柱，第二垂直结构包括堆叠在第二上基板上的多个第二栅极导电层以及穿过第二栅极导电层并在第三方向上延伸的多个第二柱；以及第二半导体层，其在第三方向上位于第一半导体层下方，其中第二半导体层包括下基板，该下基板包括多个行解码器电路和多个页缓冲器电路，其中第一垂直结构还包括第一通路区域和第一部分块，在第一通路区域中第一通孔通路穿过第一垂直结构并连接到第一页缓冲器电路，第一部分块在第二方向上与第一通路区域间隔开，并且第二垂直结构还包括第二通路区域和第二部分块，在第二通路区域中第二通孔通路穿过第二垂直结构并连接到第二页缓冲器电路，第二部分块在第二方向上与第二通路区域间隔开。
根据本发明构思的一示例性实施方式，提供了一种非易失性存储装置，包括：第一半导体层，其包括在第一方向上彼此相邻的第一上基板和第二上基板以及包括第一垂直结构和第二垂直结构的存储单元阵列，第一垂直结构和第二垂直结构包括多个沟道层以及第一栅极导电层和第二栅极导电层，所述多个沟道层从第一上基板和第二上基板垂直地延伸，第一栅极导电层和第二栅极导电层分别沿着所述多个沟道层的侧壁堆叠在第一上基板和第二上基板上；以及第二半导体层，其在垂直方向上位于第一半导体层下方，第二半导体层包括下基板，该下基板包括多个行解码器电路和多个页缓冲器电路，其中第一垂直结构还包括第一通孔通路，该第一通孔通路穿过第一垂直结构并连接到第一页缓冲器电路，并且第二垂直结构还包括第一部分块，其中第一部分块在第一方向上重叠第一通路区域并且包括电连接到第一行解码器电路的边缘区域。
根据本发明构思的一示例性实施方式，提供了一种非易失性存储装置，包括：第一半导体层，其包括第一垂直结构和第二垂直结构，第一垂直结构和第二垂直结构中的每个包括在第一方向上堆叠的栅极导电层；以及第二半导体层，其沿第一方向设置在第一半导体层下方，第二半导体层包括设置在第一垂直结构下方的行解码器和设置在第二垂直结构下方的页缓冲器，其中第一垂直结构包括多个第一部分块和多个第一通路区域，第二垂直结构包括多个第二部分块和多个第二通路区域，并且第一部分块中的至少一个在基本上垂直于第一方向的第二方向上重叠第二通路区域中的至少一个。
附图说明
通过参照附图详细描述本发明构思的一示例性实施方式，本发明构思的上述和其它特征将被更清楚地理解，附图中：
图1是根据本发明构思的一示例性实施方式的存储装置的框图；
图2是示出根据本发明构思的一示例性实施方式的存储装置的结构的视图；
图3是示出根据本发明构思的一示例性实施方式的图1的存储块当中的第一存储块的透视图；
图4是示出根据本发明构思的一示例性实施方式的图1的存储块当中的第一存储块的等效电路的电路图；
图5A是示出根据本发明构思的一示例性实施方式的包括第一半导体层和第二半导体层的存储装置的结构的视图；
图5B是示出根据本发明构思的一示例性实施方式的存储装置的接触第一半导体层的第二半导体层的顶表面的俯视图；
图5C是示出根据本发明构思的一示例性实施方式的重叠图5B的俯视图的第一半导体层的顶表面的俯视图；
图6是根据本发明构思的一示例性实施方式的存储装置的剖视图；
图7是根据本发明构思的一示例性实施方式的存储装置的剖视图；
图8A和图8B是用于说明根据本发明构思的一示例性实施方式的包括部分块的存储装置的操作的视图；
图9是用于说明根据本发明构思的一示例性实施方式的部分块的使用的表格；
图10A是示出根据本发明构思的一示例性实施方式的部分块的视图；
图10B是示出根据本发明构思的一示例性实施方式的电连接到图10A的部分块的各种外围电路的框图；
图11是示出根据本发明构思的一示例性实施方式的部分块的剖视图；
图12是示出根据本发明构思的一示例性实施方式的部分块的剖视图；
图13是示出根据本发明构思的一示例性实施方式的半导体层的顶表面的俯视图；
图14A是示出根据本发明构思的一示例性实施方式的第一半导体层的顶表面的俯视图；
图14B是示出根据本发明构思的一示例性实施方式的第二半导体层的顶表面的俯视图；以及
图15是包括根据本发明构思的一示例性实施方式的存储装置的固态驱动(SSD)系统的框图。
具体实施方式
现在将参照附图更全面地描述本发明构思，附图中示出了本发明构思的示例性实施方式。在附图中，相同的数字可以指代相同的元件。
图1是根据本发明构思的一示例性实施方式的存储装置100的框图。
参照图1，存储装置100可以包括存储单元阵列110、控制逻辑电路120、行解码器130和页缓冲器140。存储装置100还可以包括数据输入/输出电路或输入/输出接口。另外，存储装置100还可以包括各种子电路，诸如用于产生操作存储装置100所用的各种电压的电压产生电路以及用于校正从存储单元阵列110读取的数据中的错误的纠错电路。
存储单元阵列110可以包括多个存储单元，并且可以连接到串选择线SSL、字线WL、地选择线GSL和位线BL。例如，存储单元阵列110可以通过串选择线SSL、字线WL和地选择线GSL连接到行解码器130。存储单元阵列110可以通过位线BL连接到页缓冲器140。
例如，存储单元阵列110中包括的多个存储单元可以是即使在电源关闭时也保持数据的非易失性存储单元。换言之，存储单元可以在没有电力的情况下保持数据。例如，当存储单元是非易失性存储单元时，存储装置100可以是电可擦除可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻RAM(RRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁RAM(MRAM)或铁电RAM(FRAM)。尽管在下文中描述的实施方式是NAND闪速存储单元，但是本发明构思不限于此。
存储单元阵列110可以包括多个存储块，例如第一存储块BLK1至第z存储块BLKz，并且每个存储块可以具有平面结构或三维(3D)结构。存储单元阵列110可以包括包含单级单元(SLC)的单级单元块、包含多级单元(MLC)的多级单元块、包含三级单元(TLC)的三级单元块、或者包含四级单元(QLC)的四级单元块。例如，第一存储块BLK1至第z存储块BLKz当中的一些存储块可以是单级单元块，并且其它存储块可以是多级单元块、三级单元块或四级单元块。
在本发明构思的一示例性实施方式中，存储单元阵列110可以包括位于不同的上基板上的第一垂直结构和第二垂直结构。例如，第一垂直结构可以包括一个或更多个第一通路区域和一个或更多个第一部分块，并且第二垂直结构可以包括一个或更多个第二通路区域和一个或更多个第二部分块。例如，在第一通路区域中，穿过第一垂直结构并连接到第二页缓冲器144的一个或更多个第一通孔通路被形成。另外，在第二通路区域中，穿过第二垂直结构并连接到第一页缓冲器142的一个或更多个通孔通路被形成。下面详细描述第一通路区域和第二通路区域的通孔通路。
控制逻辑电路120可以从存储装置100的外部接收命令CMD和控制信号CTRL。控制逻辑电路120可以控制存储装置100的整体操作。例如，控制逻辑电路120可以控制存储装置100执行与从存储控制器施加的命令CMD对应的存储操作。响应于从存储控制器施加的控制信号CTRL，控制逻辑电路120可以产生在存储装置100中使用的各种内部控制信号。例如，控制逻辑电路120可以在诸如编程操作或擦除操作的存储操作期间调节施加到字线WL、位线BL和地选择线GSL的电压水平。
在本发明构思的一示例性实施方式中，当存储单元阵列110包括多个部分块时，控制逻辑电路120可以控制行解码器130和页缓冲器140以同时访问部分块当中的第一部分块和第二部分块。另外，控制逻辑电路120可以控制行解码器130和页缓冲器140以独立地访问第一部分块和第二部分块。例如，第一部分块和第二部分块可以以不同的垂直结构提供。在这种情况下，第一部分块可以由第二行解码器134和第一页缓冲器142访问并且第二部分块可以由第一行解码器132和第二页缓冲器144访问，如下面详细描述的。
行解码器130可以从存储装置100的外部接收地址ADDR。例如，地址ADDR可以从存储控制器施加。例如，行解码器130可以响应于从存储控制器施加的地址ADDR而选择第一存储块BLK1至第z存储块BLKz中的至少一个。行解码器130可以响应于地址ADDR选择所选存储块的至少一个字线。
行解码器130可以将用于执行存储操作的电压施加到所选存储块的所选字线。例如，在编程操作期间，行解码器130可以将编程电压和验证电压施加到所选字线，并且可以将通过电压施加到未选择的字线。另外，行解码器130可以响应于地址ADDR选择串选择线SSL中的一些。
行解码器130可以包括第一行解码器132和第二行解码器134。例如，当存储单元阵列110包括在不同垂直结构中的第一部分块和第二部分块时，第一行解码器132可以连接到第二部分块并且第二行解码器134可以连接到第一部分块。
页缓冲器140可以向存储装置100的外部发送数据DATA/从存储装置100的外部接收数据。页缓冲器140可以通过位线BL连接到存储单元阵列110。页缓冲器140可以作为写入驱动器或感测放大器操作。例如，在编程操作期间，页缓冲器140可以作为写入驱动器操作，并且可以根据要被存储在存储单元阵列110中的数据DATA将电压施加到位线BL。在读取操作期间，页缓冲器140可以作为感测放大器操作，并且可以感测存储在存储单元阵列110中的数据DATA。
页缓冲器140可以包括第一页缓冲器142和第二页缓冲器144。例如，当存储单元阵列110包括在不同垂直结构中的第一部分块和第二部分块时，第一页缓冲器142可以连接到第一部分块并且第二页缓冲器144可以连接到第二部分块。
图2是示出根据本发明构思的一示例性实施方式的存储装置的结构的视图。例如，图2可以示出图1的存储装置100的结构。下面将参照图1描述。
参照图2，存储装置100可以包括第一半导体层L1和第二半导体层L2。第一半导体层L1可以在第三方向上堆叠在第二半导体层L2上。在本发明构思的一示例性实施方式中，存储单元阵列110可以形成在第一半导体层L1上，并且控制逻辑电路120、行解码器130和页缓冲器140当中的至少一个可以形成在第二半导体层L2上。例如，通过在第二半导体层L2的下基板上形成诸如晶体管的半导体元件和用于为半导体元件布线的图案，各种电路可以形成在第二半导体层L2上。
在电路形成于第二半导体层L2上之后，包括存储单元阵列110的第一半导体层L1可以被形成。例如，第一半导体层L1可以包括多个上基板。通过形成堆叠在每个上基板上的多个栅极导电层以及穿过所述多个栅极导电层并在垂直于每个上基板的顶表面的垂直方向(例如第三方向)上延伸的多个柱，存储单元阵列110可以形成在第一半导体层L1上。另外，用于电连接存储单元阵列110(例如字线WL和位线BL)和形成在第二半导体层L2上的电路的图案可以形成在第一半导体层L1上。例如，字线WL可以在第一方向上延伸并且可以在第二方向上布置。另外，位线BL可以在第二方向上延伸并且可以在第一方向上布置。
因此，存储装置100可以具有外围电路上单元或外围电路上方单元(COP)结构，其中控制逻辑电路120、行解码器130、页缓冲器140或各种其它外围电路以及存储单元阵列110在堆叠方向(例如第三方向)上布置。由于例如电路位于存储单元阵列110下方，所以COP结构可以减小垂直于堆叠方向的表面上的区域，因此可以增加存储装置100中集成的存储单元的数量。
另外，用于电连接到存储装置100的外部的多个焊盘可以被提供。例如，用于从存储装置100的外部设备接收命令CMD、地址ADDR和控制信号CTRL的多个焊盘可以被提供，并且用于输入/输出数据DATA的多个焊盘可以被提供。焊盘可以在垂直方向(例如第三方向)或水平方向(例如第一方向或第二方向)上与外围电路相邻地放置，该外围电路处理发送到存储装置100外部的信号或从存储装置100的外部接收的信号。
图3是示出根据本发明构思的一示例性实施方式的图1的存储块当中的第一存储块BLK1的透视图。
参照图3，第一存储块BLK1可以在垂直于基板SUB的垂直方向上形成。尽管第一存储块BLK1包括两条选择线(例如地选择线GSL和串选择线SSL)、八条字线(例如第一字线WL1至第八字线WL8)和三条位线(例如第一位线BL1至第三位线BL3)，但是第一存储块BLK1可以包括比图3中所示的更多或更少的这些元件。另外，在本发明构思的一示例性实施方式中，第一存储块BLK1在第一字线WL1与地选择线GSL之间可以包括一个或更多个虚设字线。
基板SUB可以是掺杂有第一导电类型(例如p型)的杂质的多晶硅膜。基板SUB可以是体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板、或通过执行选择性外延生长(SEG)获得的外延薄膜的基板。基板SUB可以包括半导体材料。例如，基板SUB可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷化物(GaAs)、铟镓砷化物(InGaAs)、铝镓砷化物(AlGaAs)或其组合。
在第一方向上延伸并且掺杂有第二导电类型(例如n型)的杂质的公共源极线CSL可以提供在基板SUB中。在第一方向上延伸的多个绝缘膜IL可以在第三方向上顺序地提供在基板SUB的在两个相邻的公共源极线CSL之间的部分上。多个绝缘膜IL可以在第三方向上彼此间隔开一定距离。例如，多个绝缘膜IL中的每个可以包括诸如硅氧化物的绝缘材料。
在第二方向上顺序布置并且在第三方向上穿过多个绝缘膜IL的多个柱P可以提供在基板SUB的在两个相邻的公共源极线CSL之间的部分上。例如，多个柱P可以穿过多个绝缘膜IL并且可以接触基板SUB。例如，每个柱P的表面层S可以包括掺杂有第一导电类型的杂质的硅材料，并且可以用作沟道区域。每个柱P的内部I可以包括诸如硅氧化物的绝缘材料或气隙。
电荷存储层CS可以在两个相邻的公共源极线CSL之间的区域中沿着绝缘膜IL、柱P和基板SUB的暴露表面提供。电荷存储层CS可以包括栅极绝缘层(例如“隧道绝缘层”)、电荷捕获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。另外，诸如地选择线GSL和串选择线SSL以及第一字线WL1至第八字线WL8的栅电极GE可以在两个相邻的公共源极线CSL之间的区域中提供在电荷存储层CS的暴露表面上。
漏极或漏极接触DR可以分别提供在多个柱P上。例如，漏极或漏极接触DR中的每个可以包括掺杂有第二导电类型的杂质的硅材料。在第二方向上延伸并在第一方向上间隔开一定距离的第一位线BL1至第三位线BL3可以提供在漏极接触DR上。
图4是示出根据本发明构思的一示例性实施方式的图1的存储块当中的第一存储块BLK1的等效电路的电路图。
参照图4，第一存储块BLK1可以是垂直NAND闪速存储器，并且图1的第一存储块BLK1至第z存储块BLKz的每个可以如图4所示地被实现。第一存储块BLK1可以包括多个NAND串NS11至NS33、多条字线(例如第一字线WL1至第八字线WL8)、多条位线(例如第一位线BL1至第三位线BL3)、多条地选择线(例如第一地选择线GSL1至第三地选择线GSL3)、多条串选择线(例如第一串选择线SSL1至第三串选择线SSL3)以及公共源极线CSL。NAND串的数量、字线的数量、位线的数量、地选择线的数量以及串选择线的数量可以根据本发明构思的示例性实施方式以各种方式被改变。
NAND串NS11、NS21和NS31提供在第一位线BL1与公共源极线CSL之间，NAND串NS12、NS22和NS32提供在第二位线BL2与公共源极线CSL之间，并且NAND串NS13、NS23和NS33提供在第三位线BL3与公共源极线CSL之间。每个NAND串(例如NS11)可以包括串选择晶体管SST、多个存储单元MC1至MC8和地选择晶体管GST。
共同连接到一个位线的NAND串可以构成一列。例如，共同连接到第一位线BL1的NAND串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的NAND串NS12、NS22和NS32可以对应于第二列，并且共同连接到第三位线BL3的NAND串NS13、NS23和NS33可以对应于第三列。
连接到一个串选择线的NAND串可以构成一行。例如，连接到第一串选择线SS1的NAND串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的NAND串NS21、NS22和NS23可以对应于第二行，并且连接到第三串选择线SSL3的NAND串NS31、NS32和NS33可以对应于第三行。
串选择晶体管SST可以连接到第一串选择线SSL1至第三串选择线SSL3。多个存储单元MC1至MC8可以分别连接到第一字线WL1至第八字线WL8。地选择晶体管GST可以连接到第一地选择线GSL1至第三地选择线GSL3，并且串选择晶体管SST可以连接到第一位线BL1至第三位线BL3。地选择晶体管GST可以连接到公共源极线CSL。
在本实施方式中，相同高度处的字线(例如WL1)被共同连接，相同高度处的第一串选择线SSL1至第三串选择线SSL3彼此分开，并且相同高度处的第一地选择线GSL1至第三地选择线GSL3彼此分开。例如，当连接到第一字线WL1并且包括在对应于第一列的NAND串NS11、NS12和NS13中的存储单元被编程时，第一字线WL1和第一串选择线SS1被选择。然而，本发明构思不限于此，并且在其它实施方式中，第一地选择线GSL1至第三地选择线GSL3可以被共同连接。
图5A是示出根据本发明构思的一示例性实施方式的包括第一半导体层L1和第二半导体层L2的存储装置100的结构的视图。图5B是示出根据本发明构思的一示例性实施方式的存储装置100的接触第一半导体层L1的第二半导体层L2的顶表面的俯视图。图5C是示出根据本发明构思的一示例性实施方式的重叠图5B的俯视图的第一半导体层L1的顶表面的俯视图。在图5A至图5C中，为了便于解释，第一半导体层L1和第二半导体层L2在第三方向上彼此间隔开。然而，第一半导体层L1的底表面和第二半导体层L2的顶表面实际上彼此接触，如图2所示。
参照图5A至图5C，第一行解码器132和第二行解码器134可以在与字线WL沿其延伸的方向垂直的方向(例如字线WL被布置的第二方向)上延伸。另外，第一页缓冲器142和第二页缓冲器144可以在垂直于位线BL的方向(例如位线BL被布置的第一方向)上延伸。换言之，在具有COP结构的存储装置100中，行解码器130(参见图1)和页缓冲器140(参见图1)可以被分成两个或更多个部分，并且可以如图5A和图5B所示地布置以增加行解码器130和页缓冲器140在第三方向上重叠第一半导体层L1的存储单元阵列110(参见图1)的区域。
参照图5B，第二半导体层L2可以通过在与字线WL平行的第一方向上的第一虚拟线X0-X0'和在与位线BL平行的第二方向上的第二虚拟线Y0-Y0'分为第一区域R1至第四区域R4。例如，第一虚拟线X0-X0'和第二虚拟线Y0-Y0'可以在第三方向上重叠位于第一半导体层L1上的存储单元阵列110(参见图1)。换言之，第一区域R1至第四区域R4中的每个的至少一部分可以在第三方向上重叠位于第一半导体层L1上的存储单元阵列110。
第一行解码器132和第二行解码器134可以分别位于第二区域R2和第三区域R3中，并且第一页缓冲器142和第二页缓冲器144可以分别位于第一区域R1和第四区域R4中。尽管在本实施方式中第一区域R1至第四区域R4具有相同的面积，但是本发明构思不限于此。
参照图5C，存储单元阵列110可以位于第一半导体层L1上，并且存储单元阵列110可以包括第一垂直结构VS_1和第二垂直结构VS_2。如图5C所示，存储单元阵列110可以包括多个存储块，例如形成为第一垂直结构VS_1和第二垂直结构VS_2的第一存储块BLK1至第十二存储块BLK12。第一存储块BLK1至第十二存储块BLK12可以在第二方向上布置。尽管在本实施方式中存储块的数量是12，但是本发明构思不限于此。
如图5C所示，第一垂直结构VS_1可以包括多个第一部分块SB_1至SB_4和多个第一通路区域VA_1至VA_2。另外，第二垂直结构VS_2可以包括多个第二部分块SB_5至SB_8和多个第二通路区域VA_3和VA_4。本发明构思不限于本实施方式中所示的第一部分块和第二部分块的数量以及第一通路区域和第二通路区域的数量。
例如，在第一通路区域VA_1和VA_2中，每个穿过第一垂直结构VS_1并连接到第一页缓冲器142的一个或更多个第一通孔通路可以被形成。另外，在第二通路区域VA_3和VA_4中，每个穿过第二垂直结构VS_2并连接到第二页缓冲器144的一个或更多个第二通孔通路可以被形成。
在本发明构思的一示例性实施方式中，第一部分块SB_1至SB_4中的至少一个可以电连接到第二行解码器134。另外，第二部分块SB_5至SB_8中的至少一个可以电连接到第一行解码器132。
在本发明构思的一示例性实施方式中，第一部分块SB_1和SB_2的至少部分可以在第一方向上重叠第二通路区域VA_3。当第一部分块SB_1和SB_2的至少部分重叠第二通路区域VA_3时，第二通路区域VA_3可以重叠第一部分块SB_1和SB_2的至少部分。另外，第一部分块SB_3和SB_4的至少部分可以在第一方向上重叠第二通路区域VA_4。
在本发明构思的一示例性实施方式中，第二部分块SB_5和SB_6的至少部分可以在第一方向上重叠第一通路区域VA_1。另外，第二部分块SB_7和SB_8的至少部分可以在第一方向上重叠第一通路区域VA_2。
图6是根据本发明构思的一示例性实施方式的存储装置100的剖视图。例如，图6是沿图5C中的线VI-VI'截取的剖视图，示出第一半导体层L1和第二半导体层L2的构造。例如，图6是提供在第一半导体层L1上的第一存储块BLK1和重叠第一存储块BLK1的第二半导体层L2的剖视图。
参照图6，第二半导体层L2可以包括下基板L_SUB以及形成在下基板L_SUB上的第二行解码器134和第二页缓冲器144。另外，第二半导体层L2可以包括电连接到第二行解码器134的多个第一下接触LMC1、电连接到多个第一下接触LMC1的第一下导电线PM1、以及覆盖多个第一下接触LMC1和第一下导电线PM1的下绝缘层IL1。例如，下基板L_SUB可以是包括诸如单晶硅或单晶锗的半导体材料的半导体基板，并且可以由硅晶片制造。
第二行解码器134和第二页缓冲器144可以形成在下基板L_SUB的部分上。换言之，第二行解码器134和/或第二页缓冲器144可以通过在下基板L_SUB上形成多个晶体管而形成。
第一半导体层L1可以包括第一上基板U_SUB_1、第二上基板U_SUB_2、位于第一上基板U_SUB_1上的第一垂直结构VS_1、以及位于第二上基板U_SUB_2上的第二垂直结构VS_2。另外，第一半导体层L1可以包括多个第一上接触UMC1、多个第一位线BL1、多个第一边缘接触EC1、以及电连接到第一垂直结构VS_1的多个第一上导电线UPM1。另外，第一半导体层L1可以包括多个第二上接触UMC2、多个第二位线BL2、多个第二边缘接触EC2、以及电连接到第二垂直结构VS_2的多个第二上导电线UPM2。另外，第一半导体层L1可以包括覆盖第一垂直结构VS_1和第二垂直结构VS_2的上绝缘层IL2以及各种导电线。
第一上基板U_SUB_1和第二上基板U_SUB_2可以是分别支撑第一栅极导电层GS_1和第二栅极导电层GS_2的支撑层。第一上基板U_SUB_1和第二上基板U_SUB_2可以是例如基底基板。
第一上基板U_SUB_1和第二上基板U_SUB_2中的每个可以是掺杂有第一导电类型(例如p型)的杂质的多晶硅膜。第一上基板U_SUB_1和第二上基板U_SUB_2中的每个可以是体硅基板、SOI基板、锗基板、GOI基板、硅锗基板、或通过执行SEG获得的外延薄膜的基板。第一上基板U_SUB_1和第二上基板U_SUB_2中的每个可以包括半导体材料。例如，第一上基板U_SUB_1和第二上基板U_SUB_2中的每个可以包括Si、Ge、SiGe、GaAs、InGaAs、AlGaAs、或其组合。
第一垂直结构VS_1可以包括位于第一上基板U_SUB_1上的第一栅极导电层GS_1以及穿过第一栅极导电层GS_1并在第一上基板U_SUB_1的顶表面上沿第三方向延伸的多个柱P1。第一栅极导电层GS_1可以包括地选择线GSL_1、字线WL1_1至WL4_1以及串选择线SSL_1。地选择线GSL_1、字线WL1_1至WL4_1以及串选择线SSL_1可以顺序地形成在第一上基板U_SUB_1上，并且绝缘层52可以位于每个第一栅极导电层GS_1下方或上方。由于第一垂直结构VS_1和第二垂直结构VS_2具有沿图6的第一存储块BLK1的线VI-VI'截取的剖视图中的对应构造，所以可以不给出与第一垂直结构VS_1的元件对应的第二垂直结构VS_2的元件的重复说明。
第二垂直结构VS_2可以包括穿过第二栅极导电层GS_2的多个柱P2。每个柱P2可以包括表面层S2和内部I2。第二栅极导电层GS_2可以包括地选择线GSL_2、字线WL1_2至WL4_2以及串选择线SSL_2。绝缘层62可以位于每个第二栅极导电层GS_2下方或上方。
另外，尽管在本实施方式中在第一垂直结构VS_1中形成四条字线，但是本发明构思不限于此。例如，可以在垂直于第一上基板U_SUB_1的垂直方向(例如第三方向)上在地选择线GSL_1与串选择线SSL_1之间堆叠各种数量的字线，并且绝缘层52可以位于相邻字线之间。另外，可以在垂直方向上堆叠两条或更多条地选择线GSL_1和两条或更多条串选择线SSL_1。
多个柱P1中的每个可以包括表面层S1和内部I1。例如，每个柱P1的表面层S1可以包括掺杂有杂质的硅材料或者没有掺杂杂质的硅材料。表面层S1可以用作例如沟道区域。表面层S1可以形成为具有在第三方向上延伸的杯形状(或具有封闭底部的圆筒形状)。每个柱P1的内部I1可以包括诸如硅氧化物或气隙的绝缘材料。
例如，地选择线GSL_1以及表面层S1的与地选择线GSL_1相邻的部分可以构成地选择晶体管GST(参见图4)。另外，字线WL1_1至WL4_1以及表面层S1的与字线WL1_1至WL4_1相邻的部分可以构成存储单元晶体管MC1至MC8(参见图4)。另外，串选择线SSL_1以及表面层S1的与串选择线SSL_1相邻的部分可以构成串选择晶体管SST(参见图4)。
漏极区域DR1可以形成在柱P1上。漏极区域DR2可以形成在柱P2上。例如，漏极区域DR1可以包括掺杂有杂质的硅材料。漏极区域DR1可以是沟道焊盘。例如，漏极区域DR1可以通过第一上接触UMC1电连接到第一位线BL1。
蚀刻停止膜53可以形成在漏极区域DR1的侧壁上。蚀刻停止膜63可以形成在漏极区域DR2的侧壁上。蚀刻停止膜53的顶表面可以形成在与漏极区域DR1的顶表面相同的水平处。蚀刻停止膜53可以包括诸如硅氮化物或硅氧化物的绝缘材料。
第一垂直结构VS_1可以包括边缘区域EG1。第二垂直结构VS_2可以包括边缘区域EG2。如图6所示，边缘区域EG1的剖面可以形成台阶焊盘结构。台阶焊盘结构可以被称为“字线焊盘”。多个第一边缘接触EC1可以连接到边缘区域EG1，并且电信号可以通过第一边缘接触EC1从诸如第二行解码器134的外围电路施加。例如，穿过第一垂直结构VS_1、第一上基板U_SUB_1以及第二半导体层L2的一部分的接触插塞MCP1可以具有连接到第一下导电线PM1的一侧和通过第一上导电线UPM1电连接到边缘区域EG1的另一侧。第一边缘接触EC1中的至少一些可以在第一上基板U_SUB_1与第二上基板U_SUB_2之间沿第三方向穿过第一半导体层L1和第二半导体层L2的部分，并且可以具有电连接到与下导电线(例如PM1)连接的接触插塞的一侧。接触插塞MCP1可以包括绝缘膜图案IP1和导电图案MP1。
穿过第二垂直结构VS_2、第二上基板U_SUB_2以及第二半导体层L2的一部分的接触插塞MCP2可以具有连接到第一下导电线PM1的一侧以及通过第二上导电线UPM2电连接到边缘区域EG2的另一侧。接触插塞MCP2可以包括绝缘膜图案IP2和导电图案MP2。
图7是根据本发明构思的一示例性实施方式的存储装置100的剖视图。例如，图7是沿图5C的线VII-VII'截取的剖视图，示出第一半导体层L1和第二半导体层L2的构造。例如，图7可以是示出提供在第一半导体层L1上的第一部分块SB_1和第二通路区域VA_3以及重叠第一部分块SB_1和第二通路区域VA_3的第二半导体层L2的剖视图。对图6中相同元件的重复说明在图7中可以不给出。
参照图7，穿过第二垂直结构VS_2、第二上基板U_SUB_2以及第二半导体层L2的一部分的多个通孔通路THV可以形成在第二通路区域VA_3中。通孔通路THV的每个可以包括绝缘膜图案IP3和导电图案MP3。如图7所示，通孔通路THV的每个可以电连接第二页缓冲器144和第二上接触UMC2。第二上接触UMC2可以连接到第二位线BL2。换言之，第二位线BL2可以通过形成在第二通路区域VA_3中的多个通孔通路THV电连接到形成在第二半导体层L2上的第二页缓冲器144。
例如，多个通孔通路THV可以经由第二下导电线PM2和第三下导电线PM3连接到第二页缓冲器144。例如，第二下导电线PM2和第三下导电线PM3可以经由第二下接触LMC2连接到第二页缓冲器144。
在本发明构思的一示例性实施方式中，诸如接触的导电图案可以不形成在第二通路区域VA_3的边缘区域EG_V中。在本发明构思的一示例性实施方式中，附加的虚设导电图案可以形成在边缘区域EG_V中。
第一部分块SB_1可以在第一方向上重叠第二通路区域VA_3的至少一部分。在本发明构思的一示例性实施方式中，第一部分块SB_1可以包括多个柱P1，其穿过第一栅极导电层GS_1并且在第一上基板U_SUB_1的顶表面上沿第三方向延伸。另外，多个边缘接触EC_S可以连接到第一部分块SB_1的边缘区域EG_S。电信号可以通过多个边缘接触EC_S从诸如第二行解码器134的外围电路被施加。例如，第一部分块SB_1可以包括包含多个存储单元的多个串，并且可以用作部分存储块。
由于根据本发明构思的一示例性实施方式的存储装置100包括在第一方向上重叠其中形成通孔通路的通路区域的部分块，所以可以增加集成度。另外，由于部分块可以用作备用块，所以可以减少附加备用块的数量。因此，可以减小存储装置100的芯片尺寸。
图8A和图8B是用于说明根据本发明构思的一示例性实施方式的包括部分块的存储装置的操作的视图。
参照图8A，第一存储块BLK1至第十二存储块BLK12当中的第一存储块BLK1可以作为所选存储块SLT_BLK被访问。例如，所选存储块SLT_BLK可以通过行解码器130(参见图1)和页缓冲器140(参见图1)被访问。例如，在常规操作中，存储装置100(参见图1)可以以存储块为单位执行访问操作。
在本发明构思的一示例性实施方式中，部分块SB_1至SB_8中的每个可以被独立地访问。例如，部分块SB_1至SB_8可以在控制逻辑电路120(参见图1)的控制下由行解码器130(参见图1)和页缓冲器140(参见图1)访问。例如，第一部分块SB_1可以作为所选部分块SLT_SB被访问。在本发明构思的一示例性实施方式中，部分块SB_1至SB_8中的任何部分块可以作为所选部分块SLT_SB被独立地访问，并且可以执行诸如编程操作、擦除操作和读取操作的各种存储操作。
参照图8B，部分块SB_1至SB_8当中的两个部分块SB_1和SB_8可以作为所选部分块SLT_SB被同时访问。例如，行解码器130(参见图1)和页缓冲器140(参见图1)可以在控制逻辑电路120(参见图1)的控制下同时访问第一部分块SB_1至SB_4中的一个以及第二部分块SB_5至SB_8中的一个。例如，作为所选部分块SLT_SB被同时访问的部分块SB_1和SB_8可以作为具有与所选存储块SLT_BLK的存储大小相同的存储大小的存储块被访问。在这种情况下，可以对所选部分块SLT_SB执行诸如编程操作、擦除操作和读取操作的各种存储操作。在本发明构思的一示例性实施方式中，部分块SB_1至SB_8可以用作用于第一存储块BLK1至第十二存储块BLK12的备用块。
图9是用于说明根据本发明构思的一示例性实施方式的部分块的使用的表格。例如，图9的表格示出存储在部分块SB_1至SB_8(参照图8A)中的数据类型以及当部分块SB_1至SB_8用作备用块时存储每个数据的部分块SB_1至SB_8的数量。在表格中，L、M、N、P和Q(其是等于或大于1的自然数)可以彼此相同或不同。
参照图9，当部分块SB_1至SB_8(参照图8A)用作用于第一存储块BLK1至第十二存储块BLK12(参照图8A)的备用块时，固件(F/W)数据、调试数据、安全数据、元数据和垃圾收集(GC)数据当中的至少一个可以存储在部分块SB_1至SB_8(参照图8A)中的每个中。然而，本发明构思不限于此，并且各种其它数据可以存储在部分块SB1至SB_8中(参照图8A)。
存储在部分块SB_1至SB_8(参照图8A)中的数据可以相对较小。例如，存储在部分块SB_1至SB_8(参照图8A)中的数据可以是根据块的数量存储的数据。例如，F/W数据可以存储在L个存储块中，并且调试数据可以存储在M个存储块中。安全数据可以存储在N个存储块中，元数据可以存储在P个存储块中，GC数据可以存储在Q个存储块中。
在本发明构思的一示例性实施方式中，当部分块SB_1至SB_8(参照图8A)用作备用块时，由于数据存储在部分块SB_1至SB_8(参照图8A)中，所以可以减少附加备用块的数量。因此，可以减小存储芯片尺寸。
图10A是示出根据本发明构思的一示例性实施方式的部分块的视图。图10B是示出根据本发明构思的一示例性实施方式的电连接到图10A的部分块的各种外围电路的框图。
参照图10A，多个接触MCPa可以形成在部分块SB_1a和SB_2a中。例如，部分块SB_1a和SB_2a可以包括栅极导电层(例如图7的GS_1)，并且多个接触MCPa可以穿过栅极导电层并且可以彼此间隔开。
在本发明构思的一示例性实施方式中，多个接触MCPa中的至少一些可以连接到存储装置100(参见图1)中包括的多个外围电路中的至少一个，并且可以用作电容器。例如，接触MCPa可以构成电容器的上电极或下电极。
参照图10B，外围电路150使用图10A的至少一些接触MCPa作为电容器。如图10B所示，外围电路150可以包括列逻辑151、内部电压发生器152_1、高压发生器152_2、预解码器153、温度传感器154、命令解码器155、地址解码器156、移动区控制器157、调度器158和测试/测量电路159。图10B的外围电路150的元件是示例性的，并且根据本发明构思的一示例性实施方式的外围电路150可以包括图10B中未示出的元件，并且可以包括与图10B中所示的元件不同的元件。将参照图1描述图10B。
列逻辑151可以产生用于驱动页缓冲器140的信号。预解码器153可以产生确定用于驱动行解码器130的信号的时序的信号。内部电压发生器152_1可以产生存储装置100中使用的电压，例如施加到字线和位线的电压、参考电压和电源电压。高压发生器152_2可以包括电荷泵和调节器，并且可以产生用于编程或擦除存储单元阵列110的存储单元的高电压。温度传感器154可以感测存储装置100的温度并且可以输出与感测到的温度对应的信号。
命令解码器155可以锁存和解码从存储装置100的外部接收的命令CMD，并且可以根据解码的命令CMD设定存储装置100的操作模式。地址解码器156可以锁存和解码从存储装置100的外部接收的地址信号ADDR，并且可以激活根据解码的地址ADDR选择的存储块。移动区控制器157可以控制将各种电压施加到存储单元阵列110中包括的串(例如NAND串)的操作。调度器158可以包括处理器或状态机，并且可以在根据命令CMD设定的操作模式的适当时间产生多个控制信号。
测试/测量电路159可以测试或测量存储装置100的特性，以在制造存储装置100的过程中提供关于存储装置100的特性的信息。另外，测试/测量电路159可以根据从存储装置100的外部接收的命令CMD操作。此外，包括存储装置100的系统可以在操作开始时使用测试/测量电路159获得关于存储装置100的特性的信息。
在本发明构思的一示例性实施方式中，与图10B的外围电路150的元件对应的电路可以连同图1的行解码器130和页缓冲器140位于图2或图5A的第二半导体层L2上。
图11是示出根据本发明构思的一示例性实施方式的部分块的剖视图。
图11的第一部分块SB_1b的构造与参照图5C和图7描述的第一部分块SB_1的构造类似。然而，在本实施方式中，穿过栅极导电层GS_1b的柱(例如图7的P1)可以不形成在第一部分块SB_1b中，并且栅极导电层GS_1b和绝缘层52b可以用作电容器。例如，栅极导电层GS_1b可以构成电容器的两个电极，并且绝缘层52b可以构成电容器的电介质层。在本发明构思的一示例性实施方式中，第一部分块SB_1b可以通过上导电线UPM11和UPM12以及将上导电线UPM11和UPM12电连接到第一部分块SB_1b的多个接触连接到外围电路(例如图10B的150)。
栅极导电层GS_1b可以包括在上基板U_SUB_1b上的地选择线GSL_1b、字线WL1_1b至WL4_1b、以及串选择线SSL_1b。例如，蚀刻停止膜53b可以设置在最上面的绝缘层52b上。
图12是示出根据本发明构思的一示例性实施方式的部分块的剖视图。
图12的第一部分块SB_1c的构造与参照图5C和图7描述的第一部分块SB_1的构造类似。然而，在本实施方式中，穿过栅极导电层GS_1c的柱(例如图7的P1)可以不形成在第一部分块SB_1c中，并且栅极导电层GS_1c可以用作电阻元件。例如，当栅极导电层GS_1c如图12所示地通过接触和上导电线UPM21至UPM27电连接时，栅极导电层GS_1c的导电层可以构成串联连接的电阻元件。在本发明构思的一示例性实施方式中，第一部分块SB_1c可以通过上导电线UPM21和UPM27以及电连接第一部分块SB_1c和上导电线UPM21和UPM27的多个接触连接到外围电路(例如图10B的150)。
栅极导电层GS_1c可以包括在上基板U_SUB_1c上的地选择线GSL_1c、字线WL1_1c至WL4_1c以及串选择线SSL_1c。例如，蚀刻停止膜53c可以设置在最上面的绝缘层52c上。
图13是示出根据本发明构思的一示例性实施方式的第一半导体层的顶表面的俯视图。
图13的第一半导体层L1d的顶表面的构造与参照图5C描述的第一半导体层L1的顶表面的构造类似。然而，在本实施方式中，第二垂直结构VS_2d可以包括多个第二通路区域VA_3d至VA_6d，并且第一垂直结构VS_1d中包括的第一通路区域VA_1d和VA_2d可以在第一方向上重叠第二通路区域VA_5d和VA_6d。换言之，第一垂直结构VS_1d和第二垂直结构VS_2d当中的仅第一垂直结构VS_1d可以包括部分块SB_1d至SB_4d。图13中的附图标记110d对应于存储单元阵列。
图14A是示出根据本发明构思的一示例性实施方式的第二半导体层L2e的顶表面的俯视图。图14B是示出根据本发明构思的一示例性实施方式的第一半导体层L1e的顶表面的俯视图。对图5B和图5C中相同元件的重复说明在图14A和图14B中将不给出。
参照图14A，第二半导体层L2e可以被第一方向的第一虚拟线X1-X1'和第二方向的第二虚拟线Y1-Y1'分成第一区域R1e至第四区域R4e。在本发明构思的一示例性实施方式中，第一区域R1e至第四区域R4e当中的至少两个区域的面积可以彼此不同。例如，第一区域R1e和第四区域R4e的面积可以彼此不同。另外，第二区域R2e和第三区域R3e的面积可以彼此不同。
因此，第二半导体层L2e上的第一行解码器132e占据的面积和第二半导体层L2e上的第二行解码器134e占据的面积可以彼此不同。例如，第二半导体层L2e上的第一行解码器132e占据的面积可以大于第二半导体层L2e上的第二行解码器134e占据的面积。
另外，第二半导体层L2e上的第一页缓冲器142e占据的面积和第二半导体层L2e上的第二页缓冲器144e占据的面积可以彼此不同。例如，第二半导体层L2e上的第一页缓冲器142e占据的面积可以大于第二半导体层L2e上的第二页缓冲器144e占据的面积。
参照图14B，存储单元阵列110e可以位于第一半导体层L1e上，并且可以包括第一垂直结构VS_1e和第二垂直结构VS_2e。如图14B所示，第一垂直结构VS_1e可以包括多个第一部分块SB_1e和SB_2e以及多个第一通路区域VA_1e至VA_3e。另外，第二垂直结构VS_2e可以包括多个第二部分块SB_3e至SB_8e以及第二通路区域VA_4e。换言之，第一垂直结构VS_1e中包括的部分块和通路区域的数量可以与第二垂直结构VS_2e中包括的部分块和通路区域的数量不同。
图15是包括根据本发明构思的一示例性实施方式的存储装置的固态驱动(SSD)系统1000的框图。
参照图15，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以通过信号连接器向主机1100发送信号SIG/从主机1100接收信号SIG，并且可以通过电源连接器接收电力PWR。
SSD1200可以包括SSD控制器1210、辅助电源1220和多个存储装置1230、1240和1250。多个存储装置1230、1240和1250可以每个是垂直堆叠的NAND闪速存储装置，并且可以如参照图1至图14B所描述的那样被实现。因此，存储装置1230、1240和1250中的每个可以具有高集成度。
尽管已经参照本发明构思的示例性实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可以在此进行在形式和细节上的各种改变而不背离如由所附权利要求限定的本发明构思本发明的精神和范围。
本申请要求享有2017年11月27日在韩国知识产权局提交的韩国专利申请第10-2017-0159694号的优先权，其公开通过引用全文在此合并。

Claims (24)

1.一种非易失性存储装置，包括：
第一半导体层，其包括在第一方向上延伸的多个字线、在第二方向上延伸的多个位线、在第一方向上彼此相邻的第一上基板和第二上基板、以及存储单元阵列，其中所述存储单元阵列包括在所述第一上基板上的第一垂直结构和在所述第二上基板上的第二垂直结构，所述第一垂直结构包括堆叠在所述第一上基板上的多个第一栅极导电层以及穿过所述第一栅极导电层并在垂直于所述第一方向和所述第二方向的第三方向上延伸的多个第一柱；以及
第二半导体层，其在所述第三方向上在所述第一半导体层下方，其中所述第二半导体层包括下基板，所述下基板包括多个行解码器电路和多个页缓冲器电路，
其中所述第一垂直结构还包括第一通路区域，第一通孔通路提供在所述第一通路区域中，所述第一通路区域在所述第二方向上与所述第一柱间隔开，其中所述第一通孔通路穿过所述第一垂直结构并连接第一位线和第一页缓冲器电路，以及
所述第二垂直结构包括第一部分块，其中所述第一部分块在所述第一方向上重叠所述第一通路区域。
2.如权利要求1所述的非易失性存储装置，其中所述第二半导体层包括在沿所述第三方向重叠所述存储单元阵列的点处沿所述第一方向和所述第二方向划分的第一区域、第二区域、第三区域和第四区域，
其中所述第一区域和所述第二区域在所述第一方向上彼此相邻，所述第二区域和所述第三区域在所述第二方向上彼此相邻，
其中所述第一页缓冲器电路位于所述第一区域中并且第二页缓冲器电路位于所述第三区域中。
3.如权利要求2所述的非易失性存储装置，其中所述多个行解码器电路包括分别位于所述第二区域和所述第四区域中的第一行解码器电路和第二行解码器电路，以及
所述第一部分块电连接到所述第二行解码器电路。
4.如权利要求1所述的非易失性存储装置，其中所述第二垂直结构还包括第二通路区域，第二通孔通路提供在所述第二通路区域中，其中所述第二通孔通路穿过所述第二垂直结构并连接第二位线和第二页缓冲器电路，
其中所述第一垂直结构还包括第二部分块，其中所述第二部分块在所述第一方向上重叠所述第二通路区域。
5.如权利要求1所述的非易失性存储装置，其中所述第一部分块包括堆叠在所述第二上基板上的多个第二栅极导电层。
6.如权利要求5所述的非易失性存储装置，其中所述第一部分块包括多个柱，所述多个柱穿过所述多个第二栅极导电层并且在所述第三方向上从所述第二上基板的顶表面延伸。
7.如权利要求5所述的非易失性存储装置，其中所述第一部分块包括穿过所述多个第二栅极导电层的第二通孔通路。
8.如权利要求1所述的非易失性存储装置，其中所述第二垂直结构还包括第二通路区域，第二通孔通路提供在所述第二通路区域中，其中所述第二通孔通路穿过所述第二垂直结构并连接第二位线和第二页缓冲器电路，以及
其中所述第一垂直结构还包括第二部分块，其中所述第二部分块在所述第一方向上重叠所述第二通路区域。
9.一种非易失性存储装置，包括：
第一半导体层，其包括在第一方向上彼此相邻的第一上基板和第二上基板、以及存储单元阵列，所述存储单元阵列包括在第二方向上布置的多个存储块以及第一垂直结构和第二垂直结构，所述第一垂直结构包括堆叠在所述第一上基板上的多个第一栅极导电层以及穿过所述第一栅极导电层并在垂直于所述第一方向和所述第二方向的第三方向上延伸的多个第一柱，所述第二垂直结构包括堆叠在所述第二上基板上的多个第二栅极导电层以及穿过所述第二栅极导电层并在所述第三方向上延伸的多个第二柱；以及
第二半导体层，其在所述第三方向上位于所述第一半导体层下方，其中所述第二半导体层包括下基板，所述下基板包括多个行解码器电路和多个页缓冲器电路，
其中所述第一垂直结构还包括第一通路区域和第一部分块，在所述第一通路区域中第一通孔通路穿过所述第一垂直结构并连接到第一页缓冲器电路，所述第一通路区域在所述第二方向上与所述第一柱间隔开，所述第一部分块在所述第二方向上与所述第一通路区域间隔开，以及
所述第二垂直结构还包括第二通路区域和第二部分块，在所述第二通路区域中第二通孔通路穿过所述第二垂直结构并连接到第二页缓冲器电路，所述第二通路区域在所述第二方向上与所述第二柱间隔开，所述第二部分块在所述第二方向上与所述第二通路区域间隔开，
其中所述第一部分块在所述第一方向上重叠所述第二通路区域。
10.如权利要求9所述的非易失性存储装置，其中所述第二部分块在所述第一方向上重叠所述第一通路区域。
11.如权利要求9所述的非易失性存储装置，其中所述第二半导体层包括沿所述第一方向和所述第二方向划分的第一区域、第二区域、第三区域和第四区域，其中所述第一区域、所述第二区域、所述第三区域和所述第四区域中的至少一个重叠所述存储单元阵列，
其中所述第一页缓冲器电路位于所述第一区域中并且所述第二页缓冲器电路位于所述第三区域中。
12.如权利要求11所述的非易失性存储装置，其中所述多个行解码器电路包括分别位于所述第二区域和所述第四区域中的第一行解码器电路和第二行解码器电路，
其中所述第二部分块电连接到所述第一行解码器电路，并且所述第一部分块电连接到所述第二行解码器电路。
13.如权利要求12所述的非易失性存储装置，还包括控制电路，其被配置为控制所述第一行解码器电路和所述第二行解码器电路以同时访问所述第一部分块和所述第二部分块。
14.如权利要求12所述的非易失性存储装置，还包括控制电路，其被配置为控制所述第一行解码器电路和所述第二行解码器电路以独立地访问所述第一部分块和所述第二部分块。
15.如权利要求9所述的非易失性存储装置，其中所述第一部分块包括多个串，所述多个串的每个包括在所述第三方向上从所述第一上基板堆叠的多个存储单元。
16.如权利要求9所述的非易失性存储装置，其中所述第一部分块包括在所述第三方向上穿过所述多个第一栅极导电层的第三通孔通路。
17.如权利要求16所述的非易失性存储装置，其中所述第二半导体层还包括电连接到所述第三通孔通路的外围电路。
18.如权利要求9所述的非易失性存储装置，其中所述第一部分块在数量上被提供为多个，以及
所述第二部分块在数量上被提供为多个，
其中所述第一部分块的数量和所述第二部分块的数量彼此相等。
19.一种非易失性存储装置，包括：
第一半导体层，其包括在第一方向上彼此相邻的第一上基板和第二上基板以及包括第一垂直结构和第二垂直结构的存储单元阵列，所述第一垂直结构和所述第二垂直结构包括多个沟道层以及第一栅极导电层和第二栅极导电层，所述多个沟道层从所述第一上基板和所述第二上基板垂直地延伸，所述第一栅极导电层和所述第二栅极导电层分别沿着所述多个沟道层的侧壁堆叠在所述第一上基板和所述第二上基板上；以及
第二半导体层，其在垂直方向上位于所述第一半导体层下方，所述第二半导体层包括下基板，所述下基板包括多个行解码器电路和多个页缓冲器电路，
其中所述第一垂直结构还包括第一通路区域，在所述第一通路区域中第一通孔通路穿过所述第一垂直结构并连接到第一页缓冲器电路，所述第一通路区域在第二方向上与所述沟道层间隔开，以及
所述第二垂直结构还包括第一部分块，其中所述第一部分块在所述第一方向上重叠第一通路区域并且包括电连接到第一行解码器电路的边缘区域。
20.如权利要求19所述的非易失性存储装置，其中所述多个沟道层中的至少一个位于所述第一部分块中。
21.一种非易失性存储装置，包括：
第一半导体层，其包括第一垂直结构和第二垂直结构，所述第一垂直结构和所述第二垂直结构中的每个包括在第一方向上堆叠的栅极导电层以及穿过所述栅极导电层并在所述第一方向上延伸的多个柱；以及
第二半导体层，其沿所述第一方向设置在所述第一半导体层下方，所述第二半导体层包括设置在所述第一垂直结构下方的行解码器和设置在所述第二垂直结构下方的页缓冲器，
其中所述第一垂直结构包括多个第一部分块和多个第一通路区域，所述第一通路区域在垂直于所述第一方向的第二方向上与所述柱间隔开，所述第二垂直结构包括多个第二部分块和多个第二通路区域，所述第二通路区域在所述第二方向上与所述柱间隔开，并且所述第一部分块中的至少一个在垂直于所述第一方向的第三方向上重叠所述第二通路区域中的至少一个。
22.如权利要求21所述的非易失性存储装置，其中所述第一通路区域中的至少一个在所述第三方向上重叠所述第二部分块中的至少一个。
23.如权利要求21所述的非易失性存储装置，其中所述至少一个第一部分块在所述第一方向上重叠所述行解码器。
24.如权利要求21所述的非易失性存储装置，其中所述第二部分块中的至少一个在所述第一方向上重叠所述页缓冲器。
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