CN109801917B - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

一种非易失性存储器件及其制造方法，该器件包括：第一半导体层，该第一半导体层包括上基板和存储单元阵列，该存储单元阵列包括堆叠在上基板上的多个栅极导电层以及穿过所述多个栅极导电层并在垂直于上基板的顶表面的方向上延伸的多个柱；以及在第一半导体层下面的第二半导体层，第二半导体层包括下基板、在下基板和上基板之间的至少一个接触插塞以及在下基板上并配置为通过所述至少一个接触插塞输出用于所述多个柱的公共源极电压的公共源极线驱动器。

Description

非易失性存储器件及其制造方法
技术领域
实施方式涉及一种非易失性存储器件及其制造方法。
背景技术
随着信息通信设备已经发展为多功能，存储器件可以具有大容量和高集成度。由于存储单元尺寸减小以用于高集成度的目的，存储器件中包括的用于存储器件的电连接和操作的操作电路和/或布线的结构已经变得更加复杂。
发明内容
实施方式可以通过提供一种非易失性存储器件来实现，该非易失性存储器件包括：第一半导体层，包括上基板和存储单元阵列，该存储单元阵列包括堆叠在上基板上的多个栅极导电层以及穿过所述多个栅极导电层并在垂直于上基板的顶表面的方向上延伸的多个柱；以及在第一半导体层下面的第二半导体层，该第二半导体层包括下基板、在下基板和上基板之间的至少一个接触插塞以及在下基板上并配置为通过所述至少一个接触插塞向所述多个柱输出公共源极电压的公共源极线驱动器。
实施方式可以通过提供一种制造非易失性存储器件的方法来实现，该方法包括：在下基板的一部分上形成一个或更多个外围晶体管；形成覆盖所述一个或更多个外围晶体管的下绝缘层；形成穿过下绝缘层并从所述一个或更多个外围晶体管垂直延伸的一个或更多个接触插塞；在下绝缘层上形成上基板，该上基板包括电连接到所述一个或更多个接触插塞的金属层；以及形成包括堆叠在上基板上的多个栅极导电层的存储单元阵列。
实施方式可以通过提供一种非易失性存储器件来实现，该非易失性存储器件包括：第一半导体层，第一半导体层包括上基板、从上基板垂直地延伸的多个柱以及存储单元阵列，该存储单元阵列包括沿着所述多个柱的侧壁堆叠在上基板上的多个栅极导电层；以及在第一半导体层下面的第二半导体层，该第二半导体层包括下基板、下绝缘层以及一个或更多个接触插塞，在下基板上形成配置为向存储单元阵列输出公共源极电压的公共源极线驱动器，该下绝缘层在下基板与上基板之间，该一个或更多个接触插塞穿过下绝缘层的至少一部分并电连接公共源极线驱动器和上基板。
附图说明
通过参照附图详细描述示范性实施方式，特征对于本领域技术人员将是显然的，附图中：
图1示出根据一实施方式的存储器件的方框图；
图2示出根据一实施方式的图1的存储器件的结构的透视图；
图3示出根据一实施方式的图1的存储块当中的第一存储块的等效电路的电路图；
图4A和图4B示出根据一实施方式的存储器件的视图；
图5示出根据一实施方式的存储器件的截面图；
图6示出根据一实施方式的存储器件的截面图；
图7示出根据一实施方式的存储器件的截面图；
图8A和图8B示出根据一实施方式的存储器件的视图；
图9A至图9H示出根据一实施方式的按照工艺次序的制造存储器件的方法中的阶段的视图；以及
图10示出包括根据实施方式的存储器件的固态驱动器(SSD)系统的方框图。
具体实施方式
图1示出根据一实施方式的存储器件10的方框图。
参照图1，存储器件10可以包括存储单元阵列50和外围电路100。在一实施中，存储器件10还可以包括数据输入/输出电路或输入/输出接口。
存储单元阵列50可以包括多个存储单元，并可以连接到串选择线SSL、字线WL、接地选择线GSL、公共源极线CSL和位线BL。例如，存储单元阵列50可以通过串选择线SSL、字线WL和接地选择线GSL连接到行解码器120，并可以通过位线BL连接到页面缓冲器130。此外，存储单元阵列50可以通过公共源极线CSL连接到公共源极线驱动器140。
例如，包括在存储单元阵列50中的多个存储单元可以是即使在电源被关闭时也保持数据的非易失性存储单元。例如，当存储单元是非易失性存储单元时，存储器件10可以是电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)或铁电随机存取存储器(FRAM)。在一实施中，所述多个存储单元可以是例如NAND闪存单元。
存储单元阵列50可以包括多个存储块，例如第一存储块BLK1至第z存储块BLKz，并且每个存储块可以具有平面结构或三维(3D)结构。存储单元阵列50可以包括来自包含单层级单元(SLC)的单层级单元块、包含多层级单元(MLC)的多层级单元块、包含三层级单元(TLC)的三层级单元块以及包含四层级单元(QLC)的四层级单元块中的至少一个。例如，第一存储块BLK1至第z存储块BLKz中的一些存储块可以是单层级单元块，并且其它的存储块可以是多层级单元块、三层级单元块或四层级单元块。
外围电路100可以从存储器件10的外部接收地址ADDR、命令CMD和控制信号CTRL，并可以向存储器件10的外部装置发送数据DATA/从存储器件10的外部装置接收数据DATA。外围电路100可以包括控制逻辑110、行解码器120、页面缓冲器130和公共源极线驱动器140。在一实施中，外围电路100还可以包括各种子电路，诸如用于产生操作存储器件10所需的各种电压的电压产生电路以及用于校正从存储单元阵列50读取的数据的错误的错误校正电路。
控制逻辑110可以控制存储器件10的整个操作。例如，控制逻辑110可以控制存储器件10以执行与从存储控制器施加的命令CMD对应的存储操作。响应于从存储控制器施加的控制信号CTRL，控制逻辑110可以产生存储器件10中使用的各种内部控制信号。例如，控制逻辑110可以在存储操作诸如编程操作或擦除操作期间调整施加到字线WL、位线BL和公共源极线CSL的电压的电平。
响应于从存储控制器施加的地址ADDR，行解码器120可以选择第一存储块BLK1至第z存储块BLKz中的至少一个。行解码器120可以响应于地址ADDR选择所选的存储块的字线当中的至少一个。
行解码器120可以将用于执行存储操作的电压施加到所选的存储块的所选的字线。例如，在编程操作期间，行解码器120可以将编程电压和验证电压施加到所选的字线，并可以将通过电压(pass voltage)施加到未选择的字线。此外，行解码器120可以响应于地址ADDR选择串选择线SSL当中的一些串选择线。
页面缓冲器130可以通过位线BL连接到存储单元阵列50。页面缓冲器130可以作为写驱动器或感测放大器操作。具体地，在编程操作期间，页面缓冲器130可以作为写驱动器操作并可以根据要存储在存储单元阵列50中的数据DATA施加电压到位线BL。在读取操作期间，页面缓冲器130可以作为感测放大器操作并可以感测存储在存储单元阵列50中的数据DATA。
公共源极线驱动器140可以通过公共源极线CSL连接到存储单元阵列50。公共源极线驱动器140可以在控制逻辑110的控制下将公共源极电压施加到公共源极线CSL。
在一实施中，公共源极线驱动器140可以位于存储单元阵列50下面以与存储单元阵列50的至少一部分交叠。此外，公共源极线驱动器140可以通过位于存储单元阵列50下面的接触插塞将公共源极电压施加到支撑存储单元阵列50的上基板，这将在下面详细描述。
图2示出根据一实施方式的图1的存储器件10的结构的透视图。如参照图1所述，存储器件10可以包括存储单元阵列50和外围电路100，并且存储器件10的元件可以通过使用半导体制造工艺形成。将参照图1描述图2。
参照图2，存储器件10可以包括第一半导体层20和第二半导体层30。第一半导体层20可以在第三方向上堆叠在第二半导体层30上。在一实施中，图1的存储单元阵列50可以形成在第一半导体层20上，并且包括公共源极线驱动器140的外围电路100可以形成在第二半导体层30上。例如，第二半导体层30可以包括下基板，并且电路(例如与控制逻辑110、行解码器120、页面缓冲器130和公共源极线驱动器140对应的电路)可以通过在下基板上形成半导体元件(诸如晶体管)和用于为半导体元件布线的图案而形成在第二半导体层30上。
在第二半导体层30上形成电路之后，可以形成包括存储单元阵列50的第一半导体层20。例如，第一半导体层20可以包括上基板，并且存储单元阵列50可以通过形成堆叠在上基板上的多个栅极导电层以及穿过所述多个栅极导电层并在垂直于上基板的顶表面的方向(例如第三方向)上延伸的多个柱而形成在第一半导体层20上。此外，可以形成用于电连接形成在第二半导体层30上的电路和存储单元阵列50的图案(即字线WL和位线BL)。例如，字线WL可以在第一方向上延伸并可以(例如，周期性地)布置在第二方向上。此外，位线BL可以在第二方向上延伸并可以(例如，周期性地)布置在第一方向上。
因此，存储器件10可以具有其中存储单元阵列50和外围电路100位于堆叠方向(例如第三方向)的结构，即外围上单元或外围上方单元(COP)结构。存储单元阵列50之外的电路可以位于存储单元阵列50下面，COP结构可以有效地减小垂直于堆叠方向的表面上的面积，因此集成在存储器件10中的存储单元的数量可以增加。
在一实施中，可以提供用于电连接到存储器件10的外部的多个焊盘。例如，可以提供用于从存储器件10的外部装置接收的命令CMD、地址ADDR和控制信号CTRL的多个焊盘，并且可以提供用于输入/输出数据DATA的多个焊盘。焊盘可以在垂直方向(例如第三方向)或者水平方向(例如第一方向或第二方向)上与外围电路100相邻地定位，该外围电路100处理传送到存储器件10的外部的信号或从存储器件10的外部接收的信号。
图3示出根据一实施方式的图1的第一存储块BLK1至第z存储块BLKz当中的第一存储块BLK1的等效电路的电路图。
参照图3，第一存储块BLK1可以是垂直NAND快闪存储器，并且图1的第一存储块BLK1至第z存储块BLKz中的每个可以如图3所示地实施。第一存储块BLK1可以包括多个NAND串NS11至NS33、多条字线(例如第一字线WL1至第八字线WL8)、多条位线(例如第一位线BL1至第三位线BL3)、多条接地选择线(例如第一接地选择线GSL1至第三接地选择线GSL3)、多条串选择线(例如第一串选择线SSL1至第三串选择线SSL3)以及公共源极线CSL。根据实施方式，NAND串的数量、字线的数量、位线的数量、接地选择线的数量以及串选择线的数量可以以各种方式改变。
NAND串NS11、NS21和NS31可以提供在第一位线BL1和公共源极线CSL之间，NAND串NS12、NS22和NS32可以提供在第二位线BL2和公共源极线CSL之间，NAND串NS13、NS23和NS33提供在第三位线BL3和公共源极线CSL之间。每个NAND串(例如NS11)可以包括串选择晶体管SST、多个存储单元MC1至MC8以及接地选择晶体管GST。
共同连接到一条位线的NAND串可以构成一列。例如，共同连接到第一位线BL1的NAND串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的NAND串NS12、NS22和NS32可以对应于第二列，共同连接到第三位线BL3的NAND串NS13、NS23和NS33可以对应于第三列。
连接到一条串选择线的NAND串可以构成一行。例如，连接到第一串选择线SS1的NAND串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的NAND串NS21、NS22和NS23可以对应于第二行，连接到第三串选择线SSL3的NAND串NS31、NS32和NS33可以对应于第三行。
串选择晶体管SST可以连接到第一串选择线SSL1至第三串选择线SSL3。多个存储单元MC1至MC8可以分别连接到第一字线WL1至第八字线WL8。接地选择晶体管GST可以连接到第一接地选择线GSL1至第三接地选择线GSL3，串选择晶体管SST可以连接到第一位线BL1至第三位线BL3。接地选择晶体管GST可以连接到公共源极线CSL。
在一实施中，相同高度处的字线(例如WL1)可以被共同地连接，第一串选择线SSL1至第三串选择线SSL3可以彼此分离，并且第一接地选择线GSL1至第三接地选择线GSL3可以彼此分离。例如，当连接到第一字线WL1并包括在对应于第一列的NAND串NS11、NS12和NS13中的存储单元被编程时，选择第一字线WL1和第一串选择线SS1。在一实施中，第一接地选择线GSL1至第三接地选择线GSL3可以被共同地连接。
图4A和图4B示出根据一实施方式的存储器件的视图。例如，图4A示出根据一实施方式的存储器件的布局。图4B示出图4A的存储器件沿着线IV-IV'截取的截面图。例如，图4A和图4B示出根据一实施方式的图1的存储器件10的视图。
参照图4A和图4B，存储器件10可以包括包含存储单元阵列50的第一半导体层20和包含外围晶体管22的第二半导体层30。存储器件10可以具有其中第一半导体层20堆叠在第二半导体层30上的结构。
第一半导体层20可以包括上基板U_SUB和位于上基板U_SUB上的存储单元阵列50。在一实施中，第一半导体层20还可以包括电连接到存储单元阵列50的上布线以及覆盖存储单元阵列50和上基板U_SUB的上绝缘层。
上基板U_SUB可以位于第二半导体层30和存储单元阵列50之间。上基板U_SUB可以是支撑存储单元阵列50的支撑层。上基板U_SUB可以被称为例如基底基板。
上基板U_SUB可以包括多个层。在一实施中，上基板U_SUB可以堆叠在第二半导体层30上，并可以包括连接到接触插塞CT的金属层42。金属层42可以包括例如钨(W)或W化合物。例如，当上基板U_SUB包括金属层42并且公共源极线驱动器140通过接触插塞CT施加公共源极电压时，可以减小传输公共源极电压的路径的电阻。
在一实施中，上基板U_SUB可以包括堆叠在金属层42上的掺杂层44。例如，掺杂层44可以是掺杂有第一导电类型(例如n型)的杂质的多晶硅膜。掺杂层44可以是体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板或通过进行选择性外延生长(SEG)获得的外延薄膜的基板。掺杂层44可以包括半导体材料。例如，掺杂层44可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷化物(InGaAs)、铝镓砷化物(AlGaAs)或其组合。
在一实施中，从公共源极线驱动器140输出的公共源极电压可以施加到金属层42和掺杂层44。例如，接触插塞CT、金属层42和掺杂层44可以形成通过其将公共源极电压传送到存储单元阵列50的路径。
存储单元阵列50可以包括在第三方向上堆叠在上基板U_SUB上的栅极导电层GS。栅极导电层GS可以包括接地选择线GSL、第一字线WL1至第四字线WL4以及串选择线SSL。栅极导电层GS可以包括例如钨、钽、钴、镍、钨硅化物、钽硅化物、钴硅化物或镍硅化物。在一实施中，栅极导电层GS可以包括多晶硅。
接地选择线GSL、第一字线WL1至第四字线WL4以及串选择线SSL可以顺序地形成在上基板U_SUB上，并且绝缘层52可以位于每个栅极导电层GS下面或之上。栅极导电层GS(例如在平面图中)的面积可以远离上基板U_SUB而减小。
在一实施中，可以形成四条字线。在一实施中，各种数量的字线可以垂直堆叠在上基板U_SUB上以位于接地选择线GSL和串选择线SSL之间，并且绝缘层52可以位于相邻的字线之间。此外，两条或更多条接地选择线GSL和两条或更多条串选择线SSL可以垂直地堆叠。
存储单元阵列50可以通过隔离绝缘区域IA隔离。此外，栅极导电层GS当中的串选择线SSL可以通过选择的线切割区域SLC隔离。在一实施中，隔离绝缘区域IA可以用至少一种绝缘材料54进行间隙填充。例如，所述至少一种绝缘材料54可以包括硅氧化物、硅氮化物或硅氮氧化物。
在一实施中，绝缘材料54可以填充在整个隔离绝缘区域IA中，如图4B所示。在一实施中，隔离绝缘区域IA的仅一部分可以被绝缘材料54填充。
由于隔离绝缘区域IA用绝缘材料54进行间隙填充，所以用于电连接存储单元阵列50的上布线和上基板U_SUB的插塞可以不形成在隔离绝缘区域IA中。例如，用于连接公共源极线和上基板U_SUB的公共源极插塞可以不形成在隔离绝缘区域IA中。因此，隔离绝缘区域IA可以在第二方向上具有减小的宽度。
存储单元阵列50可以包括在第三方向上穿过栅极导电层GS和绝缘层52的多个柱P。例如，所述多个柱P可以穿过栅极导电层GS和绝缘层52并可以接触掺杂层44。所述多个柱P可以布置在隔离绝缘区域IA之间以彼此间隔开。
例如，每个柱P的表面层S可以包括掺杂有杂质的硅材料，或者可以包括没有掺杂杂质的硅材料。表面层S可以用作例如沟道区域。表面层S可以形成为具有在第三方向上延伸的杯形(或具有封闭底部的圆筒形)。每个柱P的内部I可以包括绝缘材料诸如硅氧化物或空气间隙。
例如，接地选择线GSL和表面层S的与接地选择线GSL相邻的部分可以构成接地选择晶体管GST(见图3)。此外，第一字线WL1至第四字线WL4以及表面层S的与第一字线WL1至第四字线WL4相邻的部分可以构成存储单元晶体管MC1至MC8(见图3)。此外，串选择线SSL和表面层S的与串选择线SSL相邻的部分可以构成串选择晶体管SST(见图3)。
漏极区域DR可以形成在柱P上。例如，漏极区域DR可以包括掺杂有杂质的硅材料。漏极区域DR可以被称为沟道焊盘。在一实施中，漏极区域DR可以通过至少一个接触电连接到位线BL。
蚀刻停止膜53可以形成在漏极区域DR的侧壁上。蚀刻停止膜53的顶表面可以形成在与漏极区域DR的顶表面的水平相同的水平处。蚀刻停止膜53可以包括绝缘材料诸如硅氮化物或硅氧化物。
第二半导体层30可以包括下基板L_SUB、在下基板L_SUB上的至少一个外围晶体管22、覆盖所述至少一个外围晶体管22的下绝缘层32以及穿过下绝缘层32的接触插塞CT。例如，外围晶体管22可以是外围电路100(诸如控制逻辑110、行解码器120、页面缓冲器130或公共源极线驱动器140)的晶体管。为了便于解释，下面将假定外围晶体管22是用于形成公共源极线驱动器140的晶体管来描述。
例如，下基板L_SUB可以是包括半导体材料诸如单晶硅或单晶锗的半导体基板，并可以由硅晶片制造。包括外围晶体管22的公共源极线驱动器140可以位于下基板L_SUB上。
接触插塞CT可以在第三方向上穿过下绝缘层32，并可以电连接公共源极线驱动器140和上基板U_SUB。例如，接触插塞CT的一侧可以接触公共源极线驱动器140，并且接触插塞CT的另一侧可以接触上基板U_SUB。例如，接触插塞CT可以包括钨(W)、铝(Al)或铜(Cu)。在一实施中，接触插塞CT可以包括多晶硅。
在一实施中，公共源极线驱动器140可以通过接触插塞CT将用于柱P的公共源极电压施加到上基板U_SUB。例如，存储器件10可以通过位于存储单元阵列50下面的上基板U_SUB和接触插塞CT接收公共源极电压，而不是通过穿过存储单元阵列50的公共源极插塞接收公共源极电压。
因此，根据一实施方式的存储器件可以包括具有减小的宽度的隔离绝缘区域，并且存储单元阵列的尺寸可以减小，因此芯片尺寸也可以减小。此外，可以避免由形成在隔离绝缘区域中的公共源极插塞引起的各种缺陷，并可提高存储单元阵列上的布线的自由度。
图5示出根据一实施方式的存储器件的截面图。例如，图5示出根据另一实施方式的沿着图4A的线IV-IV'截取的截面图。可以省略与图4A和图4B中的元件相同的元件的重复说明。
参照图5，公共源极线驱动器140a可以通过并联地连接到上基板U_SUB_a和公共源极线驱动器140a的多个接触插塞CT_a而将用于柱P_a的公共源极电压施加到上基板U_SUB_a。例如，公共源极线驱动器140a可以包括输出公共源极电压的多个输出，并且输出可以通过分别连接到该输出的接触插塞CT_a而将公共源极电压输出到上基板U_SUB_a。因此，公共源极电压可以与到公共源极线驱动器140a的距离不那么敏感地施加到上基板U_SUB_a。
图6示出根据一实施方式的存储器件的截面图。例如，图6示出根据另一实施方式的沿着图4A的线IV-IV'截取的截面图。可以省略与图4A和图4B中的元件相同的元件的重复说明。
参照图6，第二半导体层30b可以包括其上形成外围晶体管22b的下基板L_SUB_b、堆叠在下基板L_SUB_b上的第一下绝缘层33b、堆叠在第一下绝缘层33b上的导电层34b以及堆叠在导电层34b上的第二下绝缘层35b。此外，第二半导体层30b可以包括在第三方向上穿过第一下绝缘层33b并电连接导电层34b和公共源极线驱动器140b的下接触插塞L_CT_b以及在第三方向上穿过第二下绝缘层35b并电连接导电层34b和上基板U_SUB_b的上接触插塞U_CT_b。
在一实施中，第二半导体层30b中的下接触插塞L_CT_b的数量可以大于第二半导体层30b中的上接触插塞U_CT_b的数量。例如，公共源极线驱动器140b可以通过第一数量的下接触插塞L_CT_b连接到导电层34b，导电层34b可以通过第二数量的上接触插塞U_CT_b连接到上基板U_SUB_b，并且第二数量可以小于第一数量。
图7示出根据一实施方式的存储器件的截面图。例如，图7示出根据另一实施方式的沿着图4A的线IV-IV'截取的截面图。
图7的存储器件10c的配置类似于图6的存储器件10b的配置。然而，在本实施方式中，第二半导体层30c中的下接触插塞L_CT_c的数量可以小于第二半导体层30c中的上接触插塞U_CT_c的数量。例如，公共源极线驱动器140c可以通过第三数量的下接触插塞L_CT_c连接到导电层34c，导电层34c可以通过第四数量的上接触插塞U_CT_c连接到上基板U_SUB_c，并且第四数量可以大于第三数量。
图8A和图8B示出根据一实施方式的存储器件。具体地，图8A示出根据一实施方式的存储器件的布局。图8B示出沿着图8A的线VIII-VIII'截取的截面图。
图8A和图8B的存储器件10d的配置与图4A和图4B的存储器件10的配置类似。然而，在本实施方式中，图4A和图4B的隔离绝缘区域IA可以不形成在存储单元阵列50d中。在一实施中，存储器件10d可以通过省略用栅极导电层替换初始栅极层的工艺而形成。例如，栅极导电层GS可以包括多晶硅。
图9A至图9H示出根据一实施方式的按照工艺次序制造存储器件的方法中的阶段的视图。本实施方式的方法可以是制造例如图4A的存储器件10的方法。
参照图9A，公共源极线驱动器140可以形成在下基板L_SUB的一部分上。公共源极线驱动器140可以包括例如多个外围晶体管22。在一实施中，用于外围电路的p型阱和/或用于外围电路的n型阱可以通过使用多个离子注入工艺而形成在下基板L_SUB中。例如，用于外围电路的p型阱可以是NMOS晶体管形成区域，用于外围电路的n型阱可以是PMOS晶体管形成区域。
在形成公共源极线驱动器140之后，可以形成接触插塞CT和下绝缘层32。例如，覆盖外围晶体管22的下绝缘层32可以形成在下基板L_SUB上，沟槽可以形成在下基板L_SUB中，然后接触插塞CT可以通过用导电材料间隙填充沟槽来形成。因此，可以形成穿过下绝缘层32并具有连接到公共源极线驱动器140的一侧的接触插塞CT。
在一实施中，下绝缘层32还可以包括多个层间绝缘膜以及一个或更多个蚀刻停止膜。第二半导体层30可以根据参照图9A描述的工艺形成。
参照图9B，金属层42可以形成在第二半导体层30上。金属层42可以连接到接触插塞CT。例如，金属层42的底表面可以接触通过下绝缘层32暴露的接触插塞CT的顶表面。
金属层42可以包括导电材料。金属层42可以包括例如W或W化合物。金属层42可以通过使用化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)来形成。
参照图9C，掺杂层44可以形成在金属层42上。例如，掺杂层44可以是掺杂有第一导电类型(例如n型)的杂质的多晶硅膜。通过使用CVD、ALD或PVD，掺杂层44可以由例如掺杂有第一导电类型(例如n型)的杂质的多晶硅形成。当形成掺杂层44时，可以原位地掺杂第一导电类型的杂质。在一实施中，在形成掺杂层44之后，可以通过使用离子注入掺杂第一导电类型的杂质。上基板U_SUB可以根据参照图9B和图9C描述的工艺形成。
参照图9D，初始栅极堆叠结构70可以通过在上基板U_SUB上交替地堆叠绝缘层52和第一初始栅极层71至第六初始栅极层76而形成。例如，每个绝缘层52可以通过使用硅氧化物、硅氮化物或硅氮氧化物而形成为预定高度。
此外，第一初始栅极层71至第六初始栅极层76中的每个可以通过使用硅氧化物、硅氮化物或多晶硅而形成为预定高度。例如，第一初始栅极层71至第六初始栅极层76可以是用于在随后的工艺中形成接地选择线GSL(见图4A)、多条字线例如第一字线WL1至第四字线WL4(见图4A)和串选择线SSL(见图4A)的初始膜或牺牲层。例如，第一初始栅极层71至第六初始栅极层76可以在随后的工艺中用栅极导电层GS(见图4A)替换。初始栅极层的数量可以根据接地选择线、字线和串选择线的数量而被适当地选择。
在一实施中，第一初始栅极层71至第六初始栅极层76可以不用栅极导电层GS(见图4A)替换，并可以用作接地选择线GSL(见图4A)、多条字线例如第一字线WL1至第四字线WL4(见图4A)以及串选择线SSL(见图4A)。当第一初始栅极层71至第六初始栅极层76用作栅极导电层GS(见图4A)而没有被替换时，也可以省略形成隔离绝缘区域IA(见图4A)的工艺。
参照图9E，可以形成穿过初始栅极堆叠结构70并在垂直于上基板U_SUB的主表面的方向上延伸的柱P。每个柱P可以包括用作沟道区域的表面层S和包含绝缘材料的内部I。
例如，表面层S可以通过使用CVD、ALD或PVD在穿过初始栅极堆叠结构70的沟道孔中由掺杂有杂质的多晶硅或没有掺杂杂质的多晶硅形成。内部I可以通过使用CVD、ALD或PVD在其中形成表面层S的沟道孔中由绝缘材料诸如硅氧化物、硅氮化物或硅氮氧化物形成。
接着，覆盖表面层S和内部I的顶表面的蚀刻停止膜53可以形成在初始栅极堆叠结构70上。蚀刻停止膜53可以由硅氮化物、硅氧化物或硅氮氧化物形成。
在蚀刻停止膜53中形成通过其暴露表面层S的顶表面和内部I的顶表面的漏极孔之后，可以形成填充在漏极孔中的临时导电层，并且漏极区域DR可以通过平坦化临时导电层的顶表面而形成。例如，漏极区域DR的顶表面可以形成在与蚀刻停止膜53的顶表面的水平相同的水平处。
参照图9F，可以形成穿过所述多个绝缘层52和初始栅极堆叠结构70并暴露上基板U_SUB的隔离绝缘区域IA。在随后的工艺中，隔离绝缘区域IA可以是用栅极导电层GS(见图4A)替代第一初始栅极层71至第六初始栅极层76的路径。
参照图9G，第一初始栅极层71至第六初始栅极层76可以通过隔离绝缘区域IA用所述多个栅极导电层GS(例如接地选择线GSL、第一字线WL1至第四字线WL4以及串选择线SSL)替换。在用接地选择线GSL、第一字线WL1至第四字线WL4以及串选择线SSL替换第一初始栅极层71至第六初始栅极层76的一些实施方式中，当第一初始栅极层71至第六初始栅极层76中的每个由多晶硅形成时，可以对第一初始栅极层71至第六初始栅极层76执行硅化工艺。在这种情况下，接地选择线GSL、第一字线WL1至第四字线WL4以及串选择线SSL可以由例如钨硅化物、钽硅化物、钴硅化物或镍硅化物形成。
在一实施中，在选择性地去除通过隔离绝缘区域IA暴露的第一初始栅极层71至第六初始栅极层76之后，接地选择线GSL、第一字线WL1至第四字线WL4以及串选择线SSL可以通过在形成于绝缘层52之间的空的空间中填充导电材料而形成。在这种情况下，接地选择线GSL、第一字线WL1至第四字线WL4以及串选择线SSL可以通过使用金属材料诸如钨、钽、钴或镍形成。
参照图9H，绝缘材料54可以填充在隔离绝缘区域IA中。例如，绝缘材料54可以包括硅氧化物、硅氮化物或硅氮氧化物。在一实施中，整个隔离绝缘区域IA可以用绝缘材料54填充。在一实施中，隔离绝缘区域IA的仅一部分可以用绝缘材料54填充。
根据实施方式，绝缘材料而不是公共源极插塞可以填充在隔离绝缘区域IA中，可以避免由形成在隔离绝缘区域IA中的公共源极插塞引起的各种缺陷。此外，隔离绝缘区域IA的宽度可以减小，存储单元阵列50的尺寸可以减小，因此可以减小芯片尺寸。
接下来，接地选择线GSL、第一字线WL1至第四字线WL4以及串选择线SSL可以利用掩模通过使用多个图案化工艺而被图案化。绝缘层52可以被图案化以与相邻的栅极导电层GS对准。因此，可以形成存储单元阵列50。
接下来，可以形成在第三方向上从漏极区域DR延伸的位线接触BC，并且可以形成电连接到位线接触BC的位线BL。在一实施中，由于在隔离绝缘区域IA中不形成公共源极插塞，所以公共源极线可以不位于存储单元阵列50上。因此，可以提高存储单元阵列50上的布线的自由度。
此外，可以形成覆盖位线BL、位线接触BC、存储单元阵列50和上基板U_SUB的上绝缘层56。第一半导体层20可以根据参照图9B至图9H描述的工艺形成。
图10示出包括根据一实施方式的存储器件的固态驱动器(SSD)系统1000的方框图。
参照图10，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以通过信号连接器向主机1100发送信号/从主机1100接收信号，并可以通过电源连接器接收电力。
SSD 1200可以包括SSD控制器1210、辅助电源1220以及多个存储器件1230、1240和1250。所述多个存储器件1230、1240和1250可以每个是垂直堆叠的NAND闪存器件，并可以如参照图1至图9H所描述地实施。因此，在存储器件1230、1240和1250的每个中，可以减小芯片尺寸并可以避免各种质量缺陷。
如本领域中传统地，在功能块、单元和/或模块方面描述实施方式并在附图中示出实施方式。本领域技术人员将理解，这些块、单元和/或模块通过电子(或光学)电路诸如逻辑电路、分立元件、微处理器、硬连线电路、存储器元件、线路连接等在物理上实施，其可以使用基于半导体的制造技术或其它制造技术来形成。在块、单元和/或模块由微处理器或类似部件实施的情况下，它们可以使用软件(例如微代码)来编程以执行这里讨论的各种功能，并可以可选地由固件和/或软件驱动。或者，每个块、单元和/或模块可以由专用硬件实施，或实施为执行一些功能的专用硬件和执行其它功能的处理器(例如一个或更多个被编程的微处理器和相关联的电路)的组合。此外，实施方式的每个块、单元和/或模块可以物理地分成两个或更多个交互且分立的块、单元和/或模块，而没有背离这里的范围。此外，实施方式的块、单元和/或模块可以物理地结合成更复杂的块、单元和/或模块，而没有脱离这里的范围。
通过总结和回顾，具有高集成度和优异的电特性的存储器件会是所期望的。
这些实施方式可以提供包括外围上单元或外围上方单元(COP)结构的非易失性存储器件。
这里已经公开了示例实施方式，并且尽管使用了特定术语，但是它们仅以一般性和描述性的含义来使用和解释，而不是为了限制的目的。在一些情况下，如到本申请提交时为止对于本领域普通技术人员将是显然的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或与关于其它实施方式描述的特征、特性和/或元件组合地使用，除非另外地明确指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变，而没有脱离权利要求书中阐述的本发明的精神和范围。
于2017年11月17日在韩国知识产权局提交且名称为“非易失性存储器件及其制造方法”的韩国专利申请第10-2017-0153966号通过引用整体地结合于此。

Claims (18)

1.一种非易失性存储器件，包括：
第一半导体层，所述第一半导体层包括：
上基板，和
存储单元阵列，所述存储单元阵列包括堆叠在所述上基板上的多个栅极导电层以及穿过所述多个栅极导电层并在所述上基板的顶表面之上在垂直于所述上基板的所述顶表面的方向上延伸的多个柱；和
第二半导体层，在所述第一半导体层下面，所述第二半导体层包括：
下基板，
至少一个接触插塞，在所述下基板和所述上基板之间并电连接所述下基板和所述上基板，以及
公共源极线驱动器，在所述下基板上并配置为将用于所述多个柱的公共源极电压通过所述至少一个接触插塞施加到所述上基板然后通过所述上基板施加到所述多个柱。
2.根据权利要求1所述的非易失性存储器件，其中所述上基板包括连接到所述至少一个接触插塞的金属层。
3.根据权利要求2所述的非易失性存储器件，其中所述上基板还包括堆叠在所述金属层上的掺杂层，所述掺杂层掺杂有第一导电类型的杂质。
4.根据权利要求1所述的非易失性存储器件，其中所述存储单元阵列还包括穿过所述多个栅极导电层并在垂直于所述上基板的所述顶表面的方向上延伸的至少一个隔离绝缘区域。
5.根据权利要求4所述的非易失性存储器件，其中所述至少一个隔离绝缘区域用至少一种绝缘材料进行间隙填充。
6.根据权利要求1所述的非易失性存储器件，其中所述多个栅极导电层中的每个包括多晶硅。
7.根据权利要求1所述的非易失性存储器件，其中：
所述第二半导体层还包括位于所述上基板和所述下基板之间的导电层；
所述至少一个接触插塞包括在所述导电层和所述下基板之间的至少一个下接触插塞，所述至少一个下接触插塞电连接所述公共源极线驱动器和所述导电层；并且
所述至少一个接触插塞包括在所述上基板和所述导电层之间的至少一个上接触插塞，所述至少一个上接触插塞电连接所述上基板和所述导电层。
8.根据权利要求7所述的非易失性存储器件，其中所述第二半导体层中的所述至少一个下接触插塞的数量大于所述第二半导体层中的所述至少一个上接触插塞的数量。
9.根据权利要求7所述的非易失性存储器件，其中所述第二半导体层中的所述至少一个下接触插塞的数量小于所述第二半导体层中的所述至少一个上接触插塞的数量。
10.一种制造非易失性存储器件的方法，所述方法包括：
在下基板的一部分上形成一个或更多个外围晶体管；
形成覆盖所述一个或更多个外围晶体管的下绝缘层；
形成穿过所述下绝缘层并从所述一个或更多个外围晶体管垂直延伸的一个或更多个接触插塞；
在所述下绝缘层上形成上基板，所述上基板包括电连接到所述一个或更多个接触插塞的金属层；以及
形成存储单元阵列，所述存储单元阵列包括堆叠在所述上基板上的多个栅极导电层以及穿过所述多个栅极导电层并在所述上基板的顶表面之上在垂直于所述上基板的所述顶表面的方向上延伸的多个柱，
其中形成所述一个或更多个外围晶体管包括：在所述下基板的一部分上形成包括所述一个或更多个外围晶体管的公共源极线驱动器，
其中所述公共源极线驱动器配置为将公共源极电压通过所述一个或更多个接触插塞施加到所述上基板然后通过所述上基板施加到所述多个柱。
11.根据权利要求10所述的方法，其中形成所述上基板包括：
将所述金属层堆叠在所述下绝缘层上；和
在所述金属层上形成掺杂有第一导电类型的杂质的掺杂层。
12.根据权利要求10所述的方法，其中形成所述存储单元阵列包括：
通过在所述上基板上交替地堆叠多个绝缘层和多个初始栅极层来形成初始栅极堆叠结构；
形成穿过所述初始栅极堆叠结构的隔离绝缘区域，所述上基板的一部分通过所述隔离绝缘区域暴露；
用所述多个栅极导电层替换所述多个初始栅极层；以及
用绝缘材料间隙填充所述隔离绝缘区域。
13.一种非易失性存储器件，包括：
第一半导体层，所述第一半导体层包括：
上基板，
从所述上基板的顶表面垂直地向上延伸的多个柱，和
存储单元阵列，包括沿着所述多个柱的侧壁堆叠在所述上基板上的多个栅极导电层；和
第二半导体层，在所述第一半导体层下面，所述第二半导体层包括：
下基板，在所述下基板上形成配置为向所述存储单元阵列输出公共源极电压的公共源极线驱动器，
下绝缘层，在所述下基板和所述上基板之间，以及
一个或更多个接触插塞，穿过所述下绝缘层的至少一部分并电连接所述公共源极线驱动器和所述上基板，
其中所述公共源极线驱动器配置为将所述公共源极电压通过所述一个或更多个接触插塞施加到所述上基板然后通过所述上基板施加到所述多个柱。
14.根据权利要求13所述的非易失性存储器件，其中所述公共源极线驱动器还配置为通过所述一个或更多个接触插塞将所述公共源极电压输出到所述上基板。
15.根据权利要求13所述的非易失性存储器件，其中：
所述存储单元阵列还包括垂直穿过所述多个栅极导电层的隔离绝缘区域，
所述隔离绝缘区域的至少一部分用至少一种绝缘材料进行间隙填充。
16.根据权利要求13所述的非易失性存储器件，其中所述上基板包括：
金属层，电连接到所述一个或更多个接触插塞；和
堆叠在所述金属层上的掺杂层，所述掺杂层掺杂有第一导电类型的杂质。
17.根据权利要求16所述的非易失性存储器件，其中所述下基板是与所述第一导电类型不同的第二导电类型的基板。
18.根据权利要求13所述的非易失性存储器件，其中所述公共源极线驱动器与所述存储单元阵列的至少一部分垂直地交叠。
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