CN110675907A - 非易失性存储器装置和在其内部传输数据的方法 - Google Patents

Abstract

提供了一种非易失性存储器装置和在其内部传输数据的方法，所述非易失性存储器装置包括竖直地堆叠在下半导体层上的上半导体层。上半导体层包括第一存储器组，第一存储器组与第二存储器组在第一水平方向上被分隔区域分隔开，下半导体层包括旁路电路，旁路电路位于分隔区域的至少一部分的下面并且被构造为选择性地将第一存储器组的第一位线与第二存储器组的第二位线连接。

Description

非易失性存储器装置和在其内部传输数据的方法

本申请要求于2018年7月3日在韩国知识产权局提交的第10-2018-0077323号韩国专利申请的权益，该韩国专利申请的全部主题通过引用包含于此。

技术领域

发明构思涉及存储器装置，具体地说，涉及非易失性存储器装置。

背景技术

包括信息通信装置的当代电子装置的特点可在于提供多种功能、增加大数据存储容量以及包括存储器装置的构成组件的非常密集地集成。结果，对存储器装置的要求是相当大的。必须减小存储器单元的尺寸、必须在尺寸上减小布线图案/结构、并且必须有效地提供构成组件之间的电/操作连接性以减小整体尺寸同时保持高性能。

因此，必须开发包括非易失性存储器装置的存储器装置，从而提供高性能能力、大数据存储容量和密集的组件集成。

发明内容

发明构思的某些实施例提供了包括外围上方单元(COP)结构的非易失性存储器装置。

根据本发明构思的方面，提供了一种非易失性存储器，所述非易失性存储器包括垂直堆叠在下半导体层上的上半导体层。上半导体层包括第一存储器组，所述第一存储器组与第二存储器组在第一水平方向上被分隔区域分隔开，下半导体层包括旁路电路，所述旁路电路位于分隔区域的至少一部分的下面并且被构造为选择性地将第一存储器组的第一位线与第二存储器组的第二位线连接。

根据本发明构思的另一方面，提供了一种用于在非易失性存储器中内部地传输数据的方法，所述非易失性存储器包括垂直堆叠在下半导体层上的上半导体层。上半导体层包括在第一水平方向上被分隔区域分隔开的第一存储器组和第二存储器组，下半导体层包括旁路电路，所述旁路电路位于分隔区域的至少一部分的下面。所述方法包括：使用与第一存储器组相关的第一页缓冲器感测存储在第一存储器组的第一存储器块中的第一数据并且将第一数据存储在旁路电路中；将存储在旁路电路中的第一数据传输到与第二存储器组相关的第二页缓冲器；以及将传输到第二页缓冲器的第一数据编程至第二存储器组的第一存储器块中。

根据本发明构思的另一方面，提供了一种在非易失性存储器装置中将数据从第一存储器组内部地传输到第二存储器组的方法。非易失性存储器装置包括控制逻辑、竖直堆叠在下半导体层上的上半导体层，其中，上半导体层包括第一存储器组和第二存储器组，下半导体层包括旁路电路。在所述方法中，控制逻辑产生第一存储器组行地址和第一存储器组列地址，以利用第一行解码器和第一页缓冲器读取存储在第一存储器组中的第一数据；控制逻辑激活施加到旁路电路的连接控制信号，以将第一数据传入旁路电路；控制逻辑激活连接控制信号，以将第一数据从旁路电路转出到第二页缓冲器；以及控制逻辑产生第二存储器组行地址和第二存储器组列地址，以利用第二页缓冲器和第二行解码器将存储在第二页缓冲器中的第一数据编程至第二存储器组中，其中，第一存储器组通过上半导体层中的分隔区域与第二存储器组电隔离，并且旁路电路位于分隔区域的至少一部分的下面。

根据本发明构思的另一方面，提供了一种三维(3D)非易失性存储器，所述3D非易失性存储器包括：控制逻辑，产生连接控制信号；上半导体层，竖直地堆叠在下半导体层上，其中，上半导体层包括通过分隔区域与第二存储器组电隔离的第一存储器组，第一存储器组包括第一组瓦片，所述第一组瓦片包括包含第一存储器单元阵列的第一瓦片，第二存储器组包括第二组瓦片，所述第二组瓦片包括包含第二存储器单元阵列的第二瓦片，并且下半导体层包括旁路电路，所述旁路电路位于分隔区域的至少一部分的下面，其中旁路电路被构造为响应于连接控制信号选择性地将第一瓦片的第一位线与第二瓦片的第二位线连接。

附图说明

当考虑下面结合附图进行的详细描述时，可以更清楚地理解发明构思的实施例，在附图中：

图1是示出根据发明构思的实施例的非易失性存储器装置的框图；

图2A和图2B是进一步示出图1的存储器装置的可能实现结构的透视图；

图3是进一步示出图1的第一存储器块BLK的可能实现结构的另一透视图；

图4是图3的第一存储器块的等效电路图；

图5是根据发明构思的实施例的非易失性存储器装置的俯视图；

图6A是根据发明构思的实施例的非易失性存储器装置的另一俯视图；

图6B、图6C和图12是不同地示出从图6A的标记线Ⅵ-Ⅵ'截取的透视图中看到的发明构思的实施例的可能构造的剖视图；

图7和图8是示出根据发明构思的实施例的操作非易失性存储器装置的可能方法的操作图；

图9、图10和图11是根据发明构思的实施例的存储器装置的对应的俯视图；

图13A和图13B是示出根据发明构思的实施例的操作非易失性存储器装置的可能方法的流程图；以及

图14是示出根据发明构思的包括一个或更多个非易失性存储器装置的固态驱动器(SSD)系统的框图。

具体实施方式

在下文中，将参照附图以一些额外的细节来描述发明构思的某些实施例。

图1是示出根据发明构思的实施例的存储器装置100的框图。

参照图1，存储器装置100可以包括第一存储器单元阵列110-1、第二存储器单元阵列110-2、控制逻辑120、行解码器130、页缓冲器140和旁路电路150。尽管未在图1中示出，但是存储器装置100还可以包括数据输入/输出(I/O)电路、I/O接口、错误检测和/或校正电路等。存储器装置100还可以包括产生在编程、读取和/或擦除操作期间使用的一个或更多个电压的电压发生器。

可以通过控制逻辑120的操作来控制与第一存储器单元阵列110-1和第二存储器单元阵列110-2的存储器单元有关的编程、读取和/或擦除操作的执行。

第一存储器单元阵列110-1和第二存储器单元阵列110-2中的每个可以包括大量的存储器单元。在发明构思的某些实施例中，存储器单元可以不同地连接到串选择线SSL、字线WL、位线BL、地选择线GSL等。例如，第一存储器单元阵列110-1和第二存储器单元阵列110-2可以经由串选择线SSL、字线WL和地选择线GSL连接到行解码器130。

如图1示出的示例中所示，第一存储器单元阵列110-1可以经由第一位线BL_1连接到页缓冲器140，第二存储器单元阵列110-2可以经由第二位线BL_2连接到页缓冲器140。这里，一个或更多个存储器单元阵列经由位线至一个或更多个页缓冲器的连接与特定的位线配置无关，所述连接可以与旁路电路150有关。下面将更详细地描述这一特征。

发明构思的实施例可以包括一个或更多个包括非易失性存储器单元的存储器单元阵列。在这种情况下，非易失性存储器单元是能够在没有施加电力的情况下保留已存储的数据的存储器单元。本领域技术人员将认识到，可以在发明构思的实施例中使用许多不同类型的非易失性存储器单元。例如，图1中示出的第一存储器单元阵列110-1和第二存储器单元阵列110-2的构成存储器单元可以包括电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等中的一种或更多种。在下文中，将假设包括并使用NAND闪存存储器单元来对发明构思的某些实施例进行描述，但是发明构思的范围不限于此。

第一存储器单元阵列110-1和第二存储器单元阵列110-2的非易失性存储器单元可以布置在多个存储器块BLK1至BLKz中。多个存储器块BLK1至BLKz中的每个存储器块可以具有二维(或平面)结构或者三维(或竖直)结构。第一存储器单元阵列110-1和第二存储器单元阵列110-2的存储器单元可以被配置为作为单级存储器单元(SLC)或多级存储器单元(MLC——例如，三级存储器单元TLC或四级存储器单元QLC)来操作。因此，在存储器块BLK1至BLKz中的特定存储器块的存储器单元是SLC(或MLC)的情况下，可以将特定存储器块指定为作为SLC块(或MLC块——例如，TLC块或者QLC块)来操作。

图1的控制逻辑120可被用于产生并提供与编程、读取和/或擦除操作相关的各种控制信号。当然，控制信号的数量和类型可以根据设计而变化，但是由控制逻辑120提供的常规控制信号的示例包括行地址、列地址、电压控制信号等。就此而言，由控制逻辑120特定产生控制信号被认为完全在本领域普通技术人员的能力范围内。在许多情况下，可以响应于一个或更多个外部产生的(例如，通过未示出的外部存储器控制器产生的)命令CMD、地址ADDR和/或控制信号CTRL来产生由控制逻辑120产生的各种控制信号。

根据发明构思的实施例，除了更通常地理解的控制信号之外，控制逻辑120还可以产生并提供控制旁路电路150的操作的连接控制信号CTRL_CN。

图1的旁路电路150可以根据设计进行各种配置，但是通常考虑，旁路电路150使得能够在与第一存储器单元阵列110-1相关的第一位线BL_1中的至少一条位线和与第二存储器单元阵列110-2相关的第二位线BL_2中的至少另一条位线之间进行选择性电连接。以不太具体的内容对图1的示出的实施例进行阐述，旁路电路150可被用于响应于由控制逻辑120提供的连接控制信号CTRL_CN选择性地将第一存储器组的第一位线与第二存储器组的第二位线连接。

在本发明构思的某些实施例中，这些实施例中的旁路电路150包括一个或更多个晶体管，控制逻辑120可以将连接控制信号CTRL_CN直接提供给对应的晶体管中的每个晶体管的栅极。以这种方式，可以十分简单地配置旁路电路150的控制。

考虑到图1的前述讨论，行解码器130可被用于从存储器块BLK1至BLKz中选择存储器块、从已选择的存储器块的第一字线组中选择字线并且从串选择线SSL中选择串选择线——上述操作全部响应于(例如)从控制逻辑120接收的行地址X-ADDR而进行。行解码器130还可被用于将执行当前存储器操作所需的一个或更多个电压传送到已选择的存储器块的已选择的字线。例如，在擦除操作中，行解码器130可以将擦除电压和验证电压传送到已选择的字线并且可以将通过电压传送到未选择的字线。

页缓冲器140可被用于向/从外部装置(未示出)发送/接收数据DT。页缓冲器140可以响应于列地址Y-ADDR从第一位线BL_1和第二位线BL_2中选择一条或更多条位线。页缓冲器140可以根据由存储器装置100正在执行的操作而操作为写入驱动器或感测放大器。例如，页缓冲器140可以将感测电压施加到第一位线BL_1和第二位线BL_2，以读取存储在第一存储器单元阵列110-1和第二存储器单元阵列110-2中的每个中的数据。

如上所述，旁路电路150可以连接到第一位线BL_1中的至少一条和第二位线BL_2中的至少一条。因此，响应于连接控制信号CTRL_CN，旁路电路150可以将第一位线BL_1中的至少一条电连接到第二位线BL_2中的至少一条。在发明构思的某些实施例中，旁路电路150可以包括单个晶体管，所述单个晶体管具有与第一存储器组的第一位线BL_1中的第一位线连接的第一源极/漏极、与第二存储器组的第二位线BL_2中的第二位线连接的第二源极/漏极以及与提供连接控制信号CTRL_CN的信号线连接的栅极。以这种方式，单个晶体管连接可被用于响应于由控制逻辑120提供的连接控制信号CTRL_CN选择性地将第一存储器组的第一位线与第二存储器组的第二位线连接。

无论具体配置如何，旁路电路150可被用于响应于由控制逻辑120提供的一个或更多个控制信号来控制第一存储器单元阵列110-1与第二存储器单元阵列110-2之间的数据移动。也就是说，例如，控制逻辑120可以响应于外部提供的命令CMD来产生连接控制信号CTRL_CN，并且将连接控制信号CTRL_CN提供到旁路电路150以通过旁路电路150在第一存储器单元阵列110-1的存储器单元与第二存储器单元阵列110-2的存储器单元之间有效地传输数据。旁路电路150的数据传输能力允许在存储器装置100的否则被电隔离的存储器单元阵列(或存储器组)之间“内部”传输数据，而无需借助于外部数据缓冲器、寄存器或类似的存储器资源。

图2A和图2B是分别示出图1的存储器装置100的一个可能的结构的透视图。

形成第一存储器单元阵列110-1和第二存储器单元阵列110-2的各种材料层、特征和/或结构可以布置在(或者竖直地堆叠在)形成外围电路的材料层、特征和结构上方。在下文中，为了描述简单起见，形成发明构思的一个或更多个存储器单元阵列的各种材料层、特征和/或结构将被称为“第一半导体层”，“第一半导体层”被称为竖直堆叠在包括形成外围电路的各种材料层、特征和结构的“第二半导体层”上。就此而言，能够在发明构思的某些实施例中，一些相对较小的外围电路可以设置在具有存储器单元阵列的第一半导体层中，然而主要的或相对较大的外围电路将通常设置在第二半导体层中。就此而言，外围电路可以布置在主基底附近，而存储器单元阵列可以布置得更远离主基底。

就此而言，可以在下文中使用诸如“上方”、“下方”、“在……顶部上”、“下面”、“竖直”、“水平”、“堆叠在……上”、“在……之下”、“第一方向”、“第二方向”等空间、关系和/或几何术语来描述某些实施例和实施例特征。本领域技术人员将认识到，可以根据任意假定的取向来使用这些术语和类似的术语以更好地描述实施例特征。通常将参照一个或更多个示出的示例来使用这种空间、关系和/或几何术语。因此，假设几何取向改变，那么相对空间、关系和/或几何描述也可以改变。

因此，参照图2A，存储器装置100可以包括竖直堆叠在第二半导体层L2上的第一半导体层L1。给定“竖直”方向的这种假设取向，第一半导体层L1和第二半导体层L2可以被理解为在对应的“水平”方向上(即，在第一水平方向HD1和第二水平方向HD2上)延伸。在某些实施例中，第二半导体层L2可以全部或部分地设置在水平设置的主基底上。

在给出这一描述性术语的情况下，第一半导体层L1可以被称为“下半导体层”，第二半导体层L2可以被称为“上半导体层”。

如上所述，某些外围电路可以设置在下半导体层L1中。例如，针对图1描述的控制逻辑120、行解码器130、页缓冲器140和旁路电路150中的一个或更多个可以设置在下半导体层L1中，而第一存储器单元阵列110-1和第二存储器单元阵列110-2可以设置在上半导体层L2中。这里，下半导体层L1可以包括主基底、布线图案和布线元件以及各种半导体器件。

设置在下半导体层L1中的外围电路可以不同地连接到设置在上半导体层L2中的一个或更多个存储器组(例如，第一存储器单元阵列110-1和第二存储器单元阵列110-2)。如本领域技术人员将理解的，上半导体层L2的存储器组将包括字线WL、位线BL以及适合于构成存储器单元的数目、类型和布局的其它连接。例如，上半导体层L2可以包括多个次基底，并且通过形成分别堆叠在次基底(或上基底)上的多个栅极导电层和穿过多个栅极导电层以在竖直方向上延伸的多个柱，可以将存储器组不同地连接到下半导体层L1的外围电路。

如图2A的图示所示，某些存储器组的字线WL可以在一个水平方向(例如，第二水平方向HD2)上延伸，某些存储器组的位线BL可以在另一水平方向(例如，第一水平方向HD1)上延伸。

从前述内容将理解的是，图1的存储器装置100可以在发明构思的某些实施例中具有外围上单元或者外围上方单元(COP，Cell-On-Peri或者Cell-Over-Peri)的结构。这样的COP结构允许各种外围电路(例如，控制逻辑120、行解码器130、页缓冲器140和旁路电路150以及其它类型的外围电路中的一个或更多个)布置在下半导体层中，所述下半导体层位于包括一个或更多个存储器组(例如，第一存储器单元阵列110-1和/或第二存储器单元阵列110-2)的上半导体层的下方。如本领域技术人员将理解的是，当发明构思的某些实施例的COP结构通过本质上将存储器组堆叠在位于下半导体层L1中的外围电路的顶部上的上半导体层L2中而结合在主机装置中时，可以极大地减小存储器装置100的侧向占用区域。

尽管未在图2A中示出，但是可以设置多个垫(pad，或称为“焊盘”)使得有助于存储器装置100与一个或更多个外部装置的电连接。这样的连接垫可用于，例如，连接对图1的命令CMD、地址ADDR、控制信号CTRL和数据DT进行通信(即，发送和/或接收)的信号线。在发明构思的某些实施例中，将垫设置得靠近下半导体层L1的一个或更多个外围电路将是方便的，但并非总是如此。

参照图2B，第一存储器组MG1(例如，第一存储器单元阵列110-1)和第二存储器组MG2(例如，第二存储器单元阵列110-2)在第一水平方向HD1上通过分隔区域A1物理上彼此分隔开并且彼此电隔离。此外，设置在下半导体层L1中的第一外围电路区域R1可以位于第一存储器组MG1之下，设置在下半导体层L1中的第二外围电路区域R2可以位于第二存储器组MG2之下。这里，在发明构思的某些实施例中，第一外围电路区域R1和第二外围电路区域R2可以被下半导体层L1的包括旁路电路150的区域分隔开。

因此，在发明构思的某些实施例中，旁路电路150可以设置在下半导体层L1中，使得旁路电路150至少部分地位于分隔区域A1的下面。在发明构思的一些实施例中，旁路电路150可以沿第二水平方向HD2设置在下半导体层L1中。

图3是进一步示出了图1的存储器块的第一存储器块BLK1的一个可能实现示例的另一透视图。

参照图3，第一存储器块BLK1可以具有从基底SUB(也可被称为主基底)竖直延伸的结构。第一存储器块BLK1被示出为包括两条选择线(例如，地选择线和串选择线)GSL和SSL、八条字线(例如，第一字线至第八字线)WL1至WL8以及三条位线BL1_1至BL1_3。然而，提供示例性结构仅是为了便于描述，并且连接线的数量将根据设计而变化。例如，第一存储器块BLK1可以包括位于第一字线WL1与地选择线GSL之间以及/或者位于第八字线WL8与串选择线SSL之间的一条或更多条虚设字线。

基底SUB可以是掺杂有第一导电类型(例如，p型)杂质的多晶硅膜。基底SUB可以是体硅(bulk silicon)基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或通过执行选择性外延生长(SEG)获得的外延薄膜基底。基底SUB可以包括半导体材料，例如，可以包括硅(Si)、锗(Ge)、SiGe、砷化镓(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)中的至少一种或它们的化合物。

掺杂有第二导电类型(例如，n型)杂质的共源极线CSL可以设置在基底SUB上并且在第二水平方向HD2上延伸。在第二水平方向HD2上延伸的多个绝缘层IL可以顺序地设置在基底SUB的两条相邻的共源极线CSL之间的区域中，其中，多个绝缘层IL在竖直方向上彼此分隔开。例如，多个绝缘层IL均可以包括诸如氧化硅的绝缘材料。

在第一水平方向HD1上顺序布置并且在竖直方向上穿过多个绝缘层IL的多个柱P可以设置在基底SUB的区域中而且共源极线CSL位于多个柱P之间。例如，多个柱P可以穿过多个绝缘层IL并且可以接触基底SUB。这里，柱P中的每个的表面层S可以包括以第一导电类型(例如，p型)杂质掺杂的硅，以用作沟道区。这里，柱P可以被称为竖直沟道结构。每个柱P的内层I可以包括气隙或诸如氧化硅的绝缘材料，并且在某些实施例中，每个柱P中的沟道孔的尺寸可以在竖直方向上朝向基底SUB减小。

电荷存储层CS可以沿着绝缘层IL、柱P和基底SUB的暴露表面设置在基底SUB的相邻的共源极线CSL之间的区域上。电荷存储层CS可以包括栅极绝缘层(或“隧道绝缘层”)、电荷捕获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。另外，包括选择线GSL和SSL以及字线WL1至WL8的栅电极GE可以设置在电荷存储层CS的位于两条相邻的共源极线CSL之间的区域中的暴露表面上。

多个漏极或漏极接触件DR可以分别设置在多个柱P上。例如，漏极或漏极接触件DR可以包括掺杂有第二导电类型杂质的硅。沿第一水平方向HD1延伸并在第二水平方向HD2上分隔开一定距离的第一位线BL1_1至BL1_3可以设置在漏极接触件DR上。第一位线BL1_1至BL1_3可以通过接触塞(未示出)电连接到漏极接触件DR。

沿第二水平方向HD2延伸的字线切割区域(未示出)可以设置在共源极线CSL上。栅电极GE可以通过字线切割区域分成多个部分。例如，字线切割区域可以包括绝缘材料或者可以是气隙。

图4是图3的第一存储器块BLK1的部分等效电路图。

参照图4，假设第一存储器块BLK1是具有竖直结构的NAND闪存。可以根据图4的电路图实现图1的多个存储器块BLK1至BLKz中的任一个或全部。然而，与图3的描述一致，第一存储器块BLK1可以包括NAND单元串NS11至NS33、第一字线WL1至第八字线WL8、第1_1位线BL1_1至第1_3位线BL1_3、地选择线GSL1至GSL3、串选择线SSL1至SSL3以及共源极线CSL。尽管如前所述，但是NAND单元串、字线、位线、地选择线和串选择线的数量可以随存储器装置100的整体设计而变化。

NAND单元串NS11、NS21和NS31可以设置在第1_1位线BL1_1与共源极线CSL之间，NAND单元串NS12、NS22和NS32可以设置在第1_2位线BL1_2与共源极线CSL之间，NAND单元串NS13、NS23和NS33可以设置在第1_3位线BL1_3与共源极线CSL之间。NAND单元串NS11至NS33中的每个(例如，NS11)可以包括彼此串联连接的串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。

共同连接到一条位线的NAND单元串可以构成一列。例如，连接到第1_1位线BL1_1的NAND单元串NS11、NS21和NS31可以对应于第一列，连接到第1_2位线BL1_2的NAND单元串NS12、NS22和NS32可以对应于第二列，连接到第1_3位线BL1_3的NAND单元串NS13、NS23和NS33可以对应于第三列。

连接到一条串选择线的NAND单元串可以构成一行。例如，连接到第一串选择线SSL1的NAND单元串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的NAND单元串NS21、NS22和NS23可以对应于第二行，连接到第三串选择线SSL3的NAND单元串NS31、NS32和NS33可以对应于第三行。

串选择晶体管SST可以连接到与其对应的串选择线SSL1至SSL3。多个存储器单元MC1至MC8中的每个可以连接到字线WL1至WL8中的对应的字线。地选择晶体管GST可以连接到与其对应的地选择线GSL1至GSL3，串选择晶体管SST可以连接到与其对应的第一位线BL1_1至BL1_3。地选择晶体管GST可以连接到共源极线CSL。

在本实施例中，具有相同高度的字线(例如，WL1)可以彼此共同连接，串选择线SSL1至SSL3可以彼此分离，地选择线GSL1至GSL3可以彼此分离。例如，在连接到第一字线WL1并对应于第一列的包括在NAND单元串NS11、NS12和NS13中的存储器单元被编程的情况下，可以选择第一字线WL1和第一串选择线SSL1。然而，本发明构思不限于此。在其它实施例中，地选择线GSL1至GSL3可以彼此共同连接。

图5是根据发明构思的某些实施例的图1的存储器装置100的一个示例的俯视图。

参照图5，第一存储器组MG1(例如，第一存储器单元阵列110-1)和第二存储器组MG2(例如，第二存储器单元阵列110-2)通过在第二水平方向HD2上延伸并且竖直向下穿过上半导体层L2的分隔区域A1物理上彼此分隔开并且彼此电隔离。第一存储器组MG1包括第一组瓦片(例如，T1-1至T1-N瓦片)，第二存储器组MG2包括第二组瓦片(例如，T2-1至T2-N瓦片)，其中“N”是正整数。在发明构思的某些实施例中，第一组瓦片中的每个瓦片和第二组瓦片中的每个瓦片可以包含包括一个或更多个存储器块的存储器单元阵列。因此，在发明构思的某些实施例中，在瓦片与存储器单元阵列之间可以存在一对一的关系，但并非总是如此。

在图5中，示出了垫区域PA。由垫区域PA提供的多个连接垫可以不同地连接到外部信号线或布线组件。如前所述，垫区域PA可以与下半导体层L1和/或上半导体层L2一起设置。在图5中，垫区域被示出为沿着存储器装置100的整个长度(例如，在第一水平方向HD1上)延伸，但这仅是方便的示例。可以沿着存储器装置100的一个或更多个外边缘全部或部分地设置一个或更多个垫区域PA，以有利于与向/从存储器装置100不同地进行通信的外部信号线、布线组件、集成电路等连接。

图5是概念性地示出上半导体层L2的上表面的俯视图，具体地，示出第一存储器组MG1与第二存储器组MG2之间的多个瓦片关系的可能性。相对地，图6A是概念性地示出上半导体层L2和下半导体层L1两者的特征的另一俯视图。在图6A中，为了描述简单起见，假设第一存储器组MG1包括单个第一瓦片T1-1，并假设第二存储器组MG2包括单个第二瓦片T2-1，其中，第一瓦片T1-1和第二瓦片T2-1中的每一个瓦片包括八个存储器块。图6B和图6C分别是沿图6A中标记的线Ⅵ-Ⅵ'截取的剖视图。

参照图6A，第一存储器组MG1的第一存储器块BLK1_1至BLK1_8以及第二存储器组MG2的第二存储器块BLK2_1至BLK2_8设置在图2A的上半导体层L2中。第一存储器块BLK1_1至BLK1_8以及第二存储器块BLK2_1至BLK2_8被示出为在第二水平方向HD2上顺序地布置，但这仅是可以在发明构思的实施例中使用的许多不同的存储器块布置中的一个示例。

图6A中示出的实施例还示出了设置在位于上半导体层L2的存储器组(例如，MG1和MG2)下面的下半导体层L1中的某些外围电路的一种可能布置。例如，第一行解码器131_1、第一页缓冲器141_1、第二行解码器131_2、第二页缓冲器141_2可以以风车图案设置在位于第一存储器组MG1下面的下半导体层L1中。以类似的方式，第一行解码器132_1、第一页缓冲器142_1、第二行解码器132_2和第二页缓冲器142_2可以以风车图案设置在位于第二存储器组MG2下面的下半导体层L1中。

在这种布置中，与第一存储器组MG1的(例如)存储器单元相关的行解码器可以被分成两个部分(例如，第一行解码器131_1和第二行解码器131_2)并且以风车图案布置。可以将相同的方法用于与第一存储器组MG1的(例如)存储器单元相关的页缓冲器，与第二存储器组MG2的(例如)存储器单元相关的行解码器以及与第二存储器组MG2的(例如)存储器单元相关的页缓冲器。本领域技术人员将认识到，对某些外围电路(例如，类似于行解码器和页缓冲器的驱动电路)进行划分并且将外围电路的所得部分重新布置成位于对应的存储器组下面的风车图案，减少了为容纳作为整体的各个存储器组(或瓦片)和存储器装置100所需的横向(或水平)面积。

图6A还示出了上半导体层L2中的第一存储器组MG1与第二存储器组MG2之间的分隔区域A1的布置。如在下文中将在一些额外的细节中描述的，发明构思的某些实施例提供了将旁路电路150的至少一部分设置在下半导体层L1的位于分隔区域A1下面的部分中。

因此，在图6A中示出的实施例的情况中，旁路电路150可被用于通过旁路电路150选择性地将第一存储器组MG1的存储器单元与第二存储器组MG2的存储器单元连接，以使将存储在第一存储器组MG1的存储器单元中的数据内部地传输到第二存储器组MG2的存储器单元。否则被分隔区域A1电隔离的存储器组之间的数据传输可以由图1的控制逻辑120响应于提供给旁路电路150的一个或更多个控制信号来控制。

现在参照图6B的剖面图，下半导体层L1可以包括下基底(或主基底)L_SUB和设置在下基底L_SUB上的旁路电路150。这里，假设旁路电路150包括晶体管X1，所述晶体管X1包括第一源极/漏极S/D1和第二源极/漏极S/D2。第一接触塞CP1从晶体管X1的第一源极/漏极S/D1竖直地延伸穿过下半导体层L1和上半导体层L2的覆盖在晶体管X1上的部分以接触第一位线BL1_1。第二接触塞CP2从晶体管X1的第二源极/漏极S/D2竖直地延伸穿过下半导体层L1和上半导体层L2的覆盖在晶体管X1上的部分以接触第二位线BL2_1。此外，晶体管X1的栅极可以连接到一条或更多条控制信号线，所述一条或更多条控制信号线与(例如)可以提供连接控制信号CTRL_CN的控制逻辑120连接。利用这样的配置，旁路电路150可被用于响应于由控制逻辑120提供的控制信号在内部绕过设置在第一存储器组MG1与第二存储器组MG2之间的分隔区域A1。在图6B中示出的特定实施例中，旁路电路150基本上设置在下半导体层L1的位于分隔区域A1下面的部分中。

关于图6B中示出的实施例，下基底L_SUB可以是包括诸如单晶Si或多晶Ge的半导体材料的半导体基底并且可以由Si晶圆来制造。

上半导体层L2可以包括第一上基底(或次基底)U_SUB1、第二上基底(或次基底)U_SUB2、设置在第一上基底U_SUB1上的第一竖直结构VS_1以及设置在第二上基底U_SUB2上的第二竖直结构VS_2。第一竖直结构VS_1可以包括栅极导电层GS_1和设置在栅极导电层GS_1之上或之下的绝缘层IL1，第二竖直结构VS_2可以包括栅极导电层GS_2和设置在栅极导电层GS_2之上或之下的绝缘层IL2。在下文中，第一竖直结构VS_1和第二竖直结构VS_2的描述将不重复已经提供的与图3的存储器块BLK1相关的元件的描述。

上半导体层L2可以包括与第一竖直结构VS_1电连接的第一上接触件UMC1和第一位线BL1_1。另外，上半导体层L2可以包括与第二竖直结构VS_2电连接的第二上接触件UMC2和第二位线BL2_1。上半导体层L2可以包括电连接到第一位线BL1_1的第三上接触件UMC3、电连接到第二位线BL2_1的第四上接触件UMC4、第一接触塞CP1的一部分和第二接触塞CP2的一部分。上半导体层L2可以包括覆盖第一竖直结构VS_1和第二竖直结构VS_2中的每个的一部分的上绝缘层ILU、第一位线BL1_1和第二位线BL2_1、第一上接触件UMC1至第四上接触件UMC4以及第一接触塞CP1和第二接触塞CP2。

第一上基底U_SUB1可以是用于第一栅极导电层GS_1的支撑元件，第二上基底U_SUB2可以是用于第二栅极导电层GS_2的支撑元件。因此，第一上基底U_SUB1和第二上基底U_SUB2中的每个可以被称为基体基底。

在图6B的示出的实施例中，分隔区域A1至少在第一上基底U_SUB1与第二上基底U_SUB2之间延伸并且竖直向下穿过上半导体层L2。因此，在发明构思的某些实施例中，分隔区域A1可以是竖直地设置为穿过整个竖直深度的上半导体层L2并且至少在第一上基底U_SUB1与第二上基底U_SUB2之间横向延伸的区域。

旁路电路150可以通过第一接触塞CP1电连接到第一位线BL1_1，所述第一接触塞CP1竖直地穿过上绝缘层ILU的至少一部分和下绝缘层ILD的至少一部分而延伸。旁路电路150可以通过第二接触塞CP2电连接到第二位线BL2_1，所述第二接触塞CP2类似地竖直地穿过上绝缘层ILU的至少一部分和下绝缘层ILD的至少一部分而延伸。在图6B示出的实施例中，第一接触塞CP1和第二接触塞CP2竖直向上地延伸穿过分隔区域A1(例如，上绝缘层ILU的位于第一上基底U_SUB1与第二上基底U_SUB2之间的部分)。

利用这样的配置，旁路电路150可被用于响应于由控制逻辑120提供的控制信号来选择性地连接第一位线BL1_1和第二位线BL2_1。

图6C中示出的剖视图被呈现为图6B中示出的实施例的一种可能的可选方案，并且可以与图6A和图6B的前述描述相关联地考虑。图6C中示出的特定实施例与图6B的实施例的不同之处主要在于第一接触塞CP1和第二接触塞CP2的位置。也就是说，第一接触塞CP1竖直地向上延伸穿过包括第一竖直结构VS_1的区域，第二接触塞CP2竖直地向上延伸穿过包括第二竖直结构VS_2的区域，而不是竖直地向上延伸穿过分隔区域A1。在图6C的示出的实施例中，第一竖直结构VS_1包括第一字线WL1_1至WL1_8并且覆盖在第一上基底U_SUB1上，第二竖直结构VS_2包括第二字线WL2_1至WL2_8并且覆盖在第二上基底U_SUB2上。因此，第一接触塞CP1可以竖直地向上延伸穿过多个第一栅极导电层GS_1，第二接触塞CP2可以竖直地向上延伸穿过多个第二栅极导电层GS_2。

竖直设置的第一接触塞CP1可以包括被第一绝缘层IP1围绕的第一导电图案MP1，第二接触塞CP2可以包括被第二绝缘层IP2围绕的第二导电图案MP2。

第一接触塞CP1的上端可以通过第三上接触件UMC3电连接到第一位线BL1_1，竖直设置的第一接触塞CP1的下端可以电连接到横向设置的第一导线PM1。以类似的方式，第二接触塞CP2的上端可以通过第四上接触件UMC4电连接到第二位线BL2_1，竖直设置的第二接触塞CP2的下端可以电连接到横向设置的第二导线PM2。

从图6C的示出的示例可以看出，横向设置的第一导线PM1和第二导线PM2可被用于将第一接触塞CP1和第二接触塞CP2横向定位在存储器装置100的整体结构内。例如，第一导线PM1可以设置在第一接触塞CP1与第三接触塞CP3之间，第二导线PM2可以设置在第二接触塞CP2与第四接触塞CP4之间，其中，第三接触塞CP3连接晶体管X1的第一源极/漏极S/D1，第四接触塞CP4连接晶体管X1的第二源极/漏极S/D2。

图6C的实施例中示出的接触塞布置在分隔区域A1相对窄的情况下可尤其有用。因此，即使当分隔区域A1的宽度不足以容纳第一接触塞CP1和第二接触塞CP2时，旁路电路150也可以设置在下半导体层L1的基本位于分隔区域A1下方的区域中。

与前述实施例一样，图6C的存储器装置可以有效地用于通过旁路电路150在第一存储器组MG1的存储器单元与第二存储器组MG2的存储器单元之间内部地传输数据，所述旁路电路150选择性地将第一存储器组MG1的一条或更多条第一位线(例如，BL1_1)与第二存储器组MG2的一条或更多条第二位线(例如，BL2_1)连接。这种能力增强了存储器装置的性能，同时减小了存储器装置100的整体横向占用区域。这里应该注意的是，与图6A中示出的类似，各种接触塞和导线布置可被用于与下半导体层L1中的外围电路(例如，行解码器和页缓冲器)的风车图案布置相关。

图7是在一个实施例中进一步示出根据发明构思的实施例的存储器装置的不同存储器组之间的数据的内部传输的操作图。这里，将在先前针对图1、图6A和图6B描述的存储器装置的上下文中描述图7的内部数据传输操作。也就是说，图7的内部数据传输操作可被用于通过旁路电路150将存储在第一存储器组MG1的第一存储器块BLK1_1的存储器单元中的数据传输到第二存储器组MG2的第一存储器块BLK2_1的存储器单元中。

因此，参照图1、图6A、图6B和图7，可以响应于外部提供的命令CMD、地址ADDR和/或控制信号CTRL来选择存储在第一存储器组MG1的第一存储器块BLK1_1中的数据。结果，可以通过将适当的电压(例如，一个或更多个字线电压和/或位线电压)施加到第一存储器组MG1的第一存储器块BLK1来读取(或感测)已选择的数据(S100)。如本领域技术人员将理解的是，在发明构思的某些实施例中，可以通过执行针对第一存储器组MG1的一个或更多个已选择的存储器单元的正常读取操作来完成数据读取操作S100。在这种情况下，术语“正常”表示由存储器装置100定期执行的读取操作，以从第一存储器组MG1的已选择的存储器单元读取(或感测)数据并将已感测的数据临时存储在对应的第一页缓冲器PB1_1中。

因此，作为数据感测操作S100的结果，存储在第一存储器组MG1的已选择的存储器单元中的数据可以临时存储在第一页缓冲器PB1_1中(例如，图1中的页缓冲器140或者图6A中的第一页缓冲器141_1和/或141_2)。临时存储在第一页缓冲器PB1_1中的数据可以在控制逻辑120的控制下传输到旁路电路150(S110)。例如，可以通过响应于连接控制信号CTRL_CN而选择性地将旁路电路150与第一存储器组MG1的一条或更多条位线连接来实现数据传入操作。就此而言，通过选择性地将旁路电路150与第一存储器组MG1的第一位线连接，在从第一存储器组MG1的已选择的存储单元中读取(或感测)数据的同时，临时存储在第一页缓冲器PB1_1中的数据可以同时地存储在旁路电路150中——旁路电路150在发明构思的某些实施例中起到数据锁存器作用。在这种情况下，术语“同时地”意味着数据的读取(感测)的发生与旁路电路150中的数据的存储(或锁存)的发生具有至少一些时间重叠。可选地，在使用通过连接控制信号CTRL_CN控制的旁路电路150与第一页缓冲器PB1_1之间的第一位线连接而将数据临时存储在第一页缓冲器PB1_1中之后，可以将数据从第一页缓冲器PB1_1传递到旁路电路150。

一旦已将数据传输到旁路电路150，就可以将该数据从旁路电路150传送出至与第二存储器组MG2相关的第二页缓冲器PB2_1(例如，图1的页缓冲器140或者图6A的第二页缓冲器142_1和/或142_2)(S120)。这里，可以使用通过连接控制信号CTRL_CN控制的旁路电路150与第二页缓冲器PB2_1之间的第二位线连接而将存储在旁路电路150中的数据从旁路电路150传递到第二页缓冲器PB2_1。

一旦已将数据从旁路电路150传输到第二页缓冲器PB2_1，就可以将该数据从第二页缓冲器PB2_1编程至第二存储器组MG2的已选择的存储器单元(S130)。如本领域技术人员将理解的是，在发明构思的某些实施例中，可以通过执行针对第二存储器组MG2的一个或更多个已选择的存储器单元的正常编程操作来完成数据编程操作S130。在这种情况下，术语“正常”表示在存储器装置100中定期执行的编程操作，以将临时存储在第二页缓冲器PB2_1中的数据编程至第二存储器组MG2的已选择的存储器单元。

图8是在一个实施例中进一步示出根据发明构思的实施例的存储器装置的不同存储器组之间的数据的内部累加和传输的另一操作图。在这里，同样地，将在先前针对图1、图6A和图6B描述的存储器装置的上下文中描述图8的数据操作的内部累加和传输。也就是说，图8中示出的数据的内部累加和传输可被用于通过旁路电路150将存储在第一存储器组MG1的第一存储器块BLK1_1的存储器单元和第二存储器块BLK1_2的存储器单元中的数据传输到第二存储器组MG2的第一存储器块BLK2_1的存储器单元中。

在图8中，假设使用第一页缓冲器PB1_1将第一数据DT1编程到第一存储器块BLK1_1，并且将第二数据DT2编程到第一存储器组MG1的第二存储器块BLK1_2。可以使用两个单独的编程操作S200和操作S202在第一存储器组MG1中对第一数据DT1和第二数据DT2进行编程。也就是说，第一页缓冲器PB1_1可以接收第一数据DT1和第二数据DT2，在第一编程操作S200期间在第一存储器块BLK1_1中对第一数据DT1进行编程，并且在第二编程操作S202期间在第二存储器块BLK1_2中对第二数据DT2进行编程。这里，第一数据DT1的编程和第二数据DT2的编程可以同时地或顺序地执行。

随后，第一页缓冲器PB1_1可被用于分别从第一存储器块BLK1_1读取(或感测)第一数据DT1并且从第二存储器块BLK1_2读取(或感测)第二数据DT2(S206)。例如，可以使用不同的第一位线将第一页缓冲器PB1_1电连接到第一存储器组MG1的第一存储器块BLK1_1和第二存储器块BLK1_2，并且第一页缓冲器PB1_1可以通过这些不同的第一位线将适当的感测电压施加到第一存储器块BLK1_1和第二存储器块BLK1_2。

随后，响应于一个或更多个控制信号(例如，由控制逻辑120提供的连接控制信号CTRL_CN)，可以将从第一存储器块BLK1_1读取的第一数据DT1和从第二存储器块BLK1_2读取的第二数据DT2传输到旁路电路150(S210)。在这里，同样地，可以通过不同的第一位线将第一数据DT1和第二数据DT2传输到旁路电路150。

一旦第一数据DT1和第二数据DT2均已被读取并在旁路电路150中被累加，就可以将第一数据DT1和第二数据DT2的组合——或称为第三数据DT3——例如，作为单个数据块，从旁路电路150传输到第二页缓冲器PB2_1(S220)。并且一旦已将第三数据DT3临时存储在第二页缓冲器PB2_1中，就可以将第三数据DT3编程至第二存储器组MG2的第一存储器块BLK2_1中(S230)。

在图8的累加和传输操作中，可以响应于(例如)从控制逻辑120提供的一个或更多个控制信号而将旁路电路150不同地连接到第一存储器组MG1的第一位线BL1并且随后连接到第二存储器组MG2的第二位线BL2。在发明构思的某些实施例中，可以使用通过旁路电路在不同存储器组之间执行的累加和传输操作，例如，将两个或更多个SLC数据块从第一存储器组MG1的一个或更多个存储器块传入至旁路电路150，然后将单个MLC数据块(例如，TLC数据或QLC数据)传出至第二存储器组MG2的存储器块。在某些实施例中，MLC数据的传出可以被执行为针对第二存储器组MG2的已选择的MLC的单个编程操作(例如，响应于单个编程命令而执行的正常编程操作)。

在发明构思的某些实施例中，第一数据DT1和第二数据DT2可以是存储在第一存储器组MG1中的不同SLC页，而第三数据DT3可以是存储在第二存储器组MG2中的单个MLC页。实际上，可以在图7和图8的数据传输操作的上下文中使用不同大小和定义的数据集。

图9是根据发明构思的实施例的另一存储器装置100a的俯视图。图9的存储器装置100a可以与先前针对图5描述的存储器装置100进行比较。在其它构思和特征中，图5描述了存储器组(例如，MG1和MG2)的示例性布置以及每个存储器组中的构成瓦片(例如，T1_1至T1_N和T2_1至T2_N)的布置。图9扩展了这些教导，并且本领域技术人员在考虑图5和图9中示出的实施例时将理解，可以在发明构思的各种实施例中提供存储器组的不同布置和构成瓦片的不同布置。

参照图9，第一存储器组MG1(例如，第一存储器单元阵列110a-1)和第二存储器组MG2(例如，第二存储器单元阵列110a-2)，以及第一存储器组MG1和第二存储器组MG2的构成瓦片，在第一水平方向HD1上基本上横跨存储器装置100a的整个长度并且相对于在第二水平方向HD2上延伸的分隔区域A1a横向延伸。尽管存储器组和瓦片的相对几何形状不同，但旁路电路150仍可以设置在下半导体层L1的位于分隔区域A1a下面的区域中。

就此而言，图10是在一个实施例中进一步示出图9的示例性瓦片T1a-1的另一俯视图。

参照图10，瓦片T1a-1可以包括多个第一存储器块(例如，BLK1a_1至BLK1a_8)。第一存储器块BLK1a_1至BLK1a_8中的每个可以与第一竖直结构VS1a_1和第二竖直结构VS1a_2相关联。例如，第一竖直结构VS1a_1的一部分和第二竖直结构VS1a_2的一部分可以包括在第一存储器块BLK1a_1中。第一竖直结构VS1a_1和第二竖直结构VS1a_2可以分别包括竖直堆叠在对应的上基底上的栅极导电层。

尽管未示出，但是多条位线可以沿着第一瓦片T1a-1的上部在第二水平方向HD2上设置。在发明构思的某些实施例中，多条第一位线可以沿着第一竖直结构VS1a_1的上部设置，与第一位线不同并且与第一位线电隔离的多条第二位线可以沿着第二竖直结构VS1a_2的上部设置。

利用前述配置，由第一竖直结构VS1a_1提供的一些存储器块BLK1a_1至BLK1a_8可以通过第一位线电连接到第一页缓冲器141a_1或第三页缓冲器141a_3。由第二竖直结构VS1a_2提供的一些存储器块BLK1a_1至BLK1a_8可以通过第二位线电连接到第二页缓冲器141a_2或第四页缓冲器141a_4。

例如，第一存储器块BLK1a_1的一部分可以通过对应的第一位线连接到第一页缓冲器141a_1，而第一存储器块BLK1a_1的另一部分可以通过对应的第二位线连接到第二页缓冲器141a_2。因此，第一存储器块BLK1a_1的连接到第一页缓冲器141a_1的部分和第一存储器块BLK1a_1的连接到第二页缓冲器141a_2的另一部分可以具有相同的块地址，但是具有不同的列地址。

在图9和图10的示出的实施例的情况中，分隔区域A1a可以限定在第一竖直结构VS1a_1与第二竖直结构VS1a_2之间。例如，分隔区域A1a可以是从其上堆叠有第一竖直结构VS1a_1的一个上基底延伸到其上堆叠有第二竖直结构VS1a_2的另一上基底的区域。因此，分隔区域(例如，A1和A1a)的相对宽度和位置可以根据发明构思的实施例的存储器装置的上半导体层L2中的存储器组的设计而变化。

在实施例中，旁路电路150a的至少一部分可以设置为在竖直方向上与分隔区域A1a叠置。例如，旁路电路150a可以基于控制逻辑(图1的120)的控制来使设置在同一存储器块中的第一位线和第二位线电连接。因此，存储器装置100a可以在同一存储器块(例如，BLK1a_1)中执行数据移动。

图11是根据发明构思的实施例的存储器装置100b的又一俯视图，图11可以与图5和图9中示出的实施例进行比较来考虑。

参照图11，存储器装置100b可以包括第一存储器组MG1(例如，第一存储器单元阵列110b-1)、第二存储器组MG2(例如，第二存储器单元阵列110b-2)、第三存储器组MG3(例如，第三存储器单元阵列110b-3)和第四存储器组MG4(例如，第四存储器单元阵列110b-4)。这里，第一存储器组MG1在第一水平方向HD1上与第二存储器组MG2水平相邻，第三存储器组MG3在第一水平方向HD1上与第四存储器组MG4水平相邻，第一存储器组MG1在第二水平方向HD2上与第三存储器组MG3水平相邻，第二存储器组MG2在第二水平方向HD2上与第四存储器组MG4水平相邻。

然而，无论存储器装置100b中包括的存储器组的数量和/或布局变化如何，仍然可以保持分隔区域A1b、旁路电路150b和垫区域PAb之间的上述关系。因此，在图11中示出的实施例的情况中，可以使用旁路电路150b在第一存储器组MG1、第二存储器组MG2、第三存储器组MG3和第四存储器组MG4中的任意两个或更多个之间执行内部数据传输，其中，旁路电路150b的操作可以通过(例如)从图1的控制逻辑120提供的一个或更多个控制信号来控制。

鉴于书面描述中的这一点，发明构思的某些示出的实施例假设旁路电路居中地设置在下半导体层L1的区域中，该区域基本上位于限定在上半导体层L2中的相对窄的分隔区域(例如，A1、A1a和A1b)下面。然而，分隔区域不必总是具有这样窄的限定，并且旁路电路可以因此例如相对于相邻的竖直结构之间的中心点稍微横向偏移。

图12是根据发明构思的实施例的存储器装置100c的剖视图。这里，图12是沿着图6A的标记线Ⅵ-Ⅵ'截取的剖视图，并且可以基于图6B的实施例的描述进行考虑图12中示出的实施例的描述。

参照图12，第一竖直结构VS_1包括第一边缘区域EG1，第二竖直结构VS_2包括第二边缘区域EG2，其中，第一边缘区域EG1和第二边缘区域EG2中的每个可以具有阶梯式垫结构，或者被称为“字线垫”。尽管未示出，但是多个边缘接触件可以接触第一边缘区域EG1和第二边缘区域EG2，并且通过边缘接触件，第一竖直结构VS_1和第二竖直结构VS_2可以被提供有来自各种外围电路(例如，图1的行解码器130)的电信号。

在图12的示出的实施例中，分隔区域A1c被相对宽地限定为包括第一边缘区域EG1、第二边缘区域EG2以及位于第一上基底U_SUB1与第二上基底U_SUB2之间的区域B。因此，旁路电路150可以设置在下基底L_SUB中的任何位置，只要它至少基本部分竖直地位于分隔区域A1c的一部分的下面即可。例如，如图12中所示，旁路电路150可以被设置为朝向上半导体层L2的第一边缘区域EG1。可选地，旁路电路150可以被设置为朝向第二边缘区域EG2。

如关于发明构思的某些实施例所述，旁路电路150可被用于在存储器装置中将临时存储的数据从一个存储器组内部地传输到另一存储器组。图13A和图13B是进一步示出了可用于进一步利用的通过旁路电路150提供的转入/存储/转出功能的方法的各自流程图。

图13A中示出的方法可以基于图7的操作图进行考虑。因此，可以从第一存储器组MG1的第一存储器块读取(或感测)第一数据并将其存储(例如，传入)在旁路电路150中(S300)。然后，存储器装置100的控制逻辑120可以等待直到检测到空闲时间，而不是立即从旁路电路转出已存储的第一数据(S310)。一旦在存储器装置的操作中检测到空闲时间(S310为是)，就可以激活从控制逻辑120提供给旁路电路150的连接控制信号(S320)，并且可以将存储在旁路电路150中的第一数据转出到第二存储器组MG2的第二存储器块(S330)。

图13B中示出的方法可以基于图8的操作图进行考虑。因此，可以从第一存储器块读取第一数据(S301)，并且可以从不同于第一存储器块的第二存储器块读取第二数据(S302)。可以从存储器装置100的存储器组(例如，图11中示出的实施例的第一存储器组MG1、第二存储器组MG2、第三存储器组MG3和第四存储器组MG4)中的任一个中选择第一存储器块和第二存储器块。然后，存储器装置100的控制逻辑120可以等待直到检测到空闲时间，而不是立即转出存储在旁路电路中的已累加的数据(即，第三数据)(S311)。一旦在存储器装置的操作中检测到空闲时间(S311为是)，就可以激活从控制逻辑120提供给旁路电路150的连接控制信号(S321)，并且可以将存储在旁路电路150中的第三数据转出到第三存储器块(S331)，其中，这里同样地，第三存储器块可以位于存储器装置100的存储器组中的任何一个中。

先前已经注意到的是，在发明构思的某些实施例的情况中，由控制逻辑120(或者从诸如存储器装置100内的处理器或控制器的另一电路)提供的连接控制信号可以采取包括数字共形信号、模拟控制信号、寄存器信号和/或数据包在内的许多不同形式。给定连接控制信号可以采用的信号类型的范围，本领域技术人员将认识到可以不同地激活/去激活连接控制信号。因此，这里使用的术语“激活”可以被理解为在旁路电路150中引起期望功能的连接控制信号定义(或转换)。就此而言的共同功能可以包括导通或截止晶体管、关闭/打开开关、使软件例程运行或停止运行等。

图14是示出根据发明构思的实施例的可以包括一个或更多个存储器装置的固态驱动器(SSD)系统1000的框图。

参照图14，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以通过信号连接器将信号发送到主机1100或从主机1100接收信号，并且可以通过电源连接器被提供有电力。

SSD 1200可以包括SSD控制器1210、辅助电源1220和多个存储器装置1230、1240和1250。多个存储器装置1230、1240和1250中的每个可以是竖直堆叠的NAND闪存存储器装置，并且可以根据上面参照图1至图13B描述的实施例来实现。因此，存储器装置1230、1240和1250中的每个可以具有高集成度并且可以执行与数据移动相关联的各种操作。

虽然已经参照前述示出的实施例具体地示出并且描述了发明构思，但是对于本领域技术人员而言将理解的是，在不脱离权利要求的精神和范围的情况下，可以对实施例在形式和细节上进行各种改变。

Claims (25)

1.一种非易失性存储器装置，所述非易失性存储器装置包括：

上半导体层，竖直堆叠在下半导体层上，其中，上半导体层包括第一存储器组，第一存储器组与第二存储器组在第一水平方向上被分隔区域分隔开，

下半导体层包括旁路电路，旁路电路位于分隔区域的至少一部分的下面并且被构造为选择性地将第一存储器组的第一位线与第二存储器组的第二位线连接。

2.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括：

控制逻辑，产生连接控制信号，其中，旁路电路响应于连接控制信号而选择性地将第一位线与第二位线连接。

3.根据权利要求1所述的非易失性存储器装置，其中，旁路电路包括晶体管，所述晶体管包括第一源极/漏极区和第二源极/漏极区，并且

非易失性存储器装置还包括：

第一接触塞，从第一源极/漏极区延伸穿过分隔区域以连接第一位线；以及

第二接触塞，从第二源极/漏极区延伸穿过分隔区域以连接第二位线。

4.根据权利要求3所述的非易失性存储器装置，其中，所述晶体管还包括栅极，并且

非易失性存储器装置还包括：

控制逻辑，产生施加到栅极的连接控制信号，其中，旁路电路响应于连接控制信号而选择性地将第一位线与第二位线连接。

5.根据权利要求1所述的非易失性存储器装置，其中，下半导体层的位于第一存储器组下面的部分包括：按第一风车图案布置的第一行解码器的第一部分、第一行解码器的第二部分、第一页缓冲器的第一部分和第一页缓冲器的第二部分，并且

下半导体层的位于第二存储器组下面的另一部分包括：按第二风车图案布置的第二行解码器的第一部分、第二行解码器的第二部分、第二页缓冲器的第一部分和第二页缓冲器的第二部分。

6.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括：

下基底，位于下半导体层的下面；

第一上基底和第二上基底，分别设置在下半导体层的上表面上，

其中，分隔区域在第一上基底与第二上基底之间延伸。

7.根据权利要求6所述的非易失性存储器装置，所述非易失性存储器装置还包括：

第一竖直结构和第二竖直结构，第一竖直结构设置在第一上基底上并且包括第一存储器组的存储器单元，第二竖直结构设置在第二上基底上并且包括第二存储器组的存储器单元，

其中，包括所述第一位线的多条第一位线设置在第一竖直结构上并且在第一水平方向上延伸，

包括所述第二位线的多条第二位线设置在第二竖直结构上并且在第一水平方向上延伸，并且

所述多条第一位线和所述多条第二位线通过分隔区域彼此电绝缘。

8.根据权利要求1所述的非易失性存储器装置，其中，下半导体层还包括产生连接控制信号的控制逻辑，并且旁路电路响应于连接控制信号而选择性地将第一位线与第二位线连接。

9.根据权利要求1所述的非易失性存储器装置，其中，下半导体层还包括沿着下半导体层的至少一个外边缘的至少一部分设置的垫区域。

10.根据权利要求1所述的非易失性存储器装置，其中，旁路电路包括晶体管，所述晶体管具有第一源极/漏极区和第二源极/漏极区，并且

非易失性存储器装置还包括：

下基底，位于下半导体层的下面；

第一上基底和第二上基底，分别设置在下半导体层的上表面上，其中，分隔区域在第一上基底与第二上基底之间延伸；

第一竖直结构，设置在第一上基底上并且包括第一存储器组的存储器单元；

第二竖直结构，设置在第二上基底上并且包括第二存储器组的存储器单元；

第一接触塞，竖直向上地延伸穿过第一竖直结构以连接第一位线；

第二接触塞，竖直向上地延伸穿过第二竖直结构以连接第二位线；

第三接触塞，连接第一源极/漏极区；

第四接触塞，连接第二源极/漏极区；

第一导线，在第一水平方向上延伸并且连接第一接触塞和第三接触塞；以及

第二导线，在第一水平方向上延伸并且连接第二接触塞和第四接触塞。

11.根据权利要求1所述的非易失性存储器装置，其中，旁路电路包括晶体管，所述晶体管具有第一源极/漏极区和第二源极/漏极区，并且

非易失性存储器装置还包括：

下基底，位于下半导体层的下面；

第一上基底和第二上基底，分别设置在下半导体层的上表面上；

第一竖直结构，设置在第一上基底上并且包括第一边缘区域和第一存储器组的存储器单元；

第二竖直结构，设置在第二上基底上并且包括第二边缘区域和第二存储器组的存储器单元，其中，分隔区域限定为包括第一边缘区域与第二边缘区域；

第一接触塞，竖直向上地延伸穿过第一竖直结构以连接第一位线；

第二接触塞，竖直向上地延伸穿过第二竖直结构以连接第二位线；

第三接触塞，连接第一源极/漏极区；

第四接触塞，连接第二源极/漏极区；

第一导线，在第一水平方向上延伸并且连接第一接触塞和第三接触塞；以及

第二导线，在第一水平方向上延伸并且连接第二接触塞和第四接触塞，

其中，旁路电路设置在第一半导体层的位于第一边缘区域和第二边缘区域中的一个边缘区域下面的部分中。

12.一种用于在非易失性存储器装置中内部地传输数据的方法，所述非易失性存储器装置包括：上半导体层，竖直堆叠在下半导体层上，其中，上半导体层包括在第一水平方向上被分隔区域分隔开的第一存储器组和第二存储器组，下半导体层包括旁路电路，所述旁路电路位于分隔区域的至少一部分的下面，所述方法包括：

使用与第一存储器组相关的第一页缓冲器来感测存储在第一存储器组的第一存储器块中的第一数据并且将第一数据存储在旁路电路中；

将存储在旁路电路中的第一数据传输到与第二存储器组相关的第二页缓冲器；以及

将传输到第二页缓冲器的第一数据编程至第二存储器组的第一存储器块中。

13.根据权利要求12所述的方法，其中，感测存储在第一存储器组的第一存储器块中的第一数据的步骤和将第一数据存储在旁路电路中的步骤同时执行。

14.根据权利要求12所述的方法，所述方法还包括：

在将第一数据存储在旁路电路中之后，等待直到检测到非易失性存储器装置的空闲时间，然后将存储在旁路电路中的第一数据传输到第二页缓冲器。

15.根据权利要求12所述的方法，其中，第一页缓冲器设置在下半导体层的位于第一存储器组下面的部分中，第二页缓冲器设置在下半导体层的位于第二存储器组下面的部分中。

16.根据权利要求12所述的方法，其中，感测存储在第一存储器组的第一存储器块中的第一数据的步骤包括：利用第一行解码器选择第一存储器组的至少一条第一字线，并且

将传输到第二页缓冲器的第一数据编程至第二存储器组的第一存储器块中的步骤包括：利用第二行解码器选择第二存储器组的至少一条第二字线。

17.根据权利要求12所述的方法，其中，第一行解码器设置在下半导体层的位于第一存储器组下面的部分中，第二行解码器设置在下半导体层的位于第二存储器组下面的部分中。

18.根据权利要求12所述的方法，其中，非易失性存储器装置还包括控制逻辑，所述控制逻辑产生施加到旁路电路的连接控制信号，并且所述方法还包括：

当在旁路电路中存储第一数据时，激活连接控制信号；以及

当将存储在旁路电路中的第一数据传输到第二页缓冲器时，激活连接控制信号。

19.根据权利要求12所述的方法，所述方法还包括：

使用第一页缓冲器来感测存储在第一存储器组的第二存储器块中的第二数据并且将第二数据和第一数据一起存储在旁路电路中；

将存储在旁路电路中的第二数据与存储在旁路电路中的第一数据一起传输到第二页缓冲器；以及

将传输到第二页缓冲器的第一数据和第二数据一起作为单个数据块编程至第二存储器组中。

20.根据权利要求19所述的方法，其中，第一数据为单级存储器单元数据，第二数据为单级存储器单元数据，单个数据块为多级存储器单元数据。

21.根据权利要求20所述的方法，其中，多级存储器单元数据为三级存储器单元数据和四级存储器单元数据中的一种。

22.根据权利要求19所述的方法，所述方法还包括：

在将第一数据和第二数据存储在旁路电路中之后，等待直到检测到非易失性存储器装置的空闲时间，然后将第一数据和第二数据一起作为单个数据块从旁路电路传输到第二页缓冲器。

23.一种用于在非易失性存储器装置中内部地传输数据的方法，所述非易失性存储器装置包括控制逻辑和竖直堆叠在下半导体层上的上半导体层，其中，上半导体层包括第一存储器组和第二存储器组，下半导体层包括旁路电路，所述方法用于将数据从第一存储器组内部地传输到第二存储器组，所述方法包括：

控制逻辑产生第一存储器组行地址和第一存储器组列地址以利用第一行解码器和第一页缓冲器读取存储在第一存储器组中的第一数据；

控制逻辑激活施加到旁路电路的连接控制信号，以将第一数据传入旁路电路；

控制逻辑激活连接控制信号，以将第一数据从旁路电路转出到第二页缓冲器；以及

控制逻辑产生第二存储器组行地址和第二存储器组列地址，以利用第二页缓冲器和第二行解码器将存储在第二页缓冲器中的第一数据编程至第二存储器组，

其中，第一存储器组通过上半导体层中的分隔区域与第二存储器组电隔离，并且旁路电路位于分隔区域的至少一部分的下面。

24.根据权利要求23所述的方法，其中，控制逻辑响应于从主机接收的第一命令产生第一存储器组行地址和第一存储器组列地址。

25.根据权利要求23所述的方法，其中，第一行解码器包括第一行解码器第一部分和第一行解码器第二部分，第一页缓冲器包括第一页缓冲器第一部分和第一页缓冲器第二部分，并且

第一行解码器第一部分、第一行解码器第二部分、第一页缓冲器第一部分和第一页缓冲器第二部分以第一风车图案布置在下半导体层的位于第一存储器组下面的部分中。

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