KR20100081559A - 비휘발성 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

3차원 구조의 비휘발성 메모리 장치 및 그 동작 방법이 제공된다. 비휘발성 메모리 장치는 반도체 기판 상에 적층된 L 개의 셀 어레이 층들, 각각의 셀 어레이 층에 복수 개가 배치되며, 스트링 및 접지 선택 트랜지스터와, 스트링 및 접지 선택 트랜지스터들 사이의 복수 개의 메모리 셀들이 직렬 연결된 스트링들, 동일한 셀 어레이 층에 배치된 복수 개의 스트링들의 일측에 공통으로 연결되며, 셀 어레이 층들 각각에 배치된 L 개의 공통 소오스 라인, 서로 다른 셀 어레이 층들에 배치된 복수 개의 스트링들의 타측에 공통으로 연결된 M 개의 비트 라인들 및 서로 다른 셀 어레이 층들에 배치된 메모리 셀들과 연결된 N 개의 워드 라인들을 포함한다.
Figure P1020090000850
3차원, NAND, 공통 소오스 라인

Description

비휘발성 메모리 장치 및 그 동작 방법{Nonvolatile memory device and method for operating the same}
본 발명은 비휘발성 메모리 장치 및 그 동작 방법에 관한 것으로서, 더욱 상세하게는 대용량 및 고집적 3차원 구조의 낸드형 플래시 메모리 장치 및 그 동작 방법에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
이러한 비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 장치와 노어형 비휘발성 메모리 장치는 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 다수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다.
이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 3차원 구조의 낸드형 비휘발성 메모리 장치의 집적도를 향상시키고, 층별로 메모리 셀들을 선택하여 프로그래밍 할 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 3차원 구조의 낸드형 비휘발성 메모리 장치에서 층별로 메모리 셀들을 선택하여 프로그래밍 할 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 반도체 기판 상에 적층된 L 개의 셀 어레이 층들, 각각의 셀 어레이 층에 복수 개가 배치되며, 스트링 및 접지 선택 트랜지스터와, 스트링 및 접지 선택 트랜지스터들 사이의 복수 개의 메모리 셀들이 직렬 연결된 스트링들, 동일한 셀 어레이 층에 배치된 복수 개의 스트링들의 일측에 공통으로 연결되며, 셀 어레이 층들 각각에 배치된 L 개의 공통 소오스 라인, 서로 다른 셀 어레이 층들에 배치된 복수 개의 스트링들의 타측에 공통으로 연결된 M 개의 비트 라인들 및 서로 다른 셀 어레이 층들에 배치된 메모리 셀들과 연결된 N 개의 워드 라인들을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법은 반도체 기판 상에 적층된 L개의 셀 어레이 층들, 각각의 셀 어레이 층에 복수 개가 배치되며, 스트링 및 접지 선택 트랜지스터와, 스트링 및 접지 선택 트랜지스터들 사이의 복수 개의 메모리 셀들이 직렬 연결된 복수 개의 스트링들, 동일한 셀 어레이 층들에 배치된 복수 개의 스트링들의 일측에 공통으로 연결되며, 셀 어레이 층들 각각에 배치된 L 개의 공통 소오스 라인, 스트링 및 접지 선택 트랜지스터와 메모리 셀들에 각각 연결되고, 반도체 기판에 대해 수직으로 신장된 N 개의 워드 라인들 및 서로 다른 셀 어레이 층에 배치된 복수 개의 스트링들의 타측에 공통으로 연결된 M 개의 비트 라인들을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서, L 개의 셀 어레이 층들 중 어느 하나의 셀 어레이 층을 선택하는 단계, 선택된 셀 어레이 층에 배치된 복수 개의 스트 링들 중 어느 하나의 스트링을 선택하는 단계 및 선택된 스트링에 구비된 복수 개의 메모리 셀들 중 어느 하나의 메모리 셀을 선택하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 비휘발성 메모리 장치 및 그 동작 방법에 따르면, 수평 채널을 갖는 메모리 셀들을 3차원적으로 배열하여 보다 집적도가 향상시킬 수 있으며, 공통 소오스 라인을 이용하여 적층된 셀 어레이 층별로 프로그램 동작을 수행할 수 있다. 이에 따라, 층별로 메모리 셀들을 프로그래밍할 때, 선택 소자들이 증가하는 것을 방지할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 1을 참조하면, 낸드형 비휘발성 메모리 장치는 메모리 셀 어레이(10), 층 디코더(layer decoder; 20), 로우 디코더(row decoder; 30), 페이지 버퍼(page buffer; 40) 및 컬럼 디코더(column decoder; 50)를 포함한다.
메모리 셀 어레이(10)는 복수 개의 메모리 셀 어레이층들을 포함하며, 메모리 셀 어레이층은 복수 개의 메모리 블록들(BLK0~BLKn)을 포함한다. 메모리 블록들(BLK0~BLKn)은 복수 개의 워드 라인들, 비트 라인들 및 메모리 셀들을 포함하여, 데이터들을 저장할 수 있다. 메모리 셀 어레이(10)에 대해서는 도 2 내지 5를 참조하여 상세히 설명된다.
층 디코더(20)는 어드레스 정보에 따라, 3차원 구조의 메모리 셀 어레이(10)에서, 셀 어레이층을 선택할 수 있다.
로우 디코더(30)는 어드레스 정보에 따라, 메모리 셀 어레이의 메모리 블록(BLK0~BLKn)을 선택하고, 선택된 메모리 블록의 워드 라인을 선택한다.
페이지 버퍼(40)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(40)는 프로그램 동작 모드시 기입 드라이버 회로로 동작하며, 읽기 동작 모드시 감지 증폭기 회로로서 동작할 수 있다. 도면에는 도시되지 않았으나, 페이지 버퍼(40)는 비트 라인들에 각각 연결된 또는 비트 라인 쌍들에 각각 연결된 페이지 버퍼들을 포함할 수 잇다.
컬럼 디코더(50)는 페이지 버퍼 회로와 외부(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 2차원적으로 배열된 메모리 셀들을 포함하는 셀 어레이가, L 개(L은 1 이상의 정수)의 층으로 적층된 구조를 갖는다. 즉, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 적층된 복수 개의 셀 어레이 층들(CAL0~CAL2)을 포함한다. 이에 따라, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀들이 3차원적으로 배열될 수 있다. 본 발명의 일 실시예에서는, 3 개의 셀 어레이 층들(CAL0~CAL2)을 도시하였으나, 셀 어레이 층들(CAL0~CAL2)을 3층 이상으로 적층하여 메모리 용량을 증가시킬 수 있다.
보다 상세히 설명하면, 각각의 셀 어레이 층들(CAL0~CAL2)에서, 메모리 셀들은 실질적으로 동일한 배치 구조를 갖는다. 구체적으로, 각각의 셀 어레이 층들(CAL0~CAL2)은 M 개(M은 1 이상의 정수)의 스트링(STR)들과, M 개의 스트링(STR)들에 공통으로 연결된 하나의 공통 소오스 라인(CSL1, CSL2, CSL3)을 포함한다. 각각의 셀 어레이층(CAL0~CAL2)에 구비된 공통 소오스 라인(CSL1, CSL2, CSL3)은 비휘발성 메모리 장치의 동작시, 셀 어레이 층(CAL0~CAL2)을 선택하는 선택 라인으로 이용될 수 있다.
각각의 스트링(STR)은, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST), 그리고 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결된 N 개(N은 1 이상의 정수)의 메모리 셀 트랜지스터들(MC)을 포함한다. 그리고, 스트링 선택 트랜지스터(SST)의 드레인은 비트 라인(BL0~BL2)과 연결되며, 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL0~CSL2)과 연결 된다. 그리고, 스트링 선택 트랜지스터(SST)들은, 스트링 선택 라인(SSL)에 연결되며, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 공통으로 연결된다. 또한, 메모리 셀 트랜지스터(MC)들은 각각 대응되는 워드 라인(WL0~WL31)에 연결된다.
비트 라인들(BL0~BL2) 각각은, 서로 다른 셀 어레이 층들(CAL0~CAL2)에 구비된 스트링(STR)들에 공통으로 연결된다. 즉, 비트 라인들(BL0~BL2)은 반도체 기판에 대해 수직으로 신장되어, 서로 다른 셀 어레이 층들(CAL0~CAL2)에 배치된 스트링 선택 트랜지스터(SST)들의 드레인과 연결될 수 있다.
또한, 워드 라인들(WL0~WL31), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)들은 적층된 셀 어레이 층들(CAL0~CAL2)을 관통하여 배치된다. 즉, 워드 라인들(WL0~WL31) 각각은 서로 다른 셀 어레이 층들(CAL0~CAL2)에 구비된 메모리 셀(MC)들에 공통으로 연결된다. 스트링 선택 라인(SSL) 또한, 서로 다른 셀 어레이 층들(CAL0~CAL2)에 구비된 스트링 선택 트랜지스터(SST)들과 공통으로 연결되며, 접지 선택 라인(GSL) 또한 서로 다른 셀 어레이 층들(CAL0~CAL2)에 구비된 접지 선택 트랜지스터(GST)들과 공통으로 연결된다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제 1 방향에서 바라본 사시도이다. 도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제 2 방향에서 바라본 사시도이다.
도 3 내지 도 5를 참조하면, 반도체 기판(100)은 메모리 셀 영역 및 콘택 영역을 포함할 수 있다. 반도체 기판(100)의 메모리 셀 영역에는 라인 형태의 반도체층 패턴(120)들이 3차원적으로 배치된다. 상세히 설명하면, 라인 형태의 반도체층 패턴(120)들이 반도체 기판(100)에 대해 수직 방향으로 적층될 수 있다. 적층된 반도체층 패턴(120)들의 수는 메모리 장치의 메모리 용량에 따라 달라질 수 있다. 반도체 기판(100)에 대해 수직 방향으로 적층된 반도체층 패턴(120)들 사이에는 절연막 패턴(110)들이 개재된다. 3차원적으로 배열되는 반도체층 패턴(120)들은, 반도체층과 절연층을 번갈아 적층하여 스택 구조물을 형성한 후, 스택 구조물을 라인 형태로 패터닝하여 형성될 수 있다. 그리고, 동일층에 배치된 반도체층 패턴(120)들은 하나의 셀 어레이 층(CAL0~CAL2)을 구성할 수 있다. 라인형 반도체층 패턴(120)들은 메모리 셀들의 채널 영역으로 이용되며, 다결정 또는 단결정 반도체일 수 있다. 그리고 반도체층 패턴(120)들에는 n형 또는 p형 불순물이 도핑될 수 있다.
적층된 반도체층 패턴(120)들의 측면에는 전하 저장막(130)이 형성된다. 보다 구체적으로, 전하 저장막(130)은, 전하 터널링막, 전하 트랩핑막, 전하 블록킹막을 포함할 수 있다. 전하 저장막(130)은 적층된 반도체층 패턴(120)들의 일측벽 또는 양측벽을 덮을 수 있다.
또한, 반도체 기판(100)에 대해 수평 방향으로 서로 인접하는 반도체층 패턴(120)들 사이에는, 게이트 전극 즉, 워드 라인들(WL0~WL31)이 배치된다. 워드 라인들(WL0~WL31)은 반도체 기판(100)에 대해 수직 방향으로 신장된 기둥 형태일 수 있다. 이에 따라, 복수 개의 게이트 전극들(WL0~WL31)이 적층된 라인형 반도체층 패턴(120)들의 측벽을 가로질러 형성될 수 있다.
즉, 라인형 반도체층 패턴(120)의 측벽에 복수 개의 게이트 전극들(WL0~WL31)이 배치되므로, 메모리 셀들의 채널들이 반도체 기판(100)과 수평한 방향으로 형성될 수 있다. 다시 말해, 각각의 스트링은 수평 채널을 갖는 메모리 셀들이 직렬로 연결된 구조를 가질 수 있다.
보다 상세히 설명하면, 반도체층 패턴(120)들의 측벽에는 스트링 선택 라인(SSL), 복수 개의 워드 라인들(WL0~WL31) 및 접지 선택 라인(GSL)들이 배치되어 하나의 셀 스트링을 구성할 수 있다. 즉, 반도체층 패턴(120)들의 측면 부분이 채널 영역으로 이용된다. 그리고, 스트링 선택 라인(SSL), 복수 개의 워드 라인들(WL0~WL31) 및 접지 선택 라인(GSL)들은 채널 영역이 서로 중첩될 수 있도록 소정 간격 이격되어 배치된다. 스트링 및 접지 선택 라인(GSL)의 양측 반도체층 패턴(120)에는 소오스/드레인 영역들(122S/122D)이 형성될 수 있다. 그리고, 서로 다른 반도체층 패턴(120)들을 가로지르는 스트링 및 접지 선택 라인(SSL, GSL)과 워드 라인들(WL0~WL31)은, 적층된 라인형 반도체층 패턴(120)들 상부에 배치되는 연결 배선(140)을 통해 서로 전기적으로 연결될 수 있다. 연결 배선(140)들은 라인형 반도체층 패턴(120)들을 가로질러 형성된다.
또한, 반도체층 패턴(120)들에서, 접지 선택 라인(GSL) 일측에 형성된 소오스 영역들(122S)은 공통 소오스 라인들(CSL0~CSL2)에 의해 전기적으로 연결된다. 공통 소오스 라인들(CSL0~CSL2)은 접지 선택 라인(GSL)의 일측에서, 동일한 층에 위치하는 반도체층 패턴(120)들을 가로질러 형성될 수 있다. 이러한 공통 소오스 라인들(CSL0~CSL2)은 각 셀 어레이 층들(CAL0~CAL2) 별로 전기적으로 분리된다.
한편, 하나의 반도체층 패턴(120)의 측벽 상에는 복수 개의 셀 스트링들이 형성될 수 있으며, 셀 스트링들은 각 셀 어레이 층(CAL0~CAL2)에 형성된 공통 소오스 라인(CSL0~CSL2)을 중심으로 미러 대칭으로 배치될 수 있다. 반도체층 패턴(120)의 측벽 상에 복수 개의 셀 스트링들이 미러 대칭으로 형성됨에 따라, 각 셀 어레이 층(CAL0~CAL2)에, 공통 소오스 라인(CSL0~CSL2)이 복수 개 배치될 수 있다. 이에 따라, 반도체 기판(100)의 콘택 영역에는, 동일한 셀 어레이 층(CAL0~CAL2)에 배치된 공통 소오스 라인들(CSL0~CSL2)을 연결하는 연결 라인(CL0~CL2)이 형성될 수 있다. 즉, 콘택 영역에서, 각 셀 어레이 층들(CAL0~CAL2) 별로 연결 라인들(CL0~CL2)이 형성될 수 있다. 이에 따라, 동일한 셀 어레이 층(CAL0~CAL2)에 배치된 스트링들이 동일한 전위의 공통 소오스 라인(CSL0~CSL2)들과 연결될 수 있다.
각 층별로 형성된 연결 라인들(CL0~CL2)은 각각에 대응되는 콘택(미도시)들과의 전기적 연결을 위해 계단 형태의 적층 구조를 가질 수 있다. 다시 말해, 콘택 영역 상에 계단 형태의 절연막(160)이 형성될 수 있으며, 절연막(160) 상에 연결 라인들(CL0~CL2)이 배치된다. 구체적으로, 연결 라인들(CL0~CL2)은 반도체 기판(100)으로부터 멀어질수록 메모리 셀 영역과의 거리가 점차 감소된다.
또한, 스트링 선택 라인(SSL)의 일측에는 수직으로 적층된 반도체층 패턴(120)들을 관통하는 비트 라인 콘택 플러그(150)들이 형성될 수 있다. 즉, 비트 라인 콘택 플러그(150)는 스트링 선택 라인(SSL) 일측에 형성된 상하부의 드레인 영역(122D)들을 서로 전기적으로 연결한다. 그리고, 각각의 비트 라인 콘택 플러그(150)들 상에는 비트 라인들(BL0~BL2)이 연결되며, 비트 라인들(BL0~BL2)은 반도체층 패턴들(120)과 동일한 방향으로 신장될 수 있다.
한편, 반도체층 패턴(120)들을 관통하는 비트 라인 콘택 플러그(150)들은, 스트링 선택 트랜지스터가 NMOS 트랜지스터인 경우, p형 불순물이 도핑된 반도체 물질로 형성될 수 있다. 이에 따라, 각 스트링들에서 비트 라인 콘택 플러그(150)와 스트링 선택 라인(SSL) 일측의 드레인 영역(122D) 사이에는 pn 접합(junction)이 형성될 수 있다. 비트 라인 콘택 플러그(150)와 드레인 영역(122D) 사이에 pn 접합을 형성함에 따라, 메모리 장치의 동작시 셀 어레이 층들(CAL0~CAL2) 간에 발생할 수 있는 전기적 오류를 방지할 수 있다. 이에 대해서는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법에서 상세히 설명된다.
이하, 도 6 내지 도 11b를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대해 설명한다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서는 비선택된 셀이 프로그램되는 것을 방지하기 위해, 셀프 부스팅 기술 및 로컬 셀프 부스팅 기술이 이용될 수 있다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 흐름도이다. 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작시 바이어스 조건을 나타내는 타이밍도이다. 도 8a 내지 도 11a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 바이어스 조건표이다. 도 8b 내지 도 11b는 본 발명의 일 실시예에 따 른 비휘발성 메모리 장치의 프로그램 동작을 수행하기 위한 단계별 바이어스 조건을 나타내는 도면이다.
도 6, 도 7, 도 8a 및 도 8b를 참조하면, 제 1 단계(S10)로, 셀 어레이 층(CAL2)을 선택하고, 비선택된 셀 어레이 층(CAL0, CAL1)의 채널을 부스팅시킨다. 여기에서는, 제 3 셀 어레이 층(CAL2)을 선택하는 것을 예로 들어 설명한다.
우선, 프로그램 동작이 시작되면, 비트 라인(BL0~BL2), 공통 소오스 라인(CSL0~CSL2), 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드 라인들(WL0~WL31)이 0V로 각각 셋 업(setup)된다.
t1 시점에서, 선택된 셀 어레이 층(CAL2)의 공통 소오스 라인(CSL2)은 0V로 유지되며, 비선택된 셀 어레이 층(CAL0, CAL1)의 공통 소오스 라인들(CSL0, CSL1)에는 VCC 전압이 인가된다. 그리고, 비트 라인(BL0~BL2) 및 스트링 선택 라인(SSL)들도 0V로 유지되며, 워드 라인들(WL0~WL31)에 패스 전압(Vpass)이 인가된다. 이 때, 패스 전압(Vpass)은 메모리 셀(MC)들을 턴 온시킬 수 있는 전압이다. 그리고, 접지 선택 라인(GSL)에 VCC 전압이 인가된다.
워드 라인들(WL0~WL31)에 패스 전압(Vpass)이 인가됨에 따라 메모리 셀(MC)들의 채널이 반전(inversion)되어 메모리 셀(MC)들의 채널이 연결될 수 있다. 그리고, 접지 선택 라인(GSL)에 VCC 전압이 인가됨에 따라, 접지 선택 트랜지스터(GST)가 턴 온되어, 선택된 셀 어레이 층(CAL2)의 채널에 0V가 전달된다. 그리고, 비선택된 셀 어레이 층(CAL0, CAL1)의 채널은
Figure 112009000614802-PAT00001
Vpass(
Figure 112009000614802-PAT00002
는 게이트와 채널 간 커플링 비(coupling ratio)로 부스팅된 후, 접지 선택 트랜지스터(GST)의 드레인은 플로팅 상태가 된다. 즉, 선택된 셀 어레이 층(CAL2)에 포함된 스트링(STR)들의 채널 전압(Vch)이 0V로 되고, 비선택된 셀 어레이 층(CAL0, CAL1)에 포함된 스트링(STR)들의 채널 전압(Vch)은
Figure 112009000614802-PAT00003
Vpass로 부스팅된다.
도 6, 도 7, 도 9a 및 도 9b를 참조하면, 제 2 단계(S20)로, 선택된 셀 어레이 층(CAL2)에서, 비선택되는 스트링(STR)들의 채널을 부스팅시킨다. 스트링(STR)의 선택은 비트 라인들(BL0~BL2)의 선택을 통해 수행될 수 있다. 여기에서는 제 1 비트 라인(BL0)을 선택하는 것을 예로 들어 설명한다.
즉, t2 시점에서, 접지 선택 라인(GSL)에 0가 인가되며, 스트링 선택 라인(SSL) 및 비선택된 스트링(STR)에 연결된 비트 라인(즉, 비선택된 비트 라인(BL1, BL2)) 각각에 VCC 전압이 인가된다. 그리고, 선택된 스트링에 연결된 비트 라인(즉, 선택된 비트 라인(BL0))에는 0V가 인가되거나, 플로팅(floating)된다. 선택된 셀 어레이 층(CAL2)의 공통 소오스 라인(CSL2)은 0V로, 비선택된 셀 어레이 층(CAL0, CAL1)의 공통 소오스 라인(CSL0, CSL1)은 VCC 전압으로 유지되며, 워드 라인들(WL0~WL31) 또한 패스 전압(Vpass)으로 유지된다.
접지 선택 라인(GSL)에 0V를 인가함에 따라, 접지 선택 트랜지스터(GST)들이 턴-오프된다. 그리고, 선택된 비트 라인(BL0)이 플로팅되거나 접지됨으로써, 선택된 스트링의 채널 전압은 0V로 유지될 수 있다.
그리고, 선택된 셀 어레이 층(CAL2)에서, 비선택 비트 라인(BL1, BL2)과 연 결된 비선택 스트링들의 경우, 비트 라인들(BL1, BL2)에 Vcc 전압이 인가되고, 스트링 선택 라인(SSL)에 Vcc 전압이 인가됨에 따라, 비선택된 스트링들의 스트링 선택 트랜지스터(SST)들의 소오스는 Vcc-Vth까지 충전된 후, 스트링 선택 트랜지스터(SST)가 셧 오프(shut off)된다. 그러므로, 선택된 셀 어레이층(CAL2)에서, 비선택된 스트링들의 채널은 비트 라인(BL1, BL2) 및 공통 소오스 라인(CSL)과 연결되지 못하고 플로팅된다.
또한, 비선택된 셀 어레이 층(CAL0, CAL1)에서, 비선택 비트 라인(BL1, BL2)과 연결된 스트링들의 채널 전압 또한, 스트링 선택 트랜지스터(SST)의 셧 오프에 의해 부스팅된 전압(
Figure 112009000614802-PAT00004
Vpass)으로 유지된다.
한편, 선택된 스트링의 채널 전압을 0V로 유지하고, 선택된 스트링의 상하부에 위치하는 스트링들의 채널 전압을 부스팅할 때, 상하부 스트링들에 공통으로 연결되는 비트 라인(BL0~BL2)에 의해, 상하부 스트링들 간의 채널 전압을 변동시킬 수 있다. 즉, 상하부에 비선택 스트링의 부스팅된 채널 전압이 선택된 스트링의 채널 전압을 상승시킬 수 있다. 그러나, 앞에서 설명한 바와 같이, 비트 라인들(BL0~BL2)과 스트링 선택 트랜지스터(SST)의 드레인 영역 사이에는 pn 접합이 형성되므로, pn 접합의 역방향 바이어스에 의해 선택된 스트링과 비선택된 스트링들을 전기적으로 분리시킬 수 있다. 그러므로, 선택된 스트링의 하부 또는 상부에 위치하는 비선택 스트링들의 부스팅된 채널 전압에 의해, 선택된 스트링의 채널 채압이 상승되는 것을 방지할 수 있다.
도 6, 도 7, 도 10a 및 도 10b를 참조하면, 제 3 단계(S30)로, 선택된 메모 리 셀(MC1)을 프로그래밍한다. 여기에서는 WL30의 워드 라인을 선택하는 것을 예로 들어 설명한다.
즉, t3 시점에서, 선택된 메모리 셀(MC1)과 연결된 워드 라인(즉, 선택된 워드 라인; WL30))에 프로그램 전압(VPGM)을 인가하고, 다른 비선택된 워드 라인들(WL0~WL29, WL30)에는 패스 전압(Vpass)을 유지한다. 여기서, 프로그램 전압(VPGM)은 메모리 셀에서 F-N 터널링 현상을 일으킬 수 있는 최소 전압보다 큰 전압으로서, 약 10~20V의 고전압이다. 이와 동시에 선택된 셀 어레이 층(CAL2)의 공통 소오스 라인(CSL2)에 Vcc 전압이 인가된다.
선택된 워드 라인(WL30)에 프로그램 전압(VPGM)을 인가함에 따라, 선택된 메모리 셀(MC1)의 게이트 전극과 채널 사이에 F-N 터널링 현상이 발생하여 선택된 메모리 셀(MC1)이 프로그램될 수 있다. 그리고, 선택된 메모리 셀(MC1)이 프로그램될 때, 전하들이 메모리 셀의 정보 저장층에 트랩됨에 따라, 프로그램된 메모리 셀의 문턱 전압이 상승된다.
한편, 선택된 셀 어레이 층(CAL2)에서 비선택된 스트링들의 경우, 제 2 단계(S20)에서 설명한 바와 같이, 스트링 선택 트랜지스터(SST)가 셧-오프됨에 따라, 비선택된 스트링들의 채널은 플로팅 상태를 갖는다. 그리고, t3 시점에서 선택 워드 라인(WL30)에 프로그램 전압이 인가됨에 따라, 플로팅 상태의 채널이 셀프-부스팅된다. 그러므로, t3 시점에서 선택 워드 라인(WL30)에 프로그램 전압이 인가되더라도, 프로그램 금지 셀(MC2; 선택된 셀 어레이 층(CAL2)의 비선택 스트링에서 선 택 워드 라인(WL30)과 연결된 메모리 셀)에서는 게이트 전극과 채널 간에 F-N터널링을 일으킬 수 있는 큰 전위차가 발생하지 않는다. 그러므로, 비선택된 메모리 셀(MC2)이 프로그래밍되는 것을 방지할 수 있다.
한편, 프로그램 동작은 접지 선택 라인(GSL)에 인접한 메모리 셀부터 스트링 선택 라인(SSL)에 인접한 메모리 셀로 진행된다. 이에 따라, 선택된 워드 라인(WL30)으로 프로그램 전압(Vpgm)이 인가될 때 프로그램 금지된 메모리 셀(MC2)의 채널 전압이 원하는 전압까지 부스팅되지 않을 수 있다.
보다 상세히 설명하면, 프로그램 금지 셀(MC2)과 접지 선택 트랜지스터(GST) 사이에 배치된 메모리 셀들이 프로그램된 메모리 셀인 경우, 비선택 워드 라인과 연결된 메모리 셀들은 패스 전압(Vpass)과 채널 전압의 전압차에 비례하여, 메모리 셀들의 채널 전압이 상승된다. 즉, 프로그램 금지 셀(MC2)과 접지 선택 트랜지스터(GST) 사이에 배치된 메모리 셀들의 채널 전압은 부스팅될 것이다. 이 때, 메모리 셀들이 프로그램되어 있으므로, 문턱 전압이 소거된 메모리 셀들의 문턱 전압에 비하여 높다. 이것은 패스 전압과 채널 전압 사이의 전압차가 감소함을 의미한다. 그리고, 프로그램 금지 셀(MC2)의 채널은 비선택 워드 라인과 연결된 메모리 셀들의 채널과 전하를 공유하므로, 프로그램 금지 셀(MC2)의 채널 전압이 감소될 수 있다. 즉, 프로그램 금지 셀(MC2)에서는 게이트 전극과 채널 사이에 전위차가 증가될 수 있으며, 이로 인해 프로그램 금지 셀(MC2)에서 F-N터널링이 발생할 수 있다. 이에 따라 프로그램 금지 셀(MC2)이 프로그램되는 프로그램 디스터브(program disturb) 현상이 발생할 수 있다. .
따라서, 비선택된 스트링에서 전하 공유 현상으로 인해 프로그램 금지 셀(MC2)이 프로그램되는 것을 방지하기 위해, 선택된 워드 라인(WL30)과 인접한 워드 라인들(WL29, WL31)에 패스 전압(Vpass)보다 낮은 로컬 전압(Vlocal; 예를 들어, 0V)이 인가된다. 이에 따라, 선택된 워드 라인과 인접한 메모리 셀들에서는 로컬 전압(Vlocal)에 의해 게이트 전극과 채널 간의 전압차가 문턱 전압보다 작아져, 메모리 셀들이 턴 오프된다. 그러므로, 프로그램 금지 셀(MC2)과 인접한 메모리 셀들간의 전기적 흐름이 차단될 수 있다. 이것은, 프로그램 금지된 메모리 셀(MC2)의 채널은 인접한 채널과 전기적으로 차단되기 때문에, 프로그램 전압이 프로그램 금지된 메모리 셀(MC2)의 채널에 한정됨을 의미한다. 즉, 선택된 워드 라인(WL30)과 인접한 워드 라인들(WL29, WL31)에 로컬 전압이 인가됨에 따라, 프로그램 금지 셀(MC)의 채널에 한해 채널 전압이 로컬 셀프-부스팅될 수 있다. 따라서, 선택된 워드 라인(WL30)에 프로그램 전압이 인가될 때, 프로그램 금지 셀(MC2)이 프로그램 되는 것을 방지할 수 있다.
또한, 선택된 스트링의 상하부에 위치하는 스트링들의 경우, 선택된 메모리 셀(MC1)이 프로그래밍될 때, 비트 라인(BL0)이 플로팅 상태로 유지되므로, 스트링의 채널 전압은 부스팅된 상태로 유지될 수 있다. 그러므로, 비선택된 셀 어레이 층에 위치하는 메모리 셀이 프로그래밍 되는 것을 방지할 수 있다.
도 6, 도 11a 및 도 11b를 참조하면, 제 4 단계(S40)로 선택된 메모리 셀(MC1)의 프로그램 검증 동작을 수행한다.
프로그램 검증 동작은 선택된 메모리 셀(MC1)이 최소 임계 전압으로 프로그 램 되었는지 확인하기 위해 수행된다. 이에 따라, 선택된 워드 라인(WL30)에는 최소 임계 전압(즉, 검증 전압, Vref)이 인가된다.
프로그램 검증 동작을 위해, 우선, 프로그램 동작이 수행된 메모리 셀(MC1)을 포함하는 셀 어레이 층(CAL2)을 선택한다. 즉, 선택된 셀 어레이 층(CAL2)의 공통 소오스 라인(CSL2)에 0V를 인가하고, 다른 비선택 공통 소오스 라인들(CSL0, CLS1)은 플로팅시킨다. 그리고, 비트 라인들(BL0~BL2)에 Vcc 전압이 인가되며, 스트링 및 접지 선택 라인들(SSL, GSL)에 각각 읽기 전압(Vread)이 인가된다. 또한, 프로그램된 메모리 셀(MC1)과 연결된 워드 라인(WL30)에 검증 전압(Vref)이 인가되며, 비선택 워드 라인들(WL0~WL29, WL31)에는 읽기 전압(Vread)이 인가된다. 여기서, 읽기 전압(Vread)은 비선택된 메모리 셀들을 턴 온시킬 수 있는 전압이다.
이와 같은 바이어스 조건에 따라, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST)들 및 비선택 메모리 셀들(MC)은 모두 턴 온된다.
한편, 선택된 메모리 셀(MC1)이 프로그램된 경우, 문턱 전압이 상승되므로 검증 전압(Vref)은 문턱 전압보다 작다. 그러므로, 선택된 메모리 셀(MC1)에 검증 전압(Vref)이 인가될 때, 선택된 메모리 셀(MC1)이 턴 온되지 못하므로 스트링의 전류 흐름이 발생하지 않는다. 이에 따라, 비트 라인(BL0)의 전압이 디스챠지(discharge)되지 않는다.
반면, 선택된 메모리 셀(MC1)이 프로그램되지 않은 경우, 문턱 전압이 상승되지 않으므로, 검증 전압(Vref)은 문턱 전압보다 크다. 그러므로, 선택된 메모리 셀(MC1)에 검증 전압(Vref)이 인가될 때, 선택된 메모리 셀(MC1)이 턴-온되어 스트 링에는 전류 흐름이 발생된다. 이에 따라, 비트 라인(BL0)이 디스챠지될 수 있다.
또한, 비선택된 셀 어레이 층들(CAL0, CAL1)에서는, 공통 소오스 라인(CSL0, CSL1)이 플로팅되어 있으므로, 검증 동작을 위한 바이어스 조건에서, 스트링들 내에 전류 흐름이 발생되지 않는다.
이후, 도 6에 도시된 바와 같이, 제 5 단계(S50)로, 프로그램 동작 완료를 판단하고, 판단 결과에 따라 다음 동작을 수행한다. 즉, 프로그램 동작이 완료된 경우, 제 6 단계(S60)로 메모리 셀에 저장될 다음 데이터들을 페이지 버퍼(도 1의 30)에 로드한다. 반면, 프로그램 동작이 완료되지 않은 경우, 다시 프로그램 동작을 수행한다.
한편, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 읽기 동작을 위해서도, 프로그램 동작과 같이, 셀 어레이 층을 선택한 다음, 스트링을 선택하고, 데이터를 읽고자 하는 메모리 셀을 선택하여, 읽기 동작을 수행할 수 있다. 실질적으로, 읽기 동작은 프로그램 검증 동작과 유사하며, 선택된 워드 라인에 검증 전압 대신 0V인가하고, 비트 라인(BL0)에서의 전압 변화를 검출하여 데이터를 읽을 수 있다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 동작시에는 셀 어레이 층들(CAL0~CAL2)에 포함된 반도체 패턴들에 소거 전압을 인가하여 메모리 셀들에 저장된 데이터들을 소거시킬 수 있다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 12를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메 모리 카드의 일 예를 나타내는 개략 블록도이다.
도 13을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 14는 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 14를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제 1 방향에서 바라본 사시도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제 2 방향에서 바라본 사시도이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작시 바이어스 조건을 나타내는 타이밍도이다.
도 8a 내지 도 11a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 바이어스 조건표이다.
도 8b 내지 도 11b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 수행하기 위한 단계별 바이어스 조건을 나타내는 도면이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메 모리 카드의 일 예를 나타내는 개략 블록도이다.
도 14는 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

Claims (10)

  1. 반도체 기판 상에 적층된 L 개의 셀 어레이 층들;
    상기 각각의 셀 어레이 층에 복수 개가 배치되며, 스트링 및 접지 선택 트랜지스터들과, 상기 스트링 및 접지 선택 트랜지스터들 사이의 복수 개의 메모리 셀들이 직렬 연결된 스트링들;
    동일한 상기 셀 어레이 층에 배치된 상기 복수 개의 스트링들의 일측에 공통으로 연결되며, 상기 셀 어레이 층들 각각에 배치된 L 개의 공통 소오스 라인;
    서로 다른 상기 셀 어레이 층들에 배치된 상기 복수 개의 스트링들의 타측에 공통으로 연결된 M 개의 비트 라인들; 및
    서로 다른 상기 셀 어레이 층들에 배치된 상기 메모리 셀들과 연결된 N 개의 워드 라인들을 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스트링들 각각은, 상기 워드 라인들 사이에서 상기 반도체 기판과 수평한 방향으로 신장되어 상기 워드 라인들을 가로지르는 반도체층 패턴을 포함하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 비트 라인들은, 상기 반도체층 패턴들 상부에서 상기 반도체층 패턴들 과 평행하게 배치된 도전 라인과, 상기 라인형 반도체층 패턴들을 관통하여, 상기 복수 개의 스트링들의 타측과 공통으로 연결되는 비트 라인 콘택 플러그를 포함하는 비휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 스트링 및 접지 선택 트랜지스터들은 NMOS 트랜지스터이고,
    상기 비트 라인 콘택 플러그는 p형 불순물이 도핑된 반도체 물질로 형성되어, 상기 스트링 선택 트랜지스터의 드레인에 접속된 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 셀 어레이 층들 각각은, 상기 공통 소오스 라인을 복수 개를 포함하고, 상기 복수 개의 공통 소오스 라인들과 연결되는 연결 라인을 더 포함하며,
    서로 다른 상기 셀 어레이 층들에 배치된 상기 연결 라인들은 서로 전기적으로 분리된 비휘발성 메모리 장치.
  6. 제 1 항의 비휘발성 메모리 장치의 동작 방법에 있어서,
    상기 동작 방법은 상기 L 개의 셀 어레이 층들 중 어느 하나의 셀 어레이 층을 선택하는 단계;
    상기 선택된 셀 어레이 층에 배치된 복수 개의 스트링들 중 어느 하나의 스트링을 선택하는 단계; 및
    상기 선택된 스트링에 구비된 복수 개의 메모리 셀들 중 어느 하나의 메모리 셀을 선택하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  7. 제 6 항에 있어서,
    상기 셀 어레이 층을 선택하는 단계는,
    선택된 상기 셀 어레이 층에 배치된 상기 스트링들의 채널을 제 1 전위로 충전(charge)하고,
    비선택된 상기 셀 어레이 층에 배치된 상기 스트링들의 채널을 상기 제 1 전위보다 높은 제 2 전위로 충전하는 것을 포함하는 비휘발성 메모리 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 셀 어레이 층을 선택하는 단계는,
    상기 스트링들과 상기 비트 라인들을 전기적으로 분리시키는 단계;
    선택된 상기 셀 어레이 층에 배치된 상기 스트링들을 상기 공통 소오스 라인들에 전기적으로 연결시키는 단계; 및
    비선택된 상기 셀 어레이 층에 배치된 스트링들을 상기 공통 소오스 라인들과 전기적으로 분리시키는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 셀 어레이 층을 선택하는 단계는,
    선택된 상기 셀 어레이 층에 배치된 상기 스트링들에 연결되는 상기 공통 소오스 라인과, 비선택된 상기 셀 어레이 층들에 배치된 상기 스트링들에 연결되는 상기 공통 소오스 라인에 서로 다른 전압이 인가되는 비휘발성 메모리 장치의 동작 방법.
  10. 제 7 항에 있어서,
    상기 스트링을 선택하는 단계는,
    상기 스트링들과 상기 비트 라인들을 전기적으로 연결시키는 단계를 포함하며,
    상기 스트링을 선택하는 단계 동안, 상기 선택된 셀 어레이 층에서 선택된 상기 스트링의 채널을 상기 제 1 전위로 유지하고, 상기 선택된 셀 어레이 층에서 비선택된 상기 스트링의 채널을, 상기 비트 라인에 인가되는 전압을 이용하여 상기 제 2 전위로 충전하는 것을 포함하는 비휘발성 메모리 장치의 동작 방법.
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