KR20140093044A - 수직형 반도체 소자 - Google Patents

수직형 반도체 소자 Download PDF

Info

Publication number
KR20140093044A
KR20140093044A KR1020130005325A KR20130005325A KR20140093044A KR 20140093044 A KR20140093044 A KR 20140093044A KR 1020130005325 A KR1020130005325 A KR 1020130005325A KR 20130005325 A KR20130005325 A KR 20130005325A KR 20140093044 A KR20140093044 A KR 20140093044A
Authority
KR
South Korea
Prior art keywords
pattern
word lines
structures
word line
word
Prior art date
Application number
KR1020130005325A
Other languages
English (en)
Other versions
KR102045288B1 (ko
Inventor
황성민
김한수
이운경
조원석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130005325A priority Critical patent/KR102045288B1/ko
Priority to US14/156,607 priority patent/US9306041B2/en
Publication of KR20140093044A publication Critical patent/KR20140093044A/ko
Application granted granted Critical
Publication of KR102045288B1 publication Critical patent/KR102045288B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

수직형 반도체 소자는, 기판 상면에 수직한 제1 방향을 따라 연장되고, 채널 패턴을 포함하고, 상기 기판 상면에 평행하면서 서로 수직한 제2 및 제3 방향으로 배열되는 필러 구조물들이 구비된다. 상기 필러 구조물들을 둘러싸면서, 상기 제2 방향으로 연장되고, 상기 제3 방향으로 서로 평행하게 반복 배치되는 워드 라인들과, 상기 제3 방향으로 서로 평행하게 반복 배치되는 워드 라인들이 전기적으로 연결되도록 상기 워드 라인들의 측벽들을 서로 연결시키는 연결 패턴들을 포함하는 워드 라인 패턴이 구비된다. 상기 최상부의 워드 라인 패턴보다 높게 구비되고, 상기 제3 방향으로 하나의 필러 구조물을 둘러싸면서 상기 제2 방향으로 연장되고, 분리된 형상을 갖는 스트링 선택 트랜지스터의 스트링 선택 라인들이 구비된다. 상기 수직형 반도체 소자는 간단한 배선 구조를 가질 수 있다.

Description

수직형 반도체 소자{Vertical type semiconductor device}
본 발명은 수직 반도체 소자에 관한 것이다. 보다 상세하게는, 수직형 비휘발성 메모리 소자에 관한 것이다.
최근에는 반도체 소자의 고집적화를 위하여 기판 표면에 대해 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 상기 수직형 반도체 소자의 경우, 각 셀들에 포함되는 워드 라인들이 수직 적층된 구조를 갖는다. 이와같이, 상기 워드 라인들이 수직 적층된 구조를 가지기 때문에, 상기 워드 라인들에 전기적 신호를 인가하기 위한 배선들은 더욱 복잡해진다.
본 발명의 목적은 간단한 배선 구조를 갖는 수직 반도체 소자를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직 반도체 소자는, 기판 상면에 수직한 제1 방향을 따라 연장되고, 채널 패턴을 포함하고, 상기 기판 상면에 평행하면서 서로 수직한 제2 및 제3 방향으로 배열되는 필러 구조물들이 구비된다. 상기 필러 구조물들을 둘러싸면서, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되면서 적층되는 제1 워드 라인들을 포함하는 제1 워드 라인 구조물이 구비된다. 상기 필러 구조물들을 둘러싸면서, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되면서 적층되는 제2 워드 라인들을 포함하고, 상기 제1 워드 라인 구조물과 상기 제3 방향으로 서로 이웃하게 배치되는 제2 워드 라인 구조물이 구비된다. 동일한 층에 위치하는 상기 제1 및 제2 워드 라인들이 전기적으로 연결되도록 서로 이웃하는 상기 제1 및 제2 워드 라인들의 측벽을 서로 연결시키는 연결 패턴들이 구비된다. 또한, 상기 제1 및 제2 워드 라인 구조물 상에, 상기 제3 방향으로 하나의 필러 구조물을 둘러싸면서 상기 제2 방향으로 연장되고, 분리된 형상을 갖는 스트링 선택 트랜지스터의 스트링 선택 라인들을 포함한다.
본 발명의 일 실시예에서, 동일한 층에 위치하는 상기 제1 및 제2 워드 라인들과 상기 연결 패턴들은 하나의 워드 라인 패턴을 구성하고, 상기 하나의 층을 이루는 워드 라인 패턴에는 하나의 콘택 플러그 및 상기 콘택 플러그와 연결되는 하나의 연결 배선이 각각 연결될 수 있다.
상기 워드 라인 패턴은 설정된 블록 영역 내의 위치하는 제1 및 제2 워드 라인들이 전기적으로 연결되도록 블록 단위로 배치될 수 있다.
본 발명의 일 실시예에서, 상기 각 층의 연결 패턴들은 상기 제1 방향으로 대향하게 배치될 수 있다.
본 발명의 일 실시예에서, 최하부 층에 위치하는 제1 및 제2 워드 라인 아래에는 그라운드 선택 트랜지스터의 그라운드 선택 라인이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 워드 라인들은 상기 제3 방향으로 하나 이상의 필러 구조물들을 둘러싸면서 연장될 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 워드 라인들은 상기 스트링 선택 라인보다 넓은 선폭을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 워드 라인들은 상기 스트링 선택 라인과 동일한 선폭을 가질 수 있다.
본 발명의 일 실시예에서, 상기 연결 패턴은 상기 워드 라인과 동일한 도전 물질을 포함할 수 있다. 상기 도전 물질은 금속 질화물을 포함하는 베리어 금속 물질과 텅스텐을 포함하는 금속 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 스트링 선택 라인에서 상기 연결 패턴과 제1 방향으로 서로 대향하는 부위는 측방으로 돌출되어 상대적으로 넓은 선폭을 가질 수 있다.
본 발명의 일 실시예에서, 상기 필러 구조물의 측벽 상에는 터널 절연막 패턴, 전하 저장막 패턴, 블로킹막 패턴이 순차적으로 적층된 박막 구조물을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직 반도체 소자는, 기판 상면에 수직한 제1 방향을 따라 연장되고, 채널 패턴을 포함하고, 상기 기판 상면에 평행하면서 서로 수직한 제2 및 제3 방향으로 배열되는 필러 구조물들이 구비된다. 상기 필러 구조물들을 둘러싸면서, 상기 제2 방향으로 연장되고, 상기 제3 방향으로 서로 평행하게 반복 배치되는 워드 라인들과, 상기 제3 방향으로 서로 평행하게 반복 배치되는 워드 라인들이 전기적으로 연결되도록 상기 워드 라인들의 측벽들을 서로 연결시키는 연결 패턴들을 포함하는 워드 라인 패턴이 구비된다. 또한, 상기 최상부의 워드 라인 패턴보다 높게 구비되고, 상기 제3 방향으로 하나의 필러 구조물을 둘러싸면서 상기 제2 방향으로 연장되고, 분리된 형상을 갖는 스트링 선택 트랜지스터의 스트링 선택 라인들이 구비된다.
본 발명의 일 실시예에서, 상기 워드 라인 패턴은 상기 제1 방향으로 서로 이격되면서 복수개의 층으로 적층될 수 있다.
상기 하나의 층을 이루는 워드 라인 패턴에는 하나의 콘택 플러그 및 상기 콘택 플러그와 연결되는 연결 배선이 각각 구비될 수 있다.
설명한 것과 같이, 본 발명에 의하면 워드 라인의 배선 구조가 매우 간단해진다. 따라서, 상기 워드 라인 배선을 형성하는 공정에서 발생할 수 있는 불량이 감소된다. 또한, 상기 워드 라인 배선 형성을 위한 공정 비용이 감소된다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 사시도이다.
도 2a 및 도 2b는 도 1에 도시된 수직형 메모리 소자의 단면도이다.
도 3은 도 1에 도시된 수직형 메모리 소자에서 SSL 및 워드 라인을 나타내는 사시도이다.
4a 및 도 4b는 도 1에 도시된 수직형 메모리 소자에서 SSL 및 워드 라인을 나타내는 평면도이다.
도 5 내지 도 17은 도 1에 도시된 수직형 메모리 소자의 제조 방법을 설명하기 위한 사시도, 단면도 및 평면도들이다.
도 18 내지 도 20은 도 1에 도시된 수직형 메모리 소자를 제조하는 다른 방법을 설명하기 위한 사시도, 단면도 및 평면도들이다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 사시도이다.
도 22는 도 21에 도시된 수직형 메모리 소자에서 SSL 및 워드 라인을 나타내는 사시도이다.
도 23 내지 도 26은 도 21에 도시된 수직형 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 27은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 사시도이다. 도 2a 및 도 2b는 도 1에 도시된 수직형 메모리 소자의 단면도이다. 도 3은 도 1에 도시된 수직형 메모리 소자에서 SSL 및 워드 라인을 나타내는 사시도이다. 4a 및 도 4b는 도 1에 도시된 수직형 메모리 소자에서 SSL 및 워드 라인을 나타내는 평면도이다.
도 2a는 도 1에서 연결 패턴 부위를 절단하였을 때 보여지는 단면도이고, 도 2b는 도 1에서 연결 패턴이 형성되지 않은 부위를 절단하였을 때 보여지는 단면도이다.
설명의 편의를 위해서, 도 1에서는 상기 수직형 메모리 소자의 모든 부분을 도시하지는 않을 수 있다. 한편, 상기 도면들에서 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 수직한 두 방향들을 각각 제2 및 제3 방향으로 정의한다. 상기 제2 방향은 워드 라인의 연장 방향이다. 또한, 도면상에서 화살표로 표시된 방향 및 이의 반대 방향은 모두 동일한 방향으로 간주한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1 내지 도 4b를 참조하면, 상기 수직형 메모리 소자는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 필러 구조물들(130)을 포함한다. 상기 필러 구조물(130)을 둘러싸도록 순차적으로 적층된 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 블로킹막 패턴을 포함될 수 있다. 상기 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 블로킹막 패턴은 하나의 박막 패턴(120)으로 도시되어 있다.
상기 필러 구조물들(130)을 둘러싸면서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되면서 적층된 제1 워드 라인들(152a)을 포함하는 제1 워드 라인 구조물(153a)이 구비될 수 있다. 상기 제1 워드 라인 구조물(153a)과 상기 제3 방향으로 이격되어 상기 제1 워드 라인 구조물(153a)과 이웃하게 배치되는 제2 워드 라인 구조물(153b)이 구비될 수 있다. 상기 제2 워드 라인 구조물(153b)에는 상기 필러 구조물들(130)을 둘러싸면서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되면서 적층되는 제2 워드 라인들(152b)을 포함한다. 동일한 층에 위치하는 상기 제1 및 제2 워드 라인들(152a, 152b)을 연결하는 도전성의 연결 패턴(152c)이 구비된다.
동일한 층에 형성되는 워드 라인들(152a, 152b)은 상기 연결 패턴(152)에 의해 전기적으로 연결된다. 동일한 층에 형성된 워드 라인들 및 연결 패턴은 워드 라인 패턴(157)이라 하면서 설명한다.
상기 제1 및 제2 워드 라인 구조물(153a, 152b) 상에는 각각 상기 필러 구조물들(130)을 둘러싸면서 상기 제2 방향으로 연장되는 스트링 선택 라인(154, String Select Line :SSL)을 포함한다. 상기 각 층의 제1 및 제2 워드 라인들(152a, 152b)에 독립적으로 전기적 신호를 입출력하기 위한 배선 구조물(160, 162)을 포함한다. 한편, 도시하지는 않았지만, 상기 수직형 메모리 소자는 공통 소스 라인(Common Source Line: CSL) 및 비트 라인을 더 포함할 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다.
상기 필러 구조물(130)은 상기 기판(100)으로부터 돌출되어 상기 제1 방향으로 연장되는 실린더 형상의 채널 패턴(122)과, 상기 채널 패턴 상에서 상기 실린더 부위의 내부를 채우는 절연 패턴(124)을 포함할 수 있다. 또한, 상기 채널 패턴(122)과 절연 패턴 상에 패드 패턴(126)이 구비될 수 있다. 따라서, 상기 필러 구조물(130)은 필러 형상을 가질 수 있다. 하나의 필러 구조물(130)에 포함되는 채널 패턴(122)은 하나의 셀 스트링에 포함되는 셀 트랜지스터들 및 선택 트랜지스터들의 채널 영역으로 제공될 수 있다. 상기 채널 패턴(122)은 반도체 물질을 포함할 수 있다.
도시된 것과 같이, 상기 필러 구조물(130)의 하부면에는 상기 기판(100)과 접촉하고, 그라운드 선택 트랜지스터의 채널 패턴으로 제공되는 반도체 패턴(116)이 더 포함될 수 있다. 상기 반도체 패턴(116)은 반도체 물질로 이루어지는 필러 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 필러 구조물들(130)은 상기 제2 및 제3 방향들을 따라 나란하게 복수 개로 형성될 수 있다. 이하에서, 상기 필러 구조물들(130)은 제1 채널군과 제2 채널군으로 나누어 설명한다.
상기 제1 채널군은 상기 제3 방향을 따라 적어도 1개의 필러 구조물(130)을 포함한다. 상기 제2 채널군은 상기 제1 채널군과 이웃하게 배치되고 상기 제3 방향을 따라 상기 제1 채널군과 동일한 수의 필러 구조물(130)을 포함한다. 상기 제1 및 제2 채널군에 포함되는 제3 방향으로의 필러 구조물들(130)의 수는 각각 하나의 워드 라인에 대하여 상기 제3 방향으로 공유하는 셀 스트링의 수와 동일할 수 있다. 일 예로, 하나의 워드 라인이 상기 제3 방향을 따라 2개의 필러 구조물(130)을 공유하는 경우, 도시된 것과 같이, 상기 제1 및 제2 채널군에는 각각 상기 제3 방향을 따라 2개의 필러 구조물(130)이 포함될 수 있다.
상기 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 블로킹막 패턴은 상기 필러 구조물(130)의 외측벽에 각각 구비될 수 있다.
예시적인 실시예들에 있어서, 제1 터널 절연막 패턴은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 제1 전하 저장막 패턴은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 또한, 제1 블로킹막 패턴은 실리콘 산화물을 과 같은 산화물을 포함할 수 있다. 상기 제1 블로킹막 패턴은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수도 있다. 사용할 수 있는 금속 산화물의 예로는 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 들 수 있다. 이들은 단독으로 사용되거나 또는 2 이상이 적층될 수 있다.
상기 제1 워드 라인 구조물들(153a)에 포함되는 제1 워드 라인들(152a)은 상기 필러 구조물들(130)에 의해 지지되면서 상기 제2 방향으로 연장되는 형상을 갖는다. 상기 제1 워드 라인들(152a)은 상기 제3 방향으로 복수개의 필러 구조물들(130)을 둘러싸면서 연장된다. 일 예로, 도 1에 도시된 것과 같이, 상기 제1 워드 라인들(152a)은 상기 제3 방향으로 2개의 필러 구조물(130)을 둘러싸면서 연장될 수 있다. 즉, 상기 제1 워드 라인들은 상기 제1 채널군에 포함되는 필러 구조물들(130)을 둘러싸면서 연장될 수 있다. 상기 제1 워드 라인 구조물(153a)에 포함되는 제1 내지 제n 층의 제1 워드 라인들(152a) 제1 방향으로의 사이에는 제1 절연막 패턴들(106)이 구비된다.
상기 제2 워드 라인 구조물들(153a)에 포함되는 제2 워드 라인들(152b)은 상기 필러 구조물들(130)의 외측벽에 의해 지지되면서 연장되는 형상을 갖는다. 상기 제2 워드 라인들(152b)은 상기 제3 방향으로 복수개의 필러 구조물들(130)을 둘러싸면서 상기 제2 방향으로 연장된다. 일 예로, 도시된 것과 같이, 상기 제2 워드 라인들(152b)은 상기 제3 방향을 따라 2개의 필러 구조물을 둘러싸면서 연장될 수 있다. 즉, 상기 제2 워드 라인들(152b)은 상기 제2 채널군에 포함되는 필러 구조물들(130)을 둘러싸면서 연장될 수 있다. 상기 제2 워드 라인 구조물에 포함되는 제1 내지 제n 층의 제2 워드 라인들(152b)들의 제1 방향으로의 사이에는 제1 절연막 패턴들(106)이 구비된다.
상기 연결 패턴(152c)은 상기 제1 및 제2 워드 라인 구조물(153a, 153b) 사이에 구비되고, 동일한 층의 제1 및 제2 워드 라인(152a, 152b)의 측벽을 서로 연결한다.
즉, 동일한 층에 형성되는 상기 제1 워드 라인(152a), 제2 워드 라인(152b) 및 연결 패턴(152c)은 하나의 워드 라인 패턴(157)으로 형성된다. 도 4b의 평면도에서 볼때, 각 층에 형성되는 상기 워드 라인 패턴(157)은 H자 형상을 가질 수 있다.
상기 연결 패턴(152c)의 제1 방향으로의 사이에는 제1 절연막 패턴(106)이 구비된다. 또한, 상기 제1 및 제2 워드 라인 구조물들(153a, 153b)의 제3 방향의 사이 부위에는 제5 절연막 패턴이 구비된다.
상기 연결 패턴(152c), 제1 및 제2 워드 라인(152a, 152b)은 동일한 도전 물질을 포함할 수 있다. 동일한 층에 구비되는 상기 워드 라인 패턴(157)은 하나의 몸체일 수 있다.
상기에서 설명한 것과 같이, 상기 제1 및 제2 워드 라인들(152a, 152b)과 상기 연결 패턴들(152c)은 상기 제1 절연막 패턴들 사이의 갭 부위 내에 구비된다.
상기 연결 패턴들, 제1 및 제2 워드 라인들(152a, 152b, 152c)은 베리어 금속막 및 금속막을 포함할 수 있다. 상기 베리어 금속막은 상기 갭의 내벽을 따라 구비될 수 있다. 또한, 상기 금속막은 상기 베리어 금속막 표면 상에 구비되고 상기 갭의 내부를 채우는 형상을 갖는다.
도 3에 도시된 것과 같이, 각 층의 제1 워드 라인(152a)은 상, 하부면과 상기 필러 구조물(130)의 측벽 상에 구비되는 상기 제1 베리어 금속막(151a)과 상기 제1 베리어 금속막(151a)과 접하는 제1 금속막(151b)을 포함한다. 각 층의 제2 워드 라인(152b)은 상, 하부면과 상기 필러 구조물(130)의 측벽 상에 구비되는 상기 제2 베리어 금속막(151c)과 상기 제2 베리어 금속막(151c)과 접하는 제2 금속막(151d)을 포함한다. 상기 각 층의 연결 패턴(152c)은 상, 하부면에 제3 베리어 금속막(151d)과, 상기 제3 베리어 금속막(151d)과 접하는 제3 금속막(151e)을 포함한다.
상기 제1 내지 제3 베리어막(151a, 151c, 151e)으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 이들은 단독 또는 2 이상이 적층될 수 있다. 상기 제1 내지 제3 금속막(151b, 151d, 151f)으로 사용될 수 있는 물질의 예로는 텅스텐을 포함할 수 있다.
이와는 다른 예로, 상기 연결 패턴들(152c), 제1 및 제2 워드 라인(152a, 152b)들은 폴리실리콘을 포함할 수도 있다.
도시된 것과 같이, 상기 제1 및 제2 워드 라인 구조물(153a, 153b)은 상기 제3 방향으로 번갈아 가면서 배치될 수 있다. 예를들어, 짝수열에는 상기 제1 워드 라인 구조물(153a)이 구비되고, 홀수열에는 제2 워드 라인 구조물(153b)이 구비될 수 있다.
하나의 셀 블록에는 복수개의 제1 및 제2 워드 라인 구조물(153a, 153b)이 구비될 수 있다. 상기 연결 패턴(152c)은 하나의 셀 블록 내에 포함되는 제1 및 제2 워드 라인들(152a, 152b)을 연결하는 형상을 가질 수 있다. 그러므로, 도 4b에 도시된 것과 같이, 셀 블록의 가장자리인 셀 블록 경계부에 위치하는 워드 라인들은 상기 연결 패턴에 의해 서로 전기적으로 연결되지 않을 수 있다.
상기 제1 및 제2 워드 라인 구조물들(153a, 153b) 상에는 각각 스트링 선택 라인들(154)이 구비된다. 상기 스트링 선택 라인들(154)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 하나의 셀 스트링에는 적어도 하나의 스트링 선택 트랜지스터가 구비되어야 하며, 상기 제3 방향으로 서로 공유하지 못한다. 그러므로, 상기 스트링 선택 라인들(154)은 상기 제3 방향으로 하나의 필러 구조물(130)을 둘러싸면서 연장되는 형상을 갖는다. 따라서, 하나의 워드 라인 구조물 상에는 1개 또는 그 이상의 스트링 선택 라인들이 구비될 수 있다.
예를들어, 도시된 것과 같이, 제1 워드 라인 구조물(153a)에 포함되는 제1 워드 라인들(152a)은 상기 제3 방향으로 2개의 필러 구조물을 둘러싸면서 연장되는 형상을 갖는다. 그러므로, 상기 제1 워드 라인 구조물(153a) 상에는 2개의 스트링 선택 라인들이 구비된다.
또한, 상기 제3 방향으로 이웃하는 상기 스트링 선택 라인들(154)은 서로 전기적으로 연결되지 않아야 한다. 때문에, 상기 스트링 선택 라인들(154) 사이에는 상기 연결 패턴(152c)이 구비되지 않는다. 한편, 상기 스트링 선택 라인들(154)의 일부 측벽에는 측방으로 돌출되는 부위(A)가 포함될 수 있다. 상기 돌출 부위(A)는 상기 스트링 선택 라인들(154)을 형성하는 공정 중에 생기게 되는 연결 패턴(152c)부위를 절단함으로써 생성된다. 그러므로, 상기 돌출 부위(A)는 상기 연결 패턴들(152c)이 형성되는 부위 위에 위치할 수 있다.
상기 스트링 선택 라인들(154) 사이에는 분리막 패턴(136)이 구비될 수 있다.
한편, 상기 제1 및 제2 워드 라인 구조물(153a, 153b) 아래에는 그라운드 선택 트랜지스터가 구비되어야 한다. 그러므로, 상기 제1 및 제2 워드 라인 구조물(153a, 153b) 아래의 도전 패턴은 그라운드 선택 라인(150, Ground Selection Line: GSL)으로 제공될 수 있다. 상기 그라운드 선택 라인(150)은 상기 제1 및 제2 워드 라인들(152a, 152b)과 동일한 형상을 가질 수 있다. 도시하지는 않았지만, 상기 SSL(154) 및 GSL(150)은 1층 이상으로 형성될 수도 있다.
상기 제1 및 제2 워드 라인 구조물(153a, 153b)에 포함되는 각 층의 제1 내지 제2 워드 라인(152a, 152b)에는 각각 독립적인 전기적 신호가 인가되어야 한다. 그러므로, 상기 각 층의 제1 내지 제2 워드 라인(152a, 152b)의 가장자리 부위는 배선 연결을 위한 패드 영역으로 제공된다.
상기 제1 워드 라인 구조물(153a)에서 하부층에 위치하는 제1 워드 라인은 상기 제2 방향으로 길이가 긴 형상을 갖고, 상부층의 제1 워드 라인으로 갈수록 상기 제2 방향으로 길이가 짧아지는 형상을 갖는다. 즉, 상기 제1 워드 라인 구조물(153a)에 포함되는 제1 워드 라인들(152a)은 가장자리 부위가 계단 형상을 갖는다. 상기 제2 워드 라인 구조물(153b)에 포함되는 제2 워드 라인들(152b)도 상기 제1 워드 라인들(152a)과 동일한 형상을 갖는다. 즉, 상기 제2 워드 라인 구조물(153b)에 포함되는 제2 워드 라인들(152b)은 가장자리 부위가 계단 형상을 갖는다.
상기 제1 및 제2 워드 라인 구조물들(153a, 153b)을 덮는 층간 절연막(112, 132)이 구비된다.
상기 배선 구조물은 각 층의 제1 및 제2 워드 라인들(152a, 152b)에 독립적으로 전기적 신호를 입출력하며, 콘택 플러그(160) 및 배선 라인(162)을 포함한다.
상기 콘택 플러그(160)는 각 층의 워드 라인들(152a, 152b)과 접촉하는 형상을 가질 수 있다. 상기 콘택 플러그(160)는 상기 층간 절연막들(112, 132)을 관통하여 각 층의 제1 또는 제2 워드 라인들(152a, 152b)의 상부면과 각각 접촉할 수 있다.
하나의 셀 블록 내에 포함되는 동일한 층의 제1 및 제2 워드 라인들(152a, 152b)은 상기 연결 패턴(152c)에 의해 전기적으로 이미 연결되어 있다. 때문에, 상기 콘택 플러그(160)는 동일한 층에 위치하는 상기 제1 및 제2 워드 라인들(152a, 152b) 중 하나의 워드 라인과 접촉될 수 있다. 즉, 상기 하나의 셀 블록 내에 구비되는 각 층의 워드 라인들(152a, 152b)에는 하나의 콘택 플러그(160)만 구비될 수 있다. 도시된 것과 같이, 상기 제1 및 제2 워드 라인 구조물에 6층의 워드 라인이 구비되는 경우에, 상기 하나의 셀 블록에는 6개의 콘택 플러그가 구비될 수 있다.
이와같이, 상기 각 층의 제1 및 제2 워드 라인들(152a, 152b)에 대해 각각 콘택 플러그들이 구비되지 않기 때문에, 상기 콘택 플러그의 수가 매우 감소된다.
상기 배선 라인(162)은 상기 콘택 플러그들(160)의 상부면과 각각 연결된다. 상기 배선 라인(162)을 통해, 각 층의 워드 라인(152a, 152b)으로 전기적 신호가 독립적으로 인가되어야 한다. 따라서, 하나의 콘택 플러그(160)에 대해 하나의 배선 라인(162)이 연결될 수 있다.
설명한 것과 같이, 본 실시예에서, 상기 각 층의 워드 라인들(152a, 152b)은 연결 패턴(152)에 의해 이미 전기적으로 연결되어 있는 상태이다. 그러므로, 상기 각 층 워드 라인들(152a, 152b)을 서로 연결하기 위한 별도의 배선들이 필요하지 않다. 따라서, 상기 연결 배선들이 매우 간단해진다.
상기 제1 및 제 2 워드 라인 구조물들(153a, 153b) 사이의 기판(100)에는 상기 제3 방향으로 연장되어 공통 소스 라인(Common Source Line: CSL) 역할을 수행하는 불순물 영역(도시안됨)이 구비될 수 있다. 상기 불순물 영역 상에는, 예를 들어, 코발트 실리사이드 패턴, 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 구비될 수 있다.
상기 비트 라인(도시안됨)은 비트 라인 콘택이 개재되어 상기 패드 패턴(126)과 전기적으로 연결될 수 있다. 상기 비트 라인은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 비트 라인은 상기 제3 방향으로 연장되는 형상을 가질 수 있다.
상기에서 설명한 것과 같이, 본 실시예에 따르면, 동일한 층에 형성된 워드 라인들은 이웃하는 워드 라인들을 서로 연결하는 연결 패턴에 의해 서로 연결된 형상을 갖는다. 따라서, 일정 블록 단위의 워드 라인들은 상기 연결 패턴에 의해 서로 전기적으로 연결된다. 따라서, 상기 각 층의 워드 라인들을 연결하기 위한 콘택 플러그 및 배선 라인이 매우 간단하게 된다.
도 5 내지 도 17은 도 1에 도시된 수직형 메모리 소자의 제조 방법을 설명하기 위한 사시도, 단면도 및 평면도들이다. 상기 도면들은 예시적으로 도 1에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다.
도 5를 참조하면, 기판(100) 상에 제1 절연막(102) 및 희생막(104)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 제1 절연막들(102) 및 복수의 희생막들(104)이 상기 제1 방향을 따라 교대로 적층될 수 있다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 절연막들(102) 및 희생막들(104)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 예시적인 실시예들에 따르면, 제1 절연막들(102)은 실리콘 산화물을 사용하여 형성될 수 있으며, 희생막들(104)은 제1 절연막(102)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
상기 제1 절연막(102) 및 희생막(104)이 적층되는 수는 이후 형성되는 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)이 적층되는 수에 따라 달라질 수 있다. 설명을 위하여, GSL 및 SSL은 각각 1개의 층으로 형성되는 것으로 도시하였으나, 상기 GSL 및 SSL은 각각 2개 이상으로 형성될 수도 있다. 또한, 간단하게 도시하기 위하여, 상기 워드 라인은 6개의 층으로 형성되는 것으로 도시하였지만, 상기 워드 라인은 2n(n은 1이상의 자연수)개의 층만큼 형성될 수 있다. 그러므로, 상기 제1 절연막(102) 및 희생막(104)이 적층되는 수는 이에 한정되지는 않는다.
도 6을 참조하면, 상기 제1 절연막(102) 및 희생막들(104)의 일부를 식각하여 가장자리 부위가 계단 형상을 갖는 계단형 패턴 구조물(110)을 형성한다. 상기 계단형 패턴 구조물(110)은 제1 절연막 패턴(106) 및 희생막 패턴들(108)이 적층된 형상을 갖는다. 상기 계단형 패턴 구조물(110)에서 하부에 위치하는 제1 절연막 패턴(106) 및 희생막 패턴(108)이 상기 제2 방향으로 길이가 더 길고 상부층으로 갈수록 상기 제1 절연막 패턴(106) 및 희생막 패턴(108)의 제2 방향으로 길이가 짧아지는 형상을 갖는다. 상기 계단형 패턴 구조물(110)에서 한층의 희생막 패턴(106) 및 한층의 제1 절연막 패턴(106)이 적층되어 계단 형상을 갖는 하나의 층을 이룬다.
상기 계단형 패턴 구조물(110)은 수 회의 사진 식각 공정을 통해 형성될 수 있다. 상기 계단형 패턴 구조물(110)에서 가장자리에 계단 형상이 형성되는 부위는 연결 배선을 형성하기 위한 연결 영역으로 제공된다.
상기 계단형 패턴 구조물(110)을 덮는 제2 절연막(112)을 형성한다. 이 후, 상기 계단형 패턴 구조물(110)의 상부면이 노출되도록 상기 제2 절연막(112)의 상부면을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
도 8은 도 7에서 필러 구조물 부위를 제3 방향으로 절단하였을 때의 단면도이다.
도 7 및 도 8을 참조하면, 상기 제2 절연막(112), 제1 절연막 패턴들(106) 및 희생막 패턴들(108)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 채널홀들(114)을 형성한다.
상기 채널홀들(114)은 최상층 제1 절연막 패턴(106) 상에 하드 마스크(도시안됨)를 형성하고, 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 각 채널홀들(114)은 상기 제1 방향으로 연장되도록 형성될 수 있다. 상기 건식 식각 공정의 특성 상, 각 홀들(114)은 아래로 갈수록 폭이 좁아지도록 형성될 수도 있다. 상기 채널홀들(114)은 상기 제2 및 제3 방향들을 따라 일렬 배치되며 복수 개로 형성될 수 있다.
상기 채널홀들(114)의 하부를 부분적으로 채우는 반도체 패턴(116)을 형성한다. 구체적으로, 채널홀들(114)에 의해서 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 상기 채널홀들(114)을 부분적으로 채우는 반도체 패턴(116)을 형성할 수 있다. 이에 따라, 반도체 패턴(116)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다. 예시적인 실시예들에 있어서, 반도체 패턴(116)은 이후 그라운드 선택 트랜지스터(GST, Ground Select Transistor)의 채널 영역으로 제공될 수 있다. 그러므로, 상기 반도체 패턴(116)의 상부면은 GSL이 형성되는 층과 워드 라인이 형성되는 층 사이에 위치할 수 있다. 그러나, 공정의 단순화를 위하여, 상기 반도체 패턴(116)을 형성하는 공정은 생략될 수도 있다.
계속하여, 상기 채널홀들(114)의 내측벽, 반도체 패턴(116)의 상부면 및 하드 마스크의 상부면에 제1 블로킹막(도시안됨), 제1 전하 저장막(도시안됨), 제1 터널 절연막(도시안됨) 및 제1 채널막(도시안됨)을 순차적으로 형성한다. 상기 제1 블로킹막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 상기 제1 전하 저장막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 상기 제1 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다. 상기 제1 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성할 수 있다. 제1 채널막이 비정질 실리콘을 사용하여 형성되는 경우, 이후 LEG 공정 혹은 SPE 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다.
상기 제1 채널막, 제1 터널 절연막, 제1 전하 저장막 및 제1 블로킹막의 저면을 부분적으로 제거하여 반도체 패턴(116) 상부를 노출시킨다. 상기 공정에 의해, 상기 채널홀의 측벽에는 제1 채널막 패턴, 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 블로킹막 패턴이 형성된다. 도 8에서는 상기 제1 터널 절연막 패턴, 제1 전하 저장막 패턴 및 제1 블로킹막 패턴을 하나의 박막 패턴(120)으로 표시하였다.
상기 제1 채널막 패턴 상에 제2 채널막을 형성한다. 이 후, 상기 제2 채널막 상에 상기 채널홀의 내부를 채우는 제3 절연막을 형성하고 평탄화한다. 상기 평탄화 공정에 의해, 상기 제1 및 제2 채널막이 적층되는 채널 패턴(122)이 형성된다. 또한, 상기 채널홀 내부를 채우는 제3 절연막 패턴(124)이 형성된다.
상기 박막 패턴(120), 채널 패턴(122) 및 제3 절연막 패턴(124)의 상부를 일부 제거하여 리세스부를 형성한다. 이 후, 상기 리세스부 내부에 도전 물질을 형성하여 패드 패턴(126)을 형성한다.
상기 공정을 수행하면, 상기 채널홀들(114) 내부에는 채널 패턴(122), 제3 절연막 패턴(124) 및 패드 패턴(126)을 포함하는 필러 구조물(130)이 형성된다. 또한, 상기 필러 구조물들(130)의 측벽에는 터널 절연막 패턴, 전하 저장막 패턴 및 제1 블로킹막 패턴을 포함하는 박막 패턴(120)이 형성된다.
상기 필러 구조물들(130)은 셀 스트링의 채널 영역으로 제공된다. 하나의 필러 구조물(130)에는 하나의 셀 스트링이 구현되기 때문에, 상기 필러 구조물(130)의 배치는 셀 스트링의 배치와 동일하게 된다.
예시적인 실시예들에 따르면, 상기 제2 방향으로 연장되는 하나의 워드 라인은 상기 제3 방향으로 2개 이상의 셀 스트링을 공유할 수 있다. 이하에서는, 하나의 워드 라인이 상기 제3 방향으로 공유하는 셀 스트링에 따라 상기 필러 구조물(130)을 제1 채널군과 제2 채널군으로 각각 구분하여 설명한다.
상기 제1 채널군은 상기 제3 방향을 따라 적어도 1개의 필러 구조물(130)을 포함하고, 상기 제2 방향으로 연장된다. 상기 제2 채널군은 상기 제3 방향으로 상기 제1 채널군과 이웃하게 배치되고, 상기 제3 방향을 따라 상기 제1 채널군과 동일한 수만큼의 필러 구조물을 포함한다. 따라서, 상기 제1 채널군 및 제2 채널군이 반복하여 배치될 수 있다. 이하의 설명에서, 상기 제1 및 제2 채널군에는 각각 상기 제3 방향을 따라 2개의 필러 구조물이 포함되는 것으로 설명한다.
도 9는 이하에서 설명하는 1차 식각 공정에서 식각되는 부위를 나타내는 사시도이다. 도 10은 상기 1차 식각 공정이 수행되었을 때의 계단형 패턴 구조물 부위만을 나타내는 사시도이다. 도 11a는 상기 1차 식각 공정에서 사용되는 노광 마스크(레티클)의 평면도이다.
도 9 내지 11a를 참조하면, 상기 계단형 패턴 구조물(110) 상에 제4 절연막(132)을 형성한다. 상기 제4 절연막(132), 상기 제1 절연막 패턴(106) 및 희생막 패턴(108)을 부분적으로 1차 식각하여 SSL을 형성하기 위한 제1 및 제2 트렌치(134a, 134b)를 형성한다.
도 11a에서 보여지듯이, 상기 1차 식각 공정에서는 상기 제2 방향으로 연장되는 라인의 노광 패턴(10)을 포함하는 노광 마스크를 사용한다. 상기 노광 패턴(10) 부위가 식각될 부위가 된다. 따라서, 상기 제1 및 제2 트렌치(134a, 134b)는 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 및 제2 트렌치(134a, 134b)는 SSL이 형성되기 위한 층의 희생막 패턴(108h) 및 제1 절연막 패턴(106h, 106i)을 관통하도록 형성할 수 있다. 예를들어, 도시된 것과 같이 상기 SSL이 최상부의 한 층으로 형성되는 경우에는, 최상부에 위치하는 희생막 패턴(108h)과 상기 희생막 패턴(108h) 상,하부에 위치하는 한 층의 제1 절연막 패턴(106h, 106i)의 일부분을 제거하여 상기 제1 및 제2 트렌치(134a, 134b)를 형성한다.
상기 제1 트렌치(134a)는 상기 제1 및 제2 채널군 내에 구비되는 트렌치이고, 상기 제2 트렌치(134b)는 상기 제1 및 제2 채널군들 사이에 구비되는 트렌치이다.
상기에서 설명한 것과 같이, 하나의 워드 라인은 상기 제3 방향으로 복수개의 셀 스트링을 공유할 수 있다. 즉, 상기 제1 및 제2 채널군에는 상기 제3 방향으로 워드 라인을 공유하는 복수개의 필러 구조물(130)이 포함된다. 그런데, 상기 SSL은 상기 제3 방향으로 필러 구조물들(130)을 공유할 수 없기 때문에, 상기 제3 방향으로 1개의 필러 구조물(130) 당 1개의 SSL 라인이 필요하다. 그러므로, 상기 SSL이 형성될 부위의 제1 절연막 패턴(106h, 106i) 및 희생막 패턴(108h)을 추가적으로 식각하여, 상기 제1 절연막 패턴(106h, 106i) 및 희생막 패턴(108h)이 상기 제3 방향으로 1개의 필러 구조물(130)을 둘러싸는 라인 형상을 갖도록 하여야 한다. 도시된 것과 같이, 상기 제1 및 제2 채널군에 각각 상기 제3 방향을 따라 2개의 필러 구조물(130)이 포함되는 경우, 상기 제1 트렌치(134a)는 상기 제1 및 제2 채널군 내에 포함되는 2개의 필러 구조물 사이에 형성될 수 있다.
또한, 도 1에 도시된 것과 같이, 상기 제1 채널군에 포함되는 제1 워드 라인과 상기 제2 채널군에 포함되는 제2 워드 라인은 연결 패턴에 의해 서로 연결되는 구조를 갖는다. 그런데, 상기 SSL은 하부의 제1 및 제2 워드 라인과 같이 상기 제3 방향으로 필러 구조물들(130)을 공유할 수 없다. 그러므로, 상기 제1 및 제2 채널군 사이에 위치하는 SSL은 서로 분리되어야 한다. 이를 위하여, 상기 SSL로 형성되기 위한 제1 절연막 패턴(106h, 106i) 및 희생막 패턴(108h)에서 상기 제1 및 제2 채널군 사이에 위치하고 있는 부위를 미리 식각하여 주어야 한다. 도시된 것과 같이, 상기 제2 트렌치(134b)는 상기 제1 및 제2 채널군 사이의 제1 절연막 패턴(106h, 106i) 및 희생막 패턴(108h) 부위에 형성될 수 있다.
도 12를 참조하면, 상기 제1 및 제2 트렌치(134a, 134b)를 충분히 채우는 절연막을 형성한 다음, 상기 계단형 패턴 구조물의 상부면이 노출되도록 평탄화한다. 상기 공정을 통해, 상기 제1 및 제2 트렌치(134a, 134b) 내부에는 분리막 패턴(136)이 형성된다. 상기 분리막 패턴(136)은 희생막 패턴들(108)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 또한, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 트렌치(134a, 134b) 형성 공정 및 분리막 패턴(136) 형성 공정은 상기 채널홀(114)을 형성하는 공정 이 전에 수행될 수도 있다. 즉, 도 7에서 설명한 상기 계단형 패턴 구조물(110)을 형성한 다음에, 상기 제1 및 제2 트렌치(134a, 134b)와 상기 분리막 패턴(136)을 형성할 수 있다. 이 후, 도 8에서 설명한 채널홀(114) 형성 공정을 수행할 수 있다.
도 11b는 이하에서 설명하는 2차 식각 공정에서 사용되는 노광 마스크(레티클)의 평면도이다. 도 12는 상기 2차 식각 공정에서 식각되는 부위를 나타내는 사시도이다. 도 13은 상기 2차 식각 공정이 수행되었을 때의 계단형 패턴 구조물 부위를 나타내는 사시도이다. 도 14는 상기 2차 식각 공정이 수행된 후의 희생막 패턴을 나타내는 사시도이다.
도 11b 내지 도 14를 참조하면, 상기 제4 절연막(132), 계단형 패턴 구조물(110) 및 상기 제2 절연막(112)의 일부를 식각하여 기판(100) 상부면을 노출하는 제1 개구부(138)를 형성한다. 상기 제1 개구부(138)가 형성됨으로써, 상기 계단형 패턴 구조물(110)은 워드 라인들 및 연결 패턴들을 형성하기 위한 몰드 구조물이 된다.
예시적인 실시예들에 따르면, 제1 개구부(138)는 최상층 제1 절연막 패턴(106) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다.
도 11b에 도시된 것과 같이, 상기 2차 식각 공정에서는 상기 제2 방향으로 연장되는 홀 형상의 노광 패턴(12)을 갖는 노광 마스크를 사용한다. 상기 노광 패턴(12) 부위가 식각될 부위가 된다. 또한, 상기 2차 식각 공정에서 식각되는 부위는 상기 제2 트렌치(134b)가 형성되는 부위와 겹쳐질 수 있다.
이와같이, 상기 제1 개구부(138)는 상기 제2 방향을 길이 방향으로 하면서 길게 연장되는 홀의 형상을 갖는다. 또한, 상기 제2 방향으로 복수의 홀들이 구비되므로, 상기 제2 방향으로의 홀들 사이에는 상기 제1 절연막 패턴(106) 및 희생막 패턴(108)이 제거되지 않고 남아있게 된다.
상기 SSL로 형성되기 위한 제1 절연막 패턴(106h, 106i) 및 희생막 패턴(108h)은 상기 제3 방향으로 하나의 필러 구조물들을 둘러싸는 각각 분리된 라인 패턴의 형상을 갖는다. 그 외에, 상기 워드 라인 및 GSL로 형성되기 위한 제1 절연막 패턴(106a~106g) 및 희생막 패턴(108a~108g)은 제3 방향으로 2개의 필러 구조물들을 둘러싸는 라인 패턴 형상을 갖고, 상기 라인 패턴은 일부 영역에서 서로 연결된 형상을 갖는다.
도 14에 도시된 것과 같이, 상기 워드 라인 및 GSL로 형성되기 위한 제1 절연막 패턴(106a~106g) 및 희생막 패턴(108a~108g)은 제1 적층 구조물(140a), 제2 적층 구조물(140b) 및 상기 제1 및 제2 적층 구조물들(140a, 140b)을 연결하는 연결 구조물(140c)을 포함한다. 상기 제1 적층 구조물(140a)은 상기 제1 채널군의 필러 구조물들(130)을 둘러싸면서 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 적층 구조물(140b)은 상기 제2 채널군의 필러 구조물들(130)을 둘러싸면서 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 연결 구조물(140c)은 상기 제1 및 제2 적층 구조물들(140a, 140b)의 측방을 연결하는 형상을 갖는다.
따라서, 평면도에서 보면, 도 4b에 도시된 것과 유사하게, 상기 제1 적층 구조물(140a), 제2 적층 구조물(140b) 및 연결 구조물(140c)은 H자 형상을 가질 수 있다. 한편, 셀 블록 영역의 가장자리에 위치하는 제1 절연막 패턴(106) 및 희생막 패턴(108)의 외측벽에는 상기 연결 구조물(140c)이 구비되지 않을 수 있다.
도 15, 16a 및 16b는 게이트 리플레이스먼트 공정을 통해 상기 희생막 패턴들을 제1 및 제2 워드 라인들, SSL 및 GSL로 대체시키는 방법을 나타내는 단면도들이다. 도 16a는 연결 패턴이 형성되는 부위의 단면도이고, 도 16b는 연결 패턴이 형성되지 않은 부위의 단면도이다.
도 15를 참조하면, 상기 희생막 패턴들(108a)을 제거하여, 각 층의 제1 절연막 패턴들(106a) 사이에 갭들(142)을 형성한다. 상기 갭(142)에 의해 제1 블로킹막 패턴의 외측벽 일부 및 반도체 패턴(116)의 측벽 일부가 노출될 수 있다.
도 16a 및 도 16b를 참조하면, 갭(142)의 노출된 표면 상에 제2 블로킹막(도시안됨)을 형성한다. 이 후, 상기 제2 블로킹막 상에 베리어 금속막(도시안됨)을 형성한다. 이 후, 상기 베리어 금속막 내부를 채우도록 금속막을 형성한다.
예시적인 실시예들에 따르면, 상기 제2 블로킹막은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 사용하여 형성할 수 있다. 그러나, 상기 제2 블로킹막은 형성하지 않을 수도 있다.
상기 베리어 금속막은 예를들어 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 사용하여 형성할 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 상기 베리어 금속막은 상기 갭(142)의 표면 프로파일을 따라 형성된다. 상기 베리어 금속막에 의해 상기 갭(142)이 완전히 채워지지는 않는다.
상기 금속막은 예를 들어 텅스텐과 같은 전기 저항이 낮은 금속을 사용하여 형성될 수 있다. 상기 금속막은 예를 들어 텅스텐을 포함할 수 있다.
상기 갭(142) 내부에만 금속막이 남아있도록 상기 금속막을 부분적으로 제거한다. 즉, 상기 제1 개구부(138) 내부에 형성된 금속막을 제거한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다. 상기 제거 공정을 수행하면, 상기 희생막 패턴이 형성되었던 부위가 베리어 금속막 패턴 및 금속 패턴을 포함하는 도전막 패턴으로 대체된다. 상기 도전막 패턴은 그 위치에 따라 SSL(154), 제1 및 제2 워드 라인(152a, 152b), 연결 패턴(152c) 및 GSL(150)로 각각 제공된다. 한편, 상기 제거 공정을 통해 이 전의 제1 개구부(138)가 다시 생기게 된다.
즉, 최상부 희생막 패턴(108) 부위에 형성된 도전막 패턴은 SSL(154)이 된다. 상기 제1 적층 구조물(140a)의 희생막 패턴(108) 부위에 형성된 도전막 패턴은 제1 워드 라인(152a) 및 GSL(150)이 된다. 상기 제2 적층 구조물(140b)의 희생막 패턴(108) 부위의 도전막 패턴은 제2 워드 라인(152b) 및 GSL(150)이 된다. 상기 연결 구조물(140c)에 포함되는 희생막 패턴(108) 부위의 도전막 패턴은 연결 패턴(152c)이 된다.
상기 공정을 수행하면, 도 3 및 도 4b에 도시된 것과 같이, 제1 및 제2 워드 라인 구조물(153a, 153b)과 연결 패턴(152c)이 형성된다. 또한, 상기 제1 및 제2 워드 라인 구조물(153a, 153b) 상에는 SSL(154)이 형성된다. 도 3에 도시된 것과 같이, 상기 SSL(154)에는 측방으로 돌출되는 부위가 생길 수 있다. 즉, 상기 SSL(154)은 연결 패턴(152c)이 형성되는 부위의 상부를 절단하여 형성되므로, 상기 절단되는 부위의 양 측이 돌출된 형상을 가질 수 있다.
동일한 층에 형성되는 워드 라인들은 연결 패턴에 의해 전기적으로 연결된 형상을 갖는다. 즉, 동일한 층에 형성되는 각각의 워드 라인 패턴들(157)은 상기 제2 방향으로 연장되고, 상기 제3 방향으로 서로 평행하게 반복 배치되는 워드 라인들과, 상기 제3 방향으로 서로 평행하게 반복 배치되는 워드 라인들이 전기적으로 연결되도록 상기 워드 라인들의 측벽들을 서로 연결시키는 연결 패턴들을 포함할 수 있다. 상기 워드 라인 패턴(157)은 상기 제1 방향으로 서로 이격되면서 복수개의 층으로 적층되는 형상을 갖는다.
상기 제1 개구부(138)의 저면에 노출되는 상기 기판(100) 상부에 불순물을 주입하여 불순물 영역(도시안됨)을 형성할 수 있다. 도시되지는 않았지만, 상기 불순물 영역 상에 금속 실리사이드 패턴을 더 형성할 수도 있다.
상기 제1 개구부(138)를 채우는 제5 절연막 패턴(156)을 형성한다. 상기 제5 절연막 패턴(156)을 형성하기 위하여, 상기 제1 개구부(138)를 내부를 채우는 절연막을 형성한 후, 최상층의 제4 절연막의 상면이 노출될 때까지 상기 절연막을 평탄화할 수 있다. 이와는 다른 실시예로, 상기 제1 개구부(138)의 측벽에 이너 스페이서 형상의 제5 절연막 패턴을 형성하고, 상기 제5 절연막 패턴 상에 상기 제1 개구부(138)를 채우는 공통 소오스 도전 패턴을 형성할 수도 있다.
도 17을 참조하면, 상기 제4 절연막 및 제5 절연막 패턴(156) 상에 제6 절연막(도시안됨)을 형성한다. 상기 제6 절연막, 제4 절연막 및 제2 절연막을 식각하여, 계단 형상을 갖는 각 층의 워드 라인들을 노출하는 콘택홀들(158)을 형성한다.
도 4b에 도시된 것과 같이, 동일한 층에 위치하는 상기 제1 및 제2 워드 라인들(152a, 152b)은 셀 블록 단위로 상기 연결 패턴(152c)에 의해 전기적으로 연결되어 있는 상태이다. 그러므로, 상기 셀 블록 내에서 동일한 층에 위치하는 워드 라인들은 하나의 콘택 플러그와 연결될 수 있다. 때문에, 각각의 콘택홀들(158)은 상기 셀 블록 내에서 동일한 층에 위치하는 어느 하나의 워드 라인의 상부면을 노출할 수 있다. 또한, 상기 셀 블록 내에는, 상기 셀 블록 내에 형성되는 워드 라인의 층 수와 동일한 수만큼의 콘택홀들(158)이 형성될 수 있다.
상기 콘택홀들(158) 내부에 도전막을 형성하고, 상기 도전막을 평탄화하여 콘택 플러그(160)를 형성한다. 상기 도전막은 금속을 포함할 수 있다. 상기 도전막은 베리어 금속막 및 금속막을 포함할 수 있다. 상기 베리어 금속막은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 상기 금속막은 예를들어, 텅스텐을 포함할 수 있다.
이와같이, 상기 각 층의 제1 및 제2 워드 라인(152a, 152b) 모두에 대해 각각 콘택 플러그가 구비되지 않기 때문에, 상기 콘택 플러그의 수가 매우 작아지게 된다.
다시, 도 1을 참조하면, 상기 콘택 플러그(160) 상에 배선 라인을 형성한다. 상기 배선 라인은 상기 콘택 플러그(160)에 전기적 신호를 각각 인가하기 위한 패턴이 된다. 따라서, 하나의 콘택 플러그(160)에 하나의 배선 라인(162)이 각각 연결될 수 있다.
전술한 바와 같이, 상기 수직형 메모리 소자에 포함되는 각 층의 제1 및 제2 워드 라인은 연결 패턴에 의해 셀 블록 단위로 각각 연결되어 있는 형상을 갖는다. 그러므로, 상기 제1 및 제2 워드 라인을 셀 블록 단위로 연결하기 위한 별도의 추가 배선이 필요하지 않게 된다. 따라서, 상기 수직형 메모리 소자에 포함되는 배선이 간단해질 수 있다.
도 18 내지 도 20은 도 1에 도시된 수직형 메모리 소자를 제조하는 다른 방법을 설명하기 위한 사시도, 단면도 및 평면도들이다.
이하에서 설명하는 수직형 메모리 소자의 제조 방법은 SSL 형성을 위한 1차 식각 공정에서 식각되는 부위를 제외하고는 도 5 내지 도 17을 참조로 설명한 것과 동일하다.
먼저, 도 5 내지 도 8을 참조로 설명한 공정들을 수행하여, 도 8에 도시된 구조를 형성한다.
도 18은 이하에서 설명하는 1차 식각 공정에서 식각되는 부위를 나타내는 사시도이다. 도 19는 상기 1차 식각 공정이 수행되었을 때의 계단형 패턴 구조물 부위를 나타내는 사시도이다. 도 20은 상기 1차 식각 공정에서 사용되는 노광 마스크(레티클)의 평면도이다.
도 18 내지 도 20을 참조하면, 상기 계단형 패턴 구조물 상에 제4 절연막(132)을 형성한다. 상기 제4 절연막(132), 상기 제1 절연막 패턴(106) 및 희생막 패턴(108)을 부분적으로 1차 식각하여 SSL을 형성하기 위한 제1 트렌치 및 제1 홀(234a, 234b)을 형성한다.
도 20에서 보여지듯이, 상기 1차 식각 공정에서는 상기 제2 방향으로 연장되는 라인 형상의 제1 노광 패턴(20a)과 상기 라인들 사이에서 홀 형상의 제2 노광 패턴(20b)을 포함하는 노광 마스크를 사용한다. 상기 제1 및 제2 노광 패턴 부위는 식각 공정에 의해 식각되는 부위이다. 따라서, 상기 제1 트렌치(234a)는 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 홀(234b)은 상기 제1 트렌치들(234a) 사이에 구비된다. 상기 제1 트렌치 및 제1 홀(234a, 234b)은 SSL이 형성되기 위한 층의 희생막 패턴(108h) 및 제1 절연막 패턴(106h, 106i)을 관통하도록 형성할 수 있다. 예를들어, 도시된 것과 같이 상기 SSL이 최상부의 한 층으로 형성되는 경우에는, 최상부에 위치하는 희생막 패턴(108h)과 상기 희생막 패턴(108h) 상하부에 위치하는 한 층의 제1 절연막 패턴(106h, 106i)의 일부분을 제거하여 상기 제1 트렌치 및 제1 홀(234a, 234b)을 형성한다.
상기 제1 트렌치(234a)는 각 채널군 내에 구비되고, 상기 제1 홀(234b)은 상기 각 채널군들 사이에 구비된다.
도시된 것과 같이, 상기 제1 및 제2 채널군에 각각 상기 제3 방향을 따라 2개의 필러 구조물(130)이 포함되는 경우, 상기 제1 트렌치(234a)는 상기 제1 및 제2 채널군 내에 포함되는 2개의 필러 구조물 사이에 형성될 수 있다. 상기 제1 홀(234b)은 후속 공정에서 연결 패턴들이 형성되는 부위와 상기 제1 방향으로 마주하도록 위치한다.
이후, 제1 트렌치 및 제1 홀(234a, 234b)을 충분히 채우는 절연막을 형성한 다음, 상기 계단형 패턴 구조물(110)의 상부면이 노출되도록 평탄화한다. 상기 공정을 통해, 상기 제1 트렌치 및 제1 홀(234a, 234b) 내부에는 분리막 패턴(136)이 형성된다.
예시적인 실시예들에 따르면, 상기 제1 트렌치 및 제1 홀(234a, 234b) 형성 공정 및 분리막 패턴(136) 형성 공정은 상기 채널홀(114)을 형성하는 공정 이 전에 수행될 수도 있다. 즉, 도 7에서 설명한 상기 계단형 패턴 구조물(110)을 형성한 다음에, 상기 제1 트렌치 및 제1 홀(234a, 234b)과 상기 분리막 패턴(136)을 형성할 수 있다. 이 후, 도 8에서 설명한 채널홀(114) 형성 공정을 수행할 수 있다.
계속하여, 도 11b 내지 도 14를 참조로 설명한 것과 동일한 방법으로 2차 식각 공정을 수행한다. 상기 2차 식각 공정에서 사용되는 노광 마스크는 도 11b에 도시된 것과 동일하다.
상기 2차 공정을 수행하면, 도 12 내지 도 14를 참조로 설명한 것과 동일한 구조물이 형성된다.
이 후에, 도 15 내지 도 17 및 도 1을 참조로 설명한 것과 동일하게 후속 공정들을 수행하여, 도 1에 도시된 수직형 반도체 소자를 형성한다.
실시예 2
도 21은 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 사시도이다. 도 22는 도 21에 도시된 수직형 메모리 소자에서 SSL 및 워드 라인을 나타내는 사시도이다.
이하에서 설명하는 수직형 메모리 소자는 워드 라인이 상기 제3 방향으로 하나의 필러 구조물을 둘러싸는 형상을 갖는 것을 제외하고는 실시예 1의 수직형 메모리 소자와 동일하다. 즉, 본 실시예에서, 상기 워드 라인은 상기 제3 방향으로 필러 구조물들을 공유하지 않는 형상을 갖는다. 이하에서는, 실시예 1과 다른 구성을 갖는 워드 라인 구조 및 SSL 구조에 대해 주로 설명한다.
도 21 및 도 22를 참조하면, 워드 라인들(252) 및 연결 패턴(254)이 구비된다.
상기 워드 라인들(252)은 상기 필러 구조물들(130)에 의해 지지되면서 상기 제2 방향으로 연장되는 형상을 갖는다. 상기 워드 라인들(252)은 상기 제3 방향으로 하나의 필러 구조물들(130)을 둘러싸면서 연장된다.
상기 연결 패턴(254)은 서로 제3 방향으로 이웃하고 있는 워드 라인들(252) 사이에 구비되고, 동일한 층의 서로 이웃하는 워드 라인들(252)의 측벽을 서로 연결한다.
동일한 층에 형성되는 워드 라인들(252)은 상기 연결 패턴(254)에 의해 전기적으로 연결된다. 동일한 층에 형성된 워드 라인들 및 연결 패턴은 워드 라인 패턴(157)이라 하면서 설명한다. 상기 각 층의 워드 라인 패턴은 평면도에서 볼때 H자 형상을 가질 수 있다.
상기 연결 패턴(254)의 제1 방향으로의 사이에는 제1 절연막 패턴(106)이 구비된다. 또한, 상기 워드 라인들의 제3 방향의 사이 부위에는 제5 절연막 패턴이 구비된다.
상기 연결 패턴(254), 워드 라인들(252)은 동일한 도전 물질을 포함할 수 있다. 동일한 층에 구비되는 상기 연결 패턴(254) 및 워드 라인들(252)은 하나의 몸체일 수 있다.
실시예 1에서 설명한 것과 같이, 상기 연결 패턴들 및 워드 라인들은 베리어 금속막 및 금속막을 포함할 수 있다. 도 22를 참조하면, 각 층의 워드 라인(252)들은 상, 하부면과 상기 필러 구조물(130)의 측벽 상에 구비되는 상기 제1 베리어 금속막(251a)과 상기 제1 베리어 금속막(251a)과 접하는 제1 금속막(251b)을 포함한다. 상기 각 층의 연결 패턴(254)은 상, 하부면에 제2 베리어 금속막(251c)과, 상기 제2 베리어 금속막(251c)과 접하는 제2 금속막(251d)을 포함한다.
또한, 하나의 셀 블록에는 상기 제3 방향으로 복수개의 워드 라인들(252)이 구비될 수 있다. 상기 연결 패턴(254)은 하나의 셀 블록 내에 포함되는 워드 라인들(252)을 상기 제3 방향으로 서로 연결한다. 그러므로, 셀 블록의 가장자리인 셀 블록 경계부에 위치하는 워드 라인들(252)은 상기 연결 패턴(252)에 의해 서로 전기적으로 연결되지 않을 수 있다. 즉, 하나의 상기 워드 라인 패턴(257)은 하나의 셀 블록 내에 위치한다.
상기 최상부에 형성된 워드 라인들(252) 상에는 각각 스트링 선택 라인들(154)이 구비된다. 상기 스트링 선택 라인들(154)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 도시된 것과 같이, 상기 워드 라인들은 상기 제3 방향으로 하나의 필러 구조물(130)을 둘러싸면서 연장되며, 필러 구조물들(130)을 서로 공유하지 않는다. 그러므로, 상기 스트링 선택 라인들(154)은 상기 워드 라인들(252)과 실질적으로 동일한 형상을 가질 수 있다. 또한, 상기 스트링 선택 라인들(154)은 각각의 워드 라인들(252)과 상기 제1 방향으로 서로 마주하는 형상을 가질 수 있다.
그러나, 상기 스트링 선택 라인들(154)은 상기 제3 방향으로 전기적으로 분리되어야 하기 때문에, 상기 스트링 선택 라인(154)에는 연결 패턴(254)이 형성되어 있지 않다. 즉, 상기 스트링 선택 라인들 사이에 연결 패턴(254)이 구비되지 않아서, 상기 제3 방향으로 서로 이웃하는 스트링 선택 라인들(154)은 서로 분리된 형상을 갖는다.
한편, 상기 최하부의 워드 라인(252) 아래에는 그라운드 선택 트랜지스터가 구비되어야 한다. 그러므로, 상기 최하부 워드 라인(252) 아래의 도전 패턴은 그라운드 선택 라인(250, Ground Selection Line: GSL)으로 제공될 수 있다.
본 실시예에 따른 수직형 메모리 소자는 각 층의 워드 라인이 연결 패턴에 의해 셀 블록 단위로 각각 연결되어 있다. 그러므로, 상기 워드 라인들을 연결하기 위한 추가 배선이 필요하지 않게 된다. 따라서, 상기 수직형 메모리 소자에 포함되는 배선이 간단해질 수 있다.
도 23 내지 도 26은 도 21에 도시된 수직형 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
먼저, 도 5 내지 도 8을 참조로 설명한 공정들을 수행하여, 도 8에 도시된 구조를 형성한다.
도 23은 이하에서 설명하는 1차 식각 공정에서 식각되는 부위를 나타내는 사시도이다. 도 24는 상기 1차 식각 공정이 수행되었을 때의 계단형 패턴 구조물 부위를 나타내는 사시도이다.
도 23 및 24를 참조하면, 상기 계단형 패턴 구조물 상에 제4 절연막을 형성한다. 상기 제4 절연막(132), 상기 제1 절연막 패턴(106) 및 희생막 패턴(108)들을 1차 식각하여 상기 기판이 노출되는 제1 홀들(300)을 형성한다.
상기 1차 식각 공정에서, 상기 제1 홀들(300)의 내부는 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제2 방향으로 서로 이웃하는 제1 홀들(300) 사이의 상기 계단형 패턴 구조물(110)은 식각되지 않는다. 상기 계단형 패턴 구조물(110)에서 식각되지 않는 부위(302)가 후속 공정에서 연결 패턴이 형성되는 부위가 된다.
상기 제1 홀들(300)은 상기 제3 방향으로 서로 이웃하는 필러 구조물들(130) 사이 부위에 형성될 수 있다. 즉, 상기 제1 홀들(300) 사이의 계단형 패턴 구조물(110)은 상기 필러 구조물들(130)을 둘러싸면서 연장되는 형상을 가질 수 있다.
상기 제1 홀들(300) 내부에 노출된 기판에는 공통 소스 라인(Common Source Line: CSL) 역할을 수행하는 불순물 영역(도시안됨)을 형성할 수 있다. 상기 불순물 영역 상에, 예를 들어, 코발트 실리사이드 패턴, 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴을 형성할 수도 있다.
도 25는 이하에서 설명하는 2차 식각 공정에서 식각되는 부위를 나타내는 사시도이다. 도 26은 상기 2차 식각 공정이 수행되었을 때의 계단형 패턴 구조물 부위를 나타내는 사시도이다.
도 25 및 26을 참조하면, 상기 제1 홀(300) 내부를 충분히 채우는 절연막을 형성한 다음, 상기 계단형 패턴 구조물(110)의 상부면이 노출되도록 평탄화한다.
상기 계단형 패턴 구조물(110)에서, 상기 SSL이 형성되기 위한 최상부 층에서 연결 패턴 형성 부위(302)를 제거하여 제2 홀(304)을 형성한다. 즉, 상기 제2 홀(304)이 형성됨으로써, 상기 SSL이 형성되기 위한 최상부의 희생막 패턴(108h)들은 서로 분리된 형상을 갖게된다.
이 후에, 도 15 내지 도 17을 참조로 설명한 것과 동일하게 후속 공정들을 수행하여, 도 21에 도시된 수직형 반도체 소자를 형성한다.
전술한 것과 같이, 본 실시예에 따른 수직형 메모리 소자는 각 층의 워드 라인이 연결 패턴에 의해 셀 블록 단위로 각각 연결되어 있다. 그러므로, 상기 워드 라인들을 연결하기 위한 추가 배선이 필요하지 않게 된다. 따라서, 상기 수직형 메모리 소자에 포함되는 배선이 간단해지게 되어 수직형 메모리 소자를 보다 용이하게 형성할 수 있다.
도 27은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
도 27을 참조하면, 정보 처리 시스템(1100)은, 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자(1111)를 구비할 수 있다.
정보 처리 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 상기 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 상기 메모리 시스템(1110)에는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자(1111)를 포함함으로써, 정보 처리 시스템(1100)은 대용량의 데이터를 안정적으로 저장할 수 있다.
도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
본 발명은 수직형 비휘발성 메모리 소자에서 이용할 수 있다. 특히, 본 발명에 의하면 보다 간단한 공정을 통해 수직형 비휘발성 메모리 소자를 제조할 수 있다.
102 : 제1 절연막 104 : 희생막
106 : 제1 절연막 패턴 108 : 희생막 패턴
110 : 계단형 패턴 구조물 112 : 제2 절연막
114 : 채널홀들 116 : 반도체 패턴
120 : 박막 패턴 122 : 채널 패턴
124 : 제3 절연막 패턴 126 : 패드 패턴
130 : 필러 구조물 132 : 제4 절연막
134a, 134b : 제1 및 제2 트렌치
136: 분리막 패턴
138 : 제1 개구부 140c : 연결 구조물
140a, 140b : 제1 및 제2 적층 구조물들
142 : 갭 152a, 152b : 제1 및 제2 워드 라인
152c : 연결 패턴 153a, 153b : 제1 및 제2 워드 라인 구조물
154 : 스트링 선택 라인 158 : 콘택홀
160 : 콘택 플러그 162 : 배선 라인

Claims (10)

  1. 기판 상면에 수직한 제1 방향을 따라 연장되고, 채널 패턴을 포함하고, 상기 기판 상면에 평행하면서 서로 수직한 제2 및 제3 방향으로 배열되는 필러 구조물들;
    상기 필러 구조물들을 둘러싸면서, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되면서 적층되는 제1 워드 라인들을 포함하는 제1 워드 라인 구조물;
    상기 필러 구조물들을 둘러싸면서, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되면서 적층되는 제2 워드 라인들을 포함하고, 상기 제1 워드 라인 구조물과 상기 제3 방향으로 서로 이웃하게 배치되는 제2 워드 라인 구조물;
    동일한 층에 위치하는 상기 제1 및 제2 워드 라인들이 전기적으로 연결되도록 서로 이웃하는 상기 제1 및 제2 워드 라인들의 측벽을 서로 연결시키는 연결 패턴들; 및
    상기 제1 및 제2 워드 라인 구조물 상에, 상기 제3 방향으로 하나의 필러 구조물을 둘러싸면서 상기 제2 방향으로 연장되고, 분리된 형상을 갖는 스트링 선택 트랜지스터의 스트링 선택 라인들을 포함하는 수직형 반도체 소자.
  2. 제1항에 있어서, 동일한 층에 위치하는 상기 제1 및 제2 워드 라인들과 상기 연결 패턴들은 하나의 워드 라인 패턴을 구성하고, 상기 하나의 층을 이루는 워드 라인 패턴에는 하나의 콘택 플러그 및 상기 콘택 플러그와 연결되는 하나의 연결 배선이 각각 연결되는 수직형 반도체 소자.
  3. 제2항에 있어서, 상기 워드 라인 패턴은 설정된 블록 영역 내의 위치하는 제1 및 제2 워드 라인들이 전기적으로 연결되도록 블록 단위로 배치되는 수직형 반도체 소자.
  4. 제1항에 있어서, 상기 각 층의 연결 패턴들은 상기 제1 방향으로 서로 대향하게 배치되는 수직형 반도체 소자.
  5. 제1항에 있어서, 상기 제1 및 제2 워드 라인들은 상기 제3 방향으로 하나 이상의 필러 구조물들을 둘러싸면서 연장되는 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 제1 및 제2 워드 라인들은 상기 스트링 선택 라인보다 넓은 선폭을 갖는 수직형 반도체 소자.
  7. 제1항에 있어서, 상기 제1 및 제2 워드 라인과 연결 패턴은 동일한 도전 물질을 포함하는 수직형 반도체 소자.
  8. 제1항에 있어서, 상기 필러 구조물의 측벽 상에는 터널 절연막 패턴, 전하 저장막 패턴, 블로킹막 패턴이 순차적으로 적층된 박막 구조물을 포함하는 수직형 반도체 소자.
  9. 제1항에 있어서, 상기 스트링 선택 라인에서 상기 연결 패턴과 상기 제1 방향으로 서로 대향하는 부위는 측방으로 돌출되어 상대적으로 넓은 선폭을 갖는 수직형 반도체 소자.
  10. 기판 상면에 수직한 제1 방향을 따라 연장되고, 채널 패턴을 포함하고, 상기 기판 상면에 평행하면서 서로 수직한 제2 및 제3 방향으로 배열되는 필러 구조물들;
    상기 필러 구조물들을 둘러싸면서, 상기 제2 방향으로 연장되고, 상기 제3 방향으로 서로 평행하게 반복 배치되는 워드 라인들과, 상기 제3 방향으로 서로 평행하게 반복 배치되는 워드 라인들이 전기적으로 연결되도록 상기 워드 라인들의 측벽들을 서로 연결시키는 연결 패턴들을 포함하는 워드 라인 패턴; 및
    상기 최상부의 워드 라인 패턴보다 높게 구비되고, 상기 제3 방향으로 하나의 필러 구조물을 둘러싸면서 상기 제2 방향으로 연장되고, 분리된 형상을 갖는 스트링 선택 트랜지스터의 스트링 선택 라인들을 포함하는 수직형 반도체 소자.
KR1020130005325A 2013-01-17 2013-01-17 수직형 반도체 소자 KR102045288B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130005325A KR102045288B1 (ko) 2013-01-17 2013-01-17 수직형 반도체 소자
US14/156,607 US9306041B2 (en) 2013-01-17 2014-01-16 Vertical type semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130005325A KR102045288B1 (ko) 2013-01-17 2013-01-17 수직형 반도체 소자

Publications (2)

Publication Number Publication Date
KR20140093044A true KR20140093044A (ko) 2014-07-25
KR102045288B1 KR102045288B1 (ko) 2019-11-15

Family

ID=51164536

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130005325A KR102045288B1 (ko) 2013-01-17 2013-01-17 수직형 반도체 소자

Country Status (2)

Country Link
US (1) US9306041B2 (ko)
KR (1) KR102045288B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10192880B2 (en) 2016-11-08 2019-01-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR20190012951A (ko) * 2017-07-31 2019-02-11 삼성전자주식회사 수직형 메모리 장치
US10204919B2 (en) 2015-12-11 2019-02-12 Samsung Electronics Co., Ltd. Vertical memory device
KR20190125421A (ko) * 2017-03-07 2019-11-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자의 워드 라인 구조

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160094785A (ko) * 2015-02-02 2016-08-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9589981B2 (en) * 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
KR102650535B1 (ko) 2016-01-18 2024-03-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR102635843B1 (ko) 2016-02-26 2024-02-15 삼성전자주식회사 반도체 장치
KR20170119158A (ko) 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
JP2018160634A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
KR102369654B1 (ko) 2017-06-21 2022-03-03 삼성전자주식회사 반도체 장치
KR102373818B1 (ko) 2017-07-18 2022-03-14 삼성전자주식회사 반도체 장치
KR102401178B1 (ko) 2017-11-03 2022-05-24 삼성전자주식회사 3차원 반도체 소자
KR102344984B1 (ko) 2017-11-10 2021-12-29 삼성전자주식회사 수직형 반도체 소자
US11764062B2 (en) 2017-11-13 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US11587940B2 (en) 2018-10-08 2023-02-21 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
KR20210008983A (ko) 2019-07-15 2021-01-26 삼성전자주식회사 3차원 반도체 소자
KR20210014916A (ko) 2019-07-31 2021-02-10 삼성전자주식회사 수직형 메모리 장치
KR20210051275A (ko) 2019-10-30 2021-05-10 삼성전자주식회사 수직형 메모리 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100097859A1 (en) * 2008-10-16 2010-04-22 Samsung Electronics Co., Ltd. Nonvolatile memory device
KR20100081559A (ko) * 2009-01-06 2010-07-15 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
US20110147801A1 (en) * 2009-12-18 2011-06-23 Jae-Joo Shim Three-dimensional semiconductor device and method of fabricating the same
KR20110095697A (ko) * 2010-02-19 2011-08-25 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
US20110316072A1 (en) * 2010-06-24 2011-12-29 Samsung Electronics Co., Ltd. Semiconductor memory devices including asymmetric word line pads
KR20120053329A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20120100247A (ko) * 2011-03-03 2012-09-12 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 읽기 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
JP5376976B2 (ja) 2009-02-06 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8644046B2 (en) 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
JP4977180B2 (ja) 2009-08-10 2012-07-18 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP4982540B2 (ja) 2009-09-04 2012-07-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101698193B1 (ko) 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101623547B1 (ko) * 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
JP2012009512A (ja) 2010-06-22 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8237213B2 (en) 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR101736982B1 (ko) 2010-08-03 2017-05-17 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101771619B1 (ko) * 2011-02-09 2017-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 구동 방법
KR20130139602A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20140020628A (ko) * 2012-08-10 2014-02-19 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102161814B1 (ko) * 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100097859A1 (en) * 2008-10-16 2010-04-22 Samsung Electronics Co., Ltd. Nonvolatile memory device
KR20100081559A (ko) * 2009-01-06 2010-07-15 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
US20110147801A1 (en) * 2009-12-18 2011-06-23 Jae-Joo Shim Three-dimensional semiconductor device and method of fabricating the same
KR20110095697A (ko) * 2010-02-19 2011-08-25 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
US20110316072A1 (en) * 2010-06-24 2011-12-29 Samsung Electronics Co., Ltd. Semiconductor memory devices including asymmetric word line pads
KR20110140018A (ko) * 2010-06-24 2011-12-30 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
KR20120053329A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20120100247A (ko) * 2011-03-03 2012-09-12 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 읽기 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204919B2 (en) 2015-12-11 2019-02-12 Samsung Electronics Co., Ltd. Vertical memory device
US10192880B2 (en) 2016-11-08 2019-01-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR20190125421A (ko) * 2017-03-07 2019-11-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자의 워드 라인 구조
KR20210084678A (ko) * 2017-03-07 2021-07-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자의 워드 라인 구조
US11222903B2 (en) 2017-03-07 2022-01-11 Yangtze Memory Technologies Co., Ltd. Word line structure of three-dimensional memory device
US11792989B2 (en) 2017-03-07 2023-10-17 Yangtze Memory Technologies Co., Ltd. Word line structure of three-dimensional memory device
KR20190012951A (ko) * 2017-07-31 2019-02-11 삼성전자주식회사 수직형 메모리 장치

Also Published As

Publication number Publication date
KR102045288B1 (ko) 2019-11-15
US9306041B2 (en) 2016-04-05
US20140197481A1 (en) 2014-07-17

Similar Documents

Publication Publication Date Title
KR102045288B1 (ko) 수직형 반도체 소자
US10840256B2 (en) Vertical memory devices and methods of manufacturing the same
CN108231781B (zh) 竖直存储器装置
CN106024794B (zh) 半导体器件及其制造方法
US10418374B2 (en) Vertical memory devices
US10741571B2 (en) Vertical memory devices and methods of manufacturing the same
KR101784695B1 (ko) 수직형 메모리 장치 및 그 제조 방법
KR102624498B1 (ko) 수직형 메모리 장치 및 그 제조 방법
US10943922B2 (en) Vertical memory devices
US10559580B2 (en) Semiconductor memory device
KR20170126139A (ko) 수직형 메모리 장치
KR102653939B1 (ko) 수직형 메모리 장치의 제조 방법
KR20140105954A (ko) 수직형 메모리 장치 및 그 제조 방법
CN108389865B (zh) 具有倾斜栅电极的三维半导体存储器件
KR20150089138A (ko) 수직형 불휘발성 메모리 장치 및 그 제조 방법
US11063060B2 (en) Methods of manufacturing a vertical memory device
KR20140093116A (ko) 수직형 반도체 소자의 제조 방법
US20150145014A1 (en) Vertical memory devices
JP2019186540A (ja) 垂直型メモリ装置及びその製造方法
KR20160109989A (ko) 수직형 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant