KR20120100247A - 비휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른, 기판에 수직 방향으로 신장된 복수의 버티컬 스트링들을 갖는 비휘발성 메모리 장치의 읽기 방법은, 복수의 버티컬 스트링들 중 선택된 버티컬 스트링과 공통 소스 라인 사이의 채널 길이를 판별하는 단계; 상기 판별된 채널 길이에 대응하는 감지 방법을 선택하는 단계; 및 상기 선택된 감지 방법에 따라 감지 동작을 수행하는 단계를 포함한다. 본 발명에 따른 비휘발성 메모리 장치 및 그것의 읽기 방법은 비대칭 구조라도 버티컬 스트링과 공통 소스 라인 사이의 채널 길이에 따라 감지 동작을 다르게 함으로써, 읽기 동작의 신뢰성을 향상시킬 수 있다.

Description

비휘발성 메모리 장치 및 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE AND READING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 비대칭 구조로 구현된 메모리 블록에서 읽기 동작의 신뢰성을 향상시키는데 있다.
본 발명의 실시 예에 따른, 기판에 수직 방향으로 신장된 복수의 버티컬 스트링들을 갖는 비휘발성 메모리 장치의 읽기 방법은, 복수의 버티컬 스트링들 중 선택된 버티컬 스트링과 공통 소스 라인 사이의 채널 길이를 판별하는 단계; 상기 판별된 채널 길이에 대응하는 감지 방법을 선택하는 단계; 및 상기 선택된 감지 방법에 따라 감지 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 워드라인 컷들 사이에 하나의 비트라인에 연결되는 두 개의 버티컬 스트링들이 존재한다.
실시 예에 있어서, 상기 복수의 버티컬 스트링들은 워드라인 컷들 사이에 지그-재그 구조로 배치된다.
실시 예에 있어서, 상기 복수의 버티컬 스트링들 각각은, 비트라인과 버티컬 스트링의 채널 사이에 연결되고, 스트링 선택 라인에 연결된 게이트를 갖는 적어도 하나의 스트링 선택 트랜지스터; 상기 버티컬 스트링의 채널을 형성하기 위하여 직렬 연결되고, 각각이 워드라인에 연결된 게이트를 갖는 복수의 셀 트랜지스터들; 및 상기 버티컬 스트링의 채널과 상기 공통 소스 라인 사이에 연결되고, 접지 선택 라인에 연결된 게이트를 갖는 적어도 하나의 접지 선택 트랜지스터를 포함하고, 상기 적어도 하나의 스트링 선택 트랜지스터, 상기 복수의 셀 트랜지스터들, 및 상기 적어도 하나의 접지 선택 트랜지스터는 상기 기판에 수직 방향으로 적층된다.
실시 예에 있어서, 상기 선택된 감지 방법에 따라 상기 선택된 버티컬 스트링의 바이어스 전압이 제어된다.
실시 예에 있어서, 상기 선택된 감지 방법에 따라 상기 워드라인의 전압이 제어된다.
실시 예에 있어서, 상기 선택된 감지 방법에 따라 상기 접지 선택 라인의 전압이 제어된다.
실시 에에 있어서, 상기 선택된 감지 방법에 따라 감지 동작의 디벨럽 시간이 제어된다.
실시 예에 있어서, 상기 판별된 채널 길이가 기준 값 이상일 때, 상기 선택된 감지 방법은 상기 디벨럽 시간을 사전에 결정된 시간만큼 늘린다.
실시 예에 있어서, 상기 선택된 감지 방법에 따라 상기 선택된 버티컬 스트링의 바이어스 전압 및 감지 동작의 디벨럽 시간이 제어된다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 기판에 수직 방향으로 신장된 버티컬 스트링들을 갖는 복수의 메모리 블록들을 포함하고, 상기 메모리 블록들 각각은 워드라인 병합 구조로 구현되는 메모리 셀 어레이; 블록 선택 신호에 응답하여 상기 복수의 메모리 블록들 중 하나의 메모리 블록을 선택하는 블록 게이팅부; 입력 어드레스를 디코딩하여 상기 블록 선택 신호를 발생하는 어드레스 디코더; 비트라인들을 통하여 상기 메모리 셀 어레이에 연결되고, 외부와 데이터를 교환하도록 구성된 읽기 및 쓰기 회로; 및 상기 블록 게이팅부, 상기 어드레스 디코더, 및 상기 읽기 및 쓰기 회로를 제어하는 제어 로직을 포함하고, 상기 제어 로직은 선택된 버티컬 스트링과 공통 소스 라인 사이의 채널 길이에 따라 선택된 감지 방법으로 읽기 동작을 수행한다.
실시 예에 있어서, 상기 버티컬 스트링들 각각은 더미 워드라인에 연결된 게이트를 갖는 적어도 하나의 더미 셀을 포함한다.
실시 예에 있어서, 상기 버티컬 스트링들 각각은, 비트라인에 일단이 연결되고, 상부 스트링 선택 라인에 연결된 게이트를 갖는 상부 스트링 선택 트랜지스터; 및 상부 스트링 선택 트랜지스터의 타단과 버티컬 스트링의 채널에 연결되고, 하부 스트링 선택 라인에 연결된 게이트를 갖는 하부 스트링 선택 트랜지스터를 포함한다.
실시 예에 있어서, 상기 버티컬 스트링들 각각은, 버티컬 스트링의 채널에 일단이 연결되고, 상부 접지 선택 라인에 연결된 게이트를 갖는 상부 접지 선택 트랜지스터; 및 상부 접지 선택 트랜지스터의 타단과 상기 공통 소스 라인에 연결되고, 하부 접지 선택 라인에 연결된 게이트를 갖는 하부 접지 선택 트랜지스터를 포함한다.
실시 예에 있어서, 상기 메모리 블록들 각각은, 워드라인 컷들 사이에 지그-재그 패턴으로 배치된 적어도 두 개의 버티컬 스트링들을 포함한다.
실시 예에 있어서, 상기 메모리 블록들 각각은, 짝수 비트라인에 연결된 짝수 버티컬 스트링과 홀수 비트라인에 연결된 홀수 버티컬 스트링을 포함하고, 상기 짝수 버티컬 스트링 및 상기 홀수 버티컬 스트링은 워드라인 컷들 사이에서 지그-재그로 배치된다.
실시 예에 있어서, 상기 짝수 버티컬 스트링과 상기 공통 소스 라인 사이의 채널 길이는 상기 홀수 버티컬 스트링과 상기 공통 소스 라인 사이의 채널 길이보다 짧고, 상기 홀수 버티컬 스트링이 선택될 때 접지 선택 라인의 전압은, 상기 짝수 버티컬이 선택될 때 접지 선택 라인의 전압보다 높다.
실시 예에 있어서, 상기 짝수 버티컬 스트링과 상기 공통 소스 라인 사이의 채널 길이는 상기 홀수 버티컬 스트링과 상기 공통 소스 라인 사이의 채널 길이보다 짧고, 상기 홀수 버티컬 스트링이 선택될 때 감지 동작의 디벨럽 시간은, 상기 짝수 버티컬이 선택될 때 감지 동작의 디벨럽 시간보다 길다.
실시 예에 있어서, 상기 메모리 블록들 각각은, 워드라인 컷들 사이에서 지그-재그로 배치된 세 개의 버티컬 스트링들을 포함한다.
실시 예에 있어서, 상기 메모리 블록들 각각은, 워드라인 컷들 사이에서 지그-재그로 배치된 네 개의 버티컬 스트링들을 포함한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치 및 그것의 읽기 방법은 비대칭 구조라도 버티컬 스트링과 공통 소스 라인 사이의 채널 길이에 따라 감지 동작을 다르게 함으로써, 읽기 동작의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이 및 블록 게이팅부의 실시 예를 보여주는 블록도이다.
도 3은 도 1의 메모리 셀 어레이 및 블록 게이팅부를 보여주는 사시도이다.
도 4는 본 발명의 실시 예에 따른 워드라인 병합 구조로 구현된 메모리 블록을 예시적으로 보여주는 사시도이다.
도 5는 도 4에 도시된 메모리 블록의 상부면을 예시적으로 보여주는 도면이다.
도 6은 도 5에 도시된 절단면(I-I')에 대한 실시 예를 보여주는 도면이다.
도 7a는 본 발명의 실시 예에 따른 워드라인 병합 구조에서 짝수 필라들에 대응하는 버티컬 스트링의 회로도를 예시적으로 보여주는 도면이다.
도 7b는 본 발명의 실시 예에 따른 워드라인 병합 구조에서 홀수 필라들에 대응하는 버티컬 스트링의 회로도를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 감지 동작에 대한 제 1 실시 예를 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 감지 동작에 대한 제 2 실시 예를 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 감지 동작에 대한 제 3 실시 예를 보여주는 도면이다.
도 11은 본 발명이 적용되는 비대칭 구조의 다른 실시 예를 보여주는 도면이다.
도 12는 본 발명이 적용되는 비대칭 구조의 또 다른 실시 예를 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 감지 방법을 보여주는 흐름도이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다.
도 16은 본 발명의 실시 예에 따른 모비낸드에 대한 블록도이다.
도 17은 본 발명의 실시 예에 따른 SSD에 대한 블록도이다.
도 18은 도 17에 도시된 SSD를 갖는 컴퓨팅 시스템에 대한 블록도이다.
도 19은 도 17에 도시된 SSD를 갖는 전자기기에 대한 블록도이다.
도 20은 도 17에 도시된 SSD를 이용하는 서버 시스템에 대한 블록도이다.
도 21은 본 발명에 따른 휴대용 전자 장치를 예시적으로 보여주는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 블록 게이팅부(120), 어드레스 디코더(130), 읽기 및 쓰기 회로(140), 그리고 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz, z는 2 이상의 정수)를 포함한다. 여기서 메모리 블록들(BLK1~BLKz)은 제 1 및 제 3 방향들을 따라 신장된 평면 상에, 제 2 방향(혹은, 수직방향)을 따라 적층된 구조물을 형성한다.
각 메모리 블록은 기판 상에 수직 방향으로 신장된 복수의 버티컬 스트링들을 포함한다. 각 버티컬 스트링은 기판과 수직 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 수직 방향으로 적층되어 3차원 구조를 형성한다. 실시 예에 있어서, 메모리 셀 어레이(110)는 셀 당 하나 혹은 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다.
블록 게이팅부(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결된다. 블록 게이팅부(120)는 스트링 라인들(SS), 선택 라인들(S), 그리고 접지 라인들(GS)을 통해 어드레스 디코더(130)에 연결된다. 블록 게이팅부(120)는 어드레스 디코더(130)로부터 블록 선택 신호(BSS)를 입력받는다.
블록 게이팅부(120)는 블록 선택 신호(BSS)에 응답하여 메모리 셀 어레이(110)의 메모리 블록을 선택한다. 블록 게이팅부(120)는 선택된 메모리 블록의 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인 혹은 접지 선택 라인들(GSL)을 스트링 라인들(SS), 선택 라인들(S), 그리고 접지 라인 혹은 접지 선택 라인들(GSL)과 전기적으로 연결한다.
어드레스 디코더(130)는 스트링 라인들(SS), 선택 라인들(S), 그리고 접지 라인 혹은 접지 라인들(GS)을 통해 블록 게이팅부(120)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 외부로부터 어드레스(ADDR)를 입력받는다.
어드레스 디코더(130)는 입력된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(130)는 디코딩된 행 어드레스 중 디코딩된 블록 어드레스에 기반하여 블록 선택 신호(BSS)를 출력한다. 어드레스 디코더(130)는 선택 라인들(S) 중 디코딩된 행 어드레스에 대응하는 선택 라인을 선택하도록 구성된다. 어드레스 디코더(130)는 스트링 라인들(SS) 및 접지 라인 혹은 접지 라인들(GS) 중 디코딩된 행 어드레스에 대응하는 스트링 라인 및 접지 라인을 선택하도록 구성된다.
어드레스 디코더(130)는 입력된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(130)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기 회로(140)에 전달한다.
실시 예에 있어서, 어드레스 디코더(130)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 입력된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(130)로부터 디코딩된 열 어드레스(DCA)를 입력받는다. 디코딩된 열 어드레스(DCA)에 응답하여, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 선택한다.
실시 예에 있어서, 읽기 및 쓰기 회로(140)는 외부로부터 데이터를 입력받고, 입력된 데이터를 메모리 셀 어레이(110)에 저장한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 외부로 출력한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 저장한다. 즉, 읽기 및 쓰기 회로(140)는 카피-백(copy-back) 동작을 수행한다.
실시 예에 있어서, 읽기 및 쓰기 회로(140)는 페이지 버퍼(혹은 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(130)와 읽기 및 쓰기 회로(140)에 연결된다. 제어 로직(150)은 비휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 복수의 감지 방법들 중 선택된 어느 하나로 감지 동작(읽기 동작 혹은 검증 읽기 동작에서 이용됨)을 수행할 것이다. 여기서 감지 방법의 선택은, 선택된 버티컬 스트링과 공통 소스 라인 사이의 채널 길이에 따라 결정될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 선택된 버티컬 스트링과 공통 소스 라인 사이의 채널 길이에 따라 서로 다른 감지 방법으로 감지 동작을 수행함으로써, 비대칭 구조의 버티컬 스트링들에서도 동일한 감지 동작 특성을 가질 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 비대칭 구조라도 버티컬 스트링과 공통 소스 라인 사이의 채널 길이에 따라 감지 동작을 다르게 함으로써, 읽기 동작의 신뢰성을 향상시킬 수 있다.
도 2는 도 1의 메모리 셀 어레이(110) 및 블록 게이팅부(120)의 제 1 예를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 그리고 하나의 접지 선택 라인(GSL)을 통해 블록 게이팅부(120)에 연결된다.
블록 게이팅부(120)는 복수의 게이팅 회로들(121~12z)을 포함한다. 복수의 게이팅 회로들(121~12z)은 복수의 메모리 블록들(BLK1~BLKz)에 각각 대응한다. 복수의 게이팅 회로들(121~12z)은 각각 복수의 접지 회로들(GC1~GCz) 및 패스 회로들(PC1~PCz)을 포함한다. 각 게이팅 회로는 하나의 접지 회로와 하나의 패스 회로를 포함한다.
패스 회로들(PC1~PCz) 중 선택된 메모리 블록에 대응하는 패스 회로는 블록 선택 신호(BSS)에 응답하여, 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록의 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인(GSL)을 스트링 라인들(SS), 선택 라인들(S), 그리고 접지 라인(GS)과 전기적으로 연결한다.
접지 회로들(GC1~GCz) 중 비선택된 메모리 블록들에 대응하는 접지 회로는 비선택된 메모리 블록들 각각의 스트링 선택 라인들(SSL) 및 접지 선택 라인(GSL)에 저전압을 공급한다. 예를 들어, 접지 회로들(GC1~GCz)은 접지 전압(VSS)을 공급할 수 있다.
도 3은 도 1의 메모리 셀 어레이(110) 및 블록 게이팅부(120)를 보여주는 사시도이다. 도 3을 참조하면, 메모리 셀 어레이(110)는 3차원 구조(혹은 수직 구조)를 갖는다. 도 3을 참조하면, 메모리 셀 어레이(110)는 3차원 구조(혹은 수직 구조)를 갖는다. 예를 들어, 메모리 블록들(BLK1~BLKz)은 제 1 및 제 3 방향들을 따라 신장된 평면 상에, 제 2 방향을 따라 적층된 구조물을 형성한다.
블록 게이팅부(120)는 평면 구조를 갖는다. 블록 게이팅부(120)는 제 1 및 제 3 방향들을 따라 신장된 평면 상에 형성된다.
메모리 셀 어레이(110) 및 블록 게이팅부(120)는 금속층(ML, Metal Layers)를 통해 서로 연결된다. 금속층(ML)은 메모리 셀 어레이(110) 및 블록 게이팅부(120) 상에 형성된다. 메모리 셀 어레이(110)는 콘택 플러그들(CP)을 통해 금속층(ML)과 연결될 수 있다. 블록 게이팅부(120) 또한 콘택 플러그들(CP)을 통해 금속층(ML)과 연결될 수 있다.
도 3에서, 메모리 셀 어레이(110) 및 블록 게이팅부(120)의 일부에 콘택 플러그들(CP)이 도시되어 있다. 그러나, 콘택 플러그들(CP)은 메모리 셀 어레이(110) 및 블록 게이팅부(120)의 상단 어느 부분에도 제공될 수 있다.
실시 예에 있어서, 본 발명의 메모리 블록은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(Merged Wordline Structure)로 구현될 수 있다.
도 4는 본 발명의 실시 예에 따른 워드라인 병합 구조로 구현된 메모리 블록을 예시적으로 보여주는 사시도이다. 도 4를 참조하면, 기판 위에 워드라인 컷들 사이에는 적어도 하나의 접지 스트링 라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)이 적층된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다.
복수의 필라들이 적어도 하나의 접지 스트링 라인 기판(GSL), 복수의 워드라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)을 관통한다. 여기서 적어도 하나의 접지 스트링 라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)은 기판 형태로 구현된다. 또한, 복수의 필라들의 상부면에는 비트라인들(BL)이 연결된다.
도 5는 도 4에 도시된 메모리 블록의 상부면을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 워드라인 컷들(WL Cut) 내부에는 공통 소스 라인들(CSL1, CSL2)이 존재하고, 워드라인 컷들(WL Cut) 사이에는 스트링 선택 라인 컷(SSL Cut)이 존재한다.
짝수 필라들(PLe1, PLe2)로부터 공통 소스 라인들(CSL1 1, CSL2)까지의 채널 길이(Le)가 홀수 필라들(PLo1, PLo2)로부터 공통 소스 라인들(CSL1, CSL2)까지의 채널 길이(Lo)와 다르기 때문에, 짝수 필라들(PLe1, PLe2)와 제 1 공통 소스 라인(CSL1) 사이의 채널 저항(R_Le)도 홀수 필라들(PLo1, PLo2)와 제 2 공통 소스 라인(CSL2) 사이의 채널 저항(R_Lo)도 다르다. 예를 들어, 짝수 필라들(PLe1, PLe2)와 제 1 공통 소스 라인(CSL1) 사이의 채널 저항(R_Le)은 홀수 필라들(PLo1, PLo2)와 제 2 공통 소스 라인(CSL2) 사이의 채널 저항(R_Lo)보다 작다.
도 6은 도 5에 도시된 절단면(I-I')에 대한 실시 예를 보여주는 도면이다.
기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들어, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들어, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(혹은 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(112~113)이 제공된다. 복수의 도핑 영역들(112~113)은 기판(111) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 복수의 도핑 영역들(112~113)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들어, 복수의 도핑 영역들(112~113)은 N 도전형을 가질 수 있다. 이하에서, 도핑 영역들(112~113)은 N 도전형을 갖는 것으로 가정한다. 그러나, 도핑 영역들(112~113)은 N 도전형을 갖는 것으로 한정되지 않는다.
도핑 영역들(112~113) 사이에서, 복수의 절연 물질들(114)이 제 2 방향(즉, 기판과 수직 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(114,114a)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 복수의 절연 물질들(114, 114a)은 제 1 방향을 따라 신장된다. 실시 예에 있어서, 복수의 절연 물질들(114, 114a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 실시 예에 있어서, 복수의 절연 물질들(114, 114a) 중 기판(111)과 접촉하는 절연 물질(114a)의 두께는 다른 절연 물질들(114)의 두께보다 얇을 수 있다.
도핑 영역들(112~113) 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(114, 114a)을 관통하는 복수의 필라들(PLe1, PLe2, PLo1, PLo2)이 제공된다. 실시 예에 있어서, 복수의 필라들(PLe1, PLe2, PLo1, PLo2)은 절연 물질들(114, 114a)을 관통하여 기판(111)과 접촉할 수 있다. 여기서 필라(PLe1) 및 필라(PLe2)는 어느 하나의 짝수 비트라인에 연결되고, 필라(PLo1, PLo2)는 어느 하나의 홀수 비트라인에 연결된다.
실시 예에 있어서, 복수의 필라들(PLe1, PLe2, PLo1, PLo2) 각각은 다층으로 구성될 수 있다. 복수의 필라들(PLe1, PLe2, PLo1, PLo2)은 채널막들 및 내부 물질들을 포함할 수 있다. 복수의 필라들(PLe1, PLe2, PLo1, PLo2) 각각에서, 내부 물질 및 내부 물질을 둘러싸는 채널막이 제공될 수 있다. 채널막들은 제 1 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 예를 들어, 채널막들은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 이하에서, 채널막들은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막들은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들어, 채널막들은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들은 절연 물질을 포함한다. 예를 들어, 내부 물질들은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들어, 내부 물질들은 에어 갭(air gap)을 포함할 수 있다.
복수의 절연 물질들(114) 및 복수의 필라들(PLe1, PLe2, PLo1, PLo2)의 노출된 표면들 상에 정보 저장막들이 제공된다. 실시 예에 있어서, 정보 저장막들의 두께는 절연 물질들(114) 사이의 거리보다 작을 수 있다. 실시 예에 있어서, 복수의 필라들(PLe1, PLe2, PLo1, PLo2)은 지그-재그(Zig-Zag) 구조 배치될 것이다. 이러한 지그-재그 구조는 메모리 셀의 면적을 감소시키는 효과가 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(116)의 노출된 표면들 상에 도전 물질들(CM1~CM8)이 제공된다. 더 상세하게는, 절연 물질들(112, 112a) 중 상층의 절연 물질의 하부면에 제공된 정보 저장막과 하층의 절연 물질의 상부면에 제공된 정보 저장막 사이에, 제 1 방향을 따라 신장되는 도전 물질들(CM1~CM8)이 제공된다.
복수의 필라들(PLe1, PLe2, PLo1, PLo2) 상에 복수의 드레인들(320)이 제공되고, 드레인들(320) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들이 제공된다. 비트 라인들은 드레인들과 연결된다. 실시 예에 있어서, 드레인들 및 비트 라인들은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 실시 예에 있어서, 비트 라인들은 금속성 도전 물질들을 포함할 수 있다. 실시 예에 있어서, 비트 라인들은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
필라들(PLe1, PLe2, PLo1, PLo2) 각각은 인접한 정보 저장막들, 그리고 인접한 도전 물질들과 함께 하나의 버티컬 스트링(vertical string)을 구성한다. 즉, 필라들(PLe1, PLe2, PLo1, PLo2)은 정보 저장막들 및 복수의 도전 물질들과 함께 복수의 버티컬 스트링들을 형성한다. 버티컬 스트링들 각각은 기판과 수직 방향으로 적층된 복수의 셀 트랜지스터들을 포함한다.
스트링 선택 라인(SSL)은 상부 스트링 선택 라인들(SSLu1, SSLu2) 및 하부 스트링 선택 라인들(SSLd1, SSLd2)을 포함한다. 여기서, 상부 스트링 선택 라인들(SSLu1, SSLu2) 및 하부 스트링 선택 라인들(SSLd1, SSLd2)은 스트링 선택 라인 컷(SSL cut)에 의하여 분리된다. 그러나 본 발명의 스트링 선택 라인(SSL)이 여기에 한정될 필요는 없다. 본 발명의 스트링 선택 라인(SSL)은 적어도 하나의 라인으로 구현될 수 있다.
접지 선택 라인(GSL)은 상부 접지 선택 라인(GSLu) 및 하부 접지 선택 라인(GSLd)을 포함한다. 그러나 본 발명의 접지 선택 라인(GSL)이 여기에 한정될 필요는 없다. 본 발명의 접지 선택 라인(GSL)은 적어도 하나의 라인으로 구현될 수 있다.
공통 소스 라인(CSL)은 제 1 및 제 2 공통 소스 라인들(CSL1, CSL2)을 포함한다. 도시되지 않았지만, 공통 소스 라인들(CSL1, CSL2)은 서로 전기적으로 연결되어 있다. 공통 소스 라인들(CSL1, CSL2)은 복수의 도핑 영역들(112, 113) 위에 신장되어 있으며, 워드라인 컷 내부에 포함된다.
도 6에 도시된 바와 같이, 워드라인 병합 구조에서 짝수 필라들(PLe1, PLe2)로부터 공통 소스 라인들(CSL1, CSL2)까지의 채널 길이(Le)는, 홀수 필라들(PLo1, PLo2)로부터 공통 소스 라인들(CSL1, CSL2)까지의 채널 길이(Lo)와 다르다. 여기서 채널 길이들(Le, Lo)은 접지 선택 트랜지스터(GST)의 채널 길이이다. 예를 들어, 짝수 필라들(PLe1, PLe2)로부터 공통 소스 라인들(CSL1, CSL2)까지의 채널 길이(Le)는, 홀수 필라들(PLo1, PLo2)로부터 공통 소스 라인들(CSL1, CSL2)까지의 채널 길이(Lo)보다 짧다.
도 7a는 본 발명의 실시 예에 따른 워드라인 병합 구조에서 짝수 필라들(PLe1, PLe2)에 대응하는 버티컬 스트링(짝수 버티컬 스트링)의 회로도를 예시적으로 보여주는 도면이다. 도 7a를 참조하면, 버티컬 스트링은, 짝수 비트라인(Even BL)과 버티컬 스트링의 채널 사이에 연결된 적어도 하나의 스트링 선택 트랜지스터들(SSTu, SSTd), 버티컬 스트링의 채널에 형성된 직렬 연결된 복수의 메모리 셀들(MC0~MCm), 버티컬 스트링의 채널과 공통 소스 라인(CSL) 사이에 연결된 적어도 하나의 접지 선택 트랜지스터들(GSTu, GSTd), 메모리 셀(MC0)과 접지 선택 트랜지스터(GSTu) 사이의 더미 셀(DC0), 메모리 셀 (MCm)과 스트링 선택 트랜지스터(SSTd) 사이의 더미 셀(DC1)을 포함한다.
여기서, 적어도 하나의 스트링 선택 트랜지스터들(SSTu, SSTd)는 스트링 선택 라인들(SSLu, SSLd)이 연결된 게이트들을 갖고, 메모리 셀들(MC0~MCm)은 워드 라인들(WL<0>~WL<m>)이 연결된 게이트들을 갖고, 적어도 하나의 접지 선택 트랜지스터들(GSTu, GSTd)은 접지 선택 라인들(GSLu, GSLd)이 연결된 게이트들을 갖고, 더미 셀들(DC0, DC1)은 더미 워드라인들(Dummy WL<0>, Dummy WL<1>)이 연결된 게이트를 갖는다.
한편, 도 7a를 다시 참조하면, 짝수 버티컬 스트링은 채널 저항(R_Le)을 통하여 공통 소스 라인(CSL)에 연결된다.
도 7b는 본 발명의 실시 예에 따른 워드라인 병합 구조에서 홀수 필라들(PLo1, PLo2)에 대응하는 버티컬 스트링(홀수 버티컬 스트링)의 회로도를 예시적으로 보여주는 도면이다. 도 7b를 참조하면, 홀수 버티컬 스트링은 채널 저항(R_Lo)을 통하여 공통 소스 라인(CSL)에 연결된다.
도 5, 도 6, 도7a 및 도 7b에 도시된 바와 같이, 짝수 비트라인(BLe)에 연결된 버티컬 스트링(이하, '짝수 버티컬 스트링')과 홀수 비트라인(BLo)에 연결된 버티컬 스트링(이하, '홀수 버티컬 스트링')은, 서로 다른 채널 저항들(R_Le, R_Lo)을 통하여 공통 소스 라인(CSL)에 연결됨을 알 수 있다. 즉, 짝수 버티컬 스트링과 홀수 버티컬 스트링이 비대칭 구조이기 때문에, 짝수 버티컬 스트링의 동작과 홀수 버티컬 스트링의 동작에 있어서 전기적인 특성 차이가 발생될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 감지 동작시 버티컬 스트링들의 비대칭 구조로 인하여 발생될 수 있는 전기적 특성 차이를 제거 혹은 최소화시키도록 구현될 것이다.
아래에서는 비대칭 구조의 버티컬 스트링들에 있어서, 감지 동작에 대한 보정 방법에 대하여 설명하도록 하겠다. 여기서, 감지 동작에 대한 보정 방법은, 동일한 문턱전압을 갖는 메모리 셀에 대하여 동일한 감지 동작 특성을 갖도록 할 것이다. 즉, 본 발명의 실시 예에 따른 감지 동작은 짝수 버티컬 스트링과 홀수 버티컬 스트링들 각각에 대하여 서로 다른 감지 방법들을 이용할 것이다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 감지 동작에 대한 제 1 실시 예를 보여주는 도면이다. 도 7a, 도 7b 및 도 8를 참조하면, 짝수 버티컬 스트링(즉, 홀수 비트라인에 연결된 버티컬 스트링)의 감지 동작시 접지 선택 라인들(GSLu, GSLd)에 읽기 패스 전압(VREAD)이 인가되고, 홀수 버티컬 스트링(즉, 짝수 비트라인에 연결된 버티컬 스트링)의 감지 동작시 접지 선택 라인들(GSLu, GSLd)에 읽기 패스 전압(VREAD)보다 소정의 레벨만큼 높은 전압이 인가된다. 즉, 짝수 스트링의 채널 저항(R_Le)보다 큰 채널 저항(R_Lo)을 갖는 홀수 스트링의 경우에, 접지 선택 라인(GSLu, GSLd)에 인가되는 전압을 높힘으로써 보다 큰 전류가 채널에 흐르게 한다. 이로써, 보다 큰 채널 저항(R_Lo)에 전류가 공통 소스 라인(CSL)로 잘 빠지지 않는 전기적 특성이, 보다 큰 전류를 흐르게 함으로써 보정된다.
다른 실시 예에 있어서, 짝수 버티컬 스트링(즉, 홀수 비트라인에 연결된 버티컬 스트링)의 감지 동작시 접지 선택 라인들(GSLu, GSLd)에 읽기 패스 전압(VREAD)이 인가되고, 홀수 버티컬 스트링(즉, 짝수 비트라인에 연결된 버티컬 스트링)의 감지 동작시 상부 접지 선택 라인(GSLu)에 읽기 패스 전압(VREAD)이 인가되고, 하부 접지 선택 라인(GSLd)에 읽기 패스 전압(VREAD)보다 소정의 레벨만큼 높은 전압이 인가된다.
추가로, 감지 동작시 선택 라인들(SSLu, SSLd) 및 비선택 워드라인들(Unsel. WLs)에 읽기 패스 전압(VREAD)이 인가되고, 선택된 워드라인(Sel. WL)에 읽기 전압(Vrd)이 인가된다.
도 8을 다시 참조하면, 짝수 비트라인 프리차지 구간에서 짝수 비트라인은 프리차지 전압(VBL)로 인가되고, 짝수 비트라인 디벨렙 구간에서 대응하는 메모리의 셀의 데이터에 따라 프리 차지 전압(VBL)을 유지하거나 접지 전압으로 떨어진다. 마찬가지로, 홀수 비트라인 프리차지 구간에서 홀수 비트라인은 프리차지 전압(VBL)로 인가되고, 홀수 비트라인 디벨렙 구간에서 대응하는 메모리의 셀의 데이터에 따라 프리 차지 전압(VBL)을 유지하거나 접지 전압으로 떨어진다.
도 8에 도시된 바와 같이, 본 발명의 실시 예에 따른 감지 동작은, 짝수 버티컬 스트링과 홀수 버티컬 스트링에 따라 접지 선택 라인(GSLu, GSLd)에 인가되는 전압을 가변함으로써, 홀수 비트라인의 감지 동작 특성과 짝수 비트라인의 감지 동작의 특성이 유사하다.
도 8에서 감지 동작시 짝수 버티컬 스트링인지 혹은 홀수 버티컬 스트링인지에 따라 접지 선택 라인(GSL)에 인가되는 전압이 제어된다. 그러나 본 발명의 감지 동작이 반드시 접지 선택 라인(GSL)의 전압 제어에 한정되지 않는다. 본 발명의 감지 동작은, 짝수 버티컬 스트링인지 혹은 홀수 버티컬 스트링인지에 따라 스트링 선택 라인(SSL), 혹은, 더미 워드라인(Dummy WL), 혹은, 비선택된 워드라인들(Unsel. WLs)의 전압 제어를 할 수 있다.
도 9는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 감지 동작에 대한 제 2 실시 예를 보여주는 도면이다. 도 7a, 도 7b 및 도 9를 참조하면, 감지 동작시 짝수 버티컬 스트링(즉, 홀수 비트라인에 연결된 버티컬 스트링)의 디벨럽 시간(tde)은 홀수 버티컬 스트링(즉, 짝수 비트라인에 연결된 버티컬 스트링)의 디벨럽 시간(tdo)보다 짧다. 즉, 짝수 스트링의 채널 저항(R_Le)보다 큰 채널 저항(R_Lo)을 갖는 홀수 스트링의 경우에, 보다 긴 시간동안 디벨럽 동작이 수행된다. 이로써, 보다 큰 채널 저항(R_Lo)를 갖는 홀수 스트링의 감지 동작은 프리차지 전압(VBL)로부터 온/오프 레벨까지 빠지도록 충분한 시간을 디벨럽함으로써, 온/오프 셀의 판별 오류를 방지할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 감지 동작은, 도 8에 도시된 접지 선택 라인(GSL)의 인가 전압 레벨 제어 방법 및 도 9에 도시된 디벨럽 시간 제어 방법의 조합으로 구현될 수 있다.
도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 감지 동작에 대한 제 3 실시 예를 보여주는 도면이다. 도 7a, 도 7b 및 도 10을 참조하면, 짝수 버티컬 스트링(즉, 홀수 비트라인에 연결된 버티컬 스트링)의 감지 동작시 접지 선택 라인들(GSLu, GSLd)에 읽기 패스 전압(VREAD)이 인가되고, 홀수 버티컬 스트링(즉, 짝수 비트라인에 연결된 버티컬 스트링)의 감지 동작시 접지 선택 라인들(GSLu, GSLd)에 읽기 패스 전압(VREAD)보다 소정의 레벨만큼 높은 전압이 인가되고, 짝수 버티컬 스트링(즉, 홀수 비트라인에 연결된 버티컬 스트링)의 디벨럽 시간(tde)은 홀수 버티컬 스트링(즉, 짝수 비트라인에 연결된 버티컬 스트링)의 디벨럽 시간(tdo)보다 짧다.
도 4에 도시된 메모리 블록은 워드라인 병합 구조이고, 도 5에 도시된 2개 필라들은 지그-재그 구조로 배치된다. 그러나 본 발명이 반드시 워드라인 병합 구조 혹은 2개의 필라들이 지그-재그로 배치된다고 한정될 필요는 없다. 본 발명은 복수의 필라들이 비대칭 구조로 배치되는 다양한 구조에 적용가능하다.
도 11은 본 발명이 적용되는 비대칭 구조의 제 1 실시 예를 보여주는 도면이다. 도 11을 참조하면, 제 1 비트라인(BLa1)에 연결된 제 1 필라들(PLa1, PLa2)로부터 공통 소스 라인(CSL) 까지의 채널 길이, 제 2 비트라인(BLb1)에 연결된 제 2 필라들(PLb1, PLb2)로부터 공통 소스 라인(CSL) 까지의 채널 길이, 제 3 비트라인(BLc1)에 연결된 제 2 필라들(PLc1, PLc2)로부터 공통 소스 라인(CSL) 까지의 채널 길이는 서로 다르다. 여기서, 3개의 필라들(PLa1, PLb1, PLc1)은 공통 소스 라인(CSL)과 스트링 선택 라인 컷(SSL cut) 사이에 지그-재그로 배치된다.
본 발명의 실시 예에 따른 감지 동작은, 제 1 비트라인(BLa1)에 연결된 메모리 셀에 대한 감지 방법, 제 2 비트라인(BLb1)에 연결된 메모리 셀에 대한 감지 방법, 제 3 비트라인(BLc1)에 연결된 메모리 셀에 대한 감지 방법을 다르게 할 수 있다.
도 12는 본 발명이 적용되는 비대칭 구조의 제 2 실시 예를 보여주는 도면이다. 도 12를 참조하면, 제 1 비트라인들(BLa1,BLa2)에 연결된 필라들(PL1, PL4)로부터 공통 소스 라인(CSL)까지의 채널 길이는, 제 2 비트라인들(BLb1,BLb2)에 연결된 필라들(PL2, PL3)로부터 공통 소스 라인(CSL)까지의 채널 길이와 다르다. 여기서, 4개의 필라들(PL1, PL2, PL3, PL4)은 공통 소스 라인(CSL)과 스트링 선택 라인 컷(SSL cut) 사이에 지그-재그로 배치된다.
본 발명의 실시 예에 따른 감지 동작은, 제 1 비트라인(BLa1,BLa2)에 연결된 메모리 셀에 대한 감지 방법, 제 2 비트라인(BLb1, BLb2)에 연결된 메모리 셀에 대한 감지 방법을 다르게 할 수 있다.
도 13은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 감지 방법을 보여주는 흐름도이다. 도 1 및 도 13을 참조하면, 감지 방법은 다음과 같다.
제어 로직(150, 도 1 참조)은 감지 동작을 수행할 버티컬 스트링과 공통 소스 라인(CSL) 사이의 채널 길이를 판별한다. 여기서 판별 동작은, 버티컬 스트링이 연결된 비트라인이 홀수인지 혹은 짝수인지에 따라 결정될 수 있다(S110).
제어 로직(150)은 판별된 채널 길이에 대응하는 감지 방법에 따라 버티컬 스트링에 연결된 메모리 셀의 데이터를 감지한다. 여기서, 제어 로직(150)은 복수의 감지 방법들을 수행할 수 있으며, 판별된 채널 길이에 따라 복수의 감지 방법들 중 어느 하나에 따라 감지 동작을 수행할 것이다(S120).
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 버티컬 스트링과 공통 소스 라인(CSL) 사이의 채널 길이에 대응하는 감지 방법으로 감지 동작을 수행한다.
본 발명은 다양한 장치들에 응용 가능하다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 메모리 제어기(1200)를 포함한다. 비휘발성 메모리 장치(1100)는, 도 1에 도시된 비휘발성 메모리 장치(100)와 동일한 구성 및 동작으로 구현된다. 한편, 메모리 시스템에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 미국 공개 번호 US 2010-0082890에서 설명될 것이다.
도 15는 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다. 도 15를 참조하면, 메모리 카드(2000)는 플래시 메모리 장치(2100), 버퍼 메모리 장치(2200) 및 그것들을 제어하는 메모리 제어기(2300)를 포함한다.
플래시 메모리 장치(2100)는 도 1에 도시된 비휘발성 메모리 장치(100)와 동일한 구성 및 동작으로 구현된다. 버퍼 메모리 장치(2200)는 메모리 카드(2000)의 동작 중 생성되는 데이터를 임시로 저장하기 위한 장치이다. 버퍼 메모리 장치(2200)는 디램 혹은 에스램 등으로 구현될 수 있다. 메모리 제어기(2300)는 호스트 및 플래시 메모리(2100)에 사이에 연결된다. 호스트로부터의 요청에 응답하여, 메모리 제어기(2300)는 플래시 메모리 장치(2100)를 억세스한다. 메모리 제어기(2300)는 마이크로 프로세서(2310), 호스트 인터페이스(2320), 및 플래시 인터페이스(2330)를 포함한다. 마이크로 프로세서(2310)는 펌웨어(firmware)를 동작하도록 구현된다. 호스트 인터페이스(2320)는 호스트와 플래시 인터페이스(2330) 사이에 데이터 교환을 수행하기 위한 카드(예를 들어, MMC) 프로토콜을 통해 호스트와 인터페이싱한다.
이러한 메모리 카드(2000)는 멀티미디어 카드(Multimedia Card: MMC), 보안 디지털(Security Digital: SD), miniSD, 메모리 스틱(Memory Stick), 스마트미디어(SmartMedia), 트랜스플래시(TransFlash) 카드 등에 적용가능하다. 한편, 메모리 카드(2000)에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 미국 공개 번호 US 2010-0306583에서 설명될 것이다.
도 16은 본 발명의 실시 예에 따른 모비낸드에 대한 블록도이다. 도 32를 참조하면, 모비낸드(3000)는 낸드 플래시 메모리 장치(3100) 및 제어기(3200)를 포함할 수 있다. 모비낸드(3000)는 MMC 4.4(다른 말로, eMMC) 규격을 지원한다.
낸드 플래시 메모리 장치(3100)는 단품의 낸드 플래시 메모리 장치들이 하나의 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층됨으로써 구현될 수 있다. 단품의 낸드 플래시 메모리 장치는, 도 1에 도시된 비휘발성 메모리 장치(100)와 동일한 구성 및 동작으로 구현된다. 제어기(3200)는 제어기 코어(3210), 호스트 인터페이스(3220) 및 낸드 인터페이스(3230)를 포함한다. 제어기 코어(3210)는 모비낸드(3000)의 전반적인 동작을 제어한다. 호스트 인터페이스(3220)는 제어기(3210)와 호스트의 MMC(Multi Media Card) 인터페이싱을 수행한다. 낸드 인터페이스(3230)는 낸드 플래시 메모리 장치(3100)와 제어기(3200)의 인터페이싱을 수행한다. 모비낸드(3000)는 호스트로부터 전원전압들(Vcc, Vccq)을 인가받는다. 여기서, 전원전압(Vcc: 3V)은 낸드 플래시 메모리 장치(3100) 및 낸드 인터페이스(3230)에 공급되고, 전원전압(Vccq: 1.8V/3V)은 제어기(3200)에 공급된다.
본 발명에 따른 모비낸드(3000)는 대용량의 데이터를 저장하는 데 유리할 뿐 아니라, 향상된 읽기 동작 특성을 갖는다. 본 발명에 따른 모비낸드(3000)는 소형 및 저전력이 요구되는 모바일 제품(예를 들어, 갤럭시S, 아이폰 등)에 응용 가능하다.
한편, 본 발명은 솔리드 스테이트 드라이버(Solid State Drive: 이하, 'SSD'라고 함)에 적용가능하다.
도 17은 본 발명의 실시 예에 따른 SSD에 대한 블록도이다. 도 17을 참조하면, SSD(4000)는 복수의 플래시 메모리 장치들(4100) 및 SSD 제어기(4200)를 포함한다.
단품의 플래시 메모리 장치(4100)는, 도 1에 도시된 비휘발성 메모리 장치(100)와 동일한 구성 및 동작으로 구현된다. SSD 제어기(4200)는 복수의 플래시 메모리 장치들(4100)을 제어한다. SSD 제어기(4200)는 중앙처리장치(4210), 호스트 인터페이스(4220), 캐쉬 버퍼(4230), 및 플래시 인터페이스(4240)를 포함한다. 호스트 인터페이스(4220)는 중앙처리장치(4210)의 제어에 따라 호스트와 ATA 프로토콜 방식으로 데이터를 교환한다. 여기서 호스트 인터페이스(4220)는 SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, ESATA(External SATA) 인터페이스 등 중에서 어느 하나이다. 호스트 인터페이스(4220)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(4210)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼(4230)를 통해 전달된다.
캐쉬 버퍼(4230)는 외부와 플래시 메모리 장치들(4100) 간의 이동 데이터를 임시로 저장한다. 또한, 캐쉬 버퍼(4230)는 중앙처리장치(4210)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. 캐쉬 버퍼(4230)는 일종의 버퍼 메모리로 간주할 수 있으며, 에스램(SRAM)으로 구현될 수 있다. 도 31에서 캐쉬 버퍼(4230)는 SSD 제어기(4200) 내부에 포함되지만, 본 발명이 반드시 여기에 한정될 필요는 없다. 본 발명에 따른 캐쉬 버퍼는 SSD 제어기(4200)의 외부에 포함될 수 있다.
플래시 인터페이스(4240)는 저장 장치로 사용되는 플래시 메모리 장치들(4100)과 SSD 제어기(4200) 사이의 인터페이싱을 수행한다. 플래시 인터페이스(4240)는 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리를 지원하도록 구성될 수 있다. 한편, SSD(400)에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 미국 공개 번호 US 2010-0082890에서 설명될 것이다.
도 18은 도 17에 도시된 SSD(4000)를 갖는 컴퓨팅 시스템에 대한 블록도이다. 도 18을 참조하면, 컴퓨팅 시스템(5000)은, 중앙처리장치(5100), 롬(5200), 램(5300), 입출력 장치(5400), 및, SSD(5500)를 포함한다.
중앙처리장치(5100)는 시스템 버스에 연결된다. 롬(5200)은 컴퓨팅 시스템(5000)을 동작하는데 필요한 데이터가 저장된다. 이러한 데이터에는 개시 명령 시퀀스, 혹은 기본적인 입/출력 동작 시스템(예를 들어, BIOS) 시퀀스 등이다. 램(5300)은 중앙처리장치(5100)가 실행될 때 생성되는 데이터가 임시로 저장된다. 입출력 장치(5400)는, 실시 예에 있어서, 키보드, 포인팅 장치(마우스), 모니터, 모뎀, 등이 입출력 장치 인터페이스를 통하여 시스템 버스에 연결된다. SSD(5500)는 읽기 가능한 저장 장치로써, 도 17에 도시된 SSD(4000)와 동일하게 구현된다.
도 19는 도 17에 도시된 SSD(4000)를 갖는 전자기기에 대한 블록도이다. 도 19을 참조하면, 전자기기(6000)는, 프로세서(6100), 롬(6200), 램(6300), 및 플래시 인터페이스(6400), 및 SSD(6500)을 포함한다.
프로세서(6100)는 펌웨어 코드 혹은 임의의 코드를 실행하기 위하여 램(6300)을 억세스한다. 또한, 프로세서(6100)는 개시 명령 시퀀스 혹은 기본 입출력 동작 시스템 시퀀스들과 같은 고정 명령 시퀀스들을 실행하기 위하여 롬(6200)에 억세스한다. 플래시 인터페이스(6400)는 전자기기(6000)와 SSD(6500) 사이의 인터페이싱을 수행한다. SSD(6500)는 전자기기(6000)에 착탈이 가능할 수 있다. SSD(6500)는, 도 17에 도시된 SSD(4000)와 동일하게 구현된다.
본 발명의 전자기기(6000)는 셀룰러 폰, 개인 디지털 보조기(Personal Digital Assistants: PDAs), 디지털 카메라, 캠코더, 및 휴대용 오디오 재생장치(예를 들어, MP3), PMP 등이 될 수 있다.
도 20은 도 17에 도시된 SSD(4000)를 이용하는 서버 시스템에 대한 블록도이다. 도 20을 참조하면, 서버 시스템(7000)은 서버(7100), 및 서버(7100)를 동작하는 데 필요한 데이터를 저장하는 SSD(7200)를 포함한다. 여기서 SSD(7200)는, 도 17에 도시된 SSD(4000)와 동일한 구성 및 동일한 동작으로 구현된다.
서버(7100)는 응용 통신 모듈(7110), 데이터 처리 모듈(7120), 업그레이드 모듈(7130), 스케줄링 센터(7140), 로컬 리소스 모듈(7150), 및 리페어 정보 모듈(7160)을 포함한다. 응용 통신 모듈(7110)은 서버(7100)와 네트워크에 연결된 컴퓨팅 시스템과 통신하거나 혹은 서버(7100)과 SSD(7200)이 통신하도록 구현된다. 응용 통신 모듈(7110)은 사용자 인터페이스를 통하여 인가된 데이터 혹은 정보를 데이터 처리 모듈(7120)로 전송한다. 데이터 처리 모듈(7120)은 로컬 리소스 모듈(7150)에 링크된다. 여기서 로컬 리소스 모듈(7150)은 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 인가한다. 업그레이드 모듈(7130)은 데이터 처리 모듈(7120)과 인터페이싱 한다. 업그레이드 모듈(7130)은 SSD(7200)로부터 전송된 데이터 혹은 정보를 근거로 하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 혹은 다른 정보들을 전자기기(appliance)에 업그레이드한다. 스케쥴링 센터(7140)는 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 실시간의 옵션을 허용한다. 리페어 정보 모듈(7160)은 데이터 처리 모듈(7120)과 인터페이싱한다. 리페어 정보 모듈(7160)은 사용자에게 리페어 관련 정보(예를 들어, 오디오, 비디오, 혹은 문서 파일)를 인가하는데 이용된다. 데이터 처리 모듈(7120)은 SSD(7100)으로부터 전달된 정보를 근거로하여 관련된 정보를 패키징한다. 그 뒤, 이러한 정보는 SSD(7200)에 전송되거나 혹은 사용자에게 디스플레이된다.
본 발명에 따른 비휘발성 메모리 장치는 태블릿(tablet) 제품(예를 들어, 갤럭시탭, 아이패드 등)에도 적용가능하다.
도 21은 본 발명에 따른 휴대용 전자 장치(8000)를 예시적으로 보여주는 도면이다. 도 21를 참조하면, 휴대용 전자 장치(8000)는 일반적으로 적어도 하나의 컴퓨터 판독 가능 매체(8020), 처리 시스템(8040), 입출력 서브시스템(8060), 무선 주파수 회로(8080) 및 오디오 회로(8100)를 포함한다. 각 구성요소들 적어도 하나의 통신 버스 혹은 신호선(8030)으로 연결될 수 있다.
휴대용 전자 장치(8000)는, 한정되지 않는 핸드헬드 컴퓨터(handheld computer), 태블릿 컴퓨터, 이동 전화, 미디어 플레이어, PDA(personal digital assistant) 등과 이들 아이템 중 둘 이상의 조합을 포함하는 임의의 휴대용 전자 장치일 수 있다. 여기서 적어도 하나의 컴퓨터 판독 가능 매체(8020)는 도 1에 도시된 비휘발성 메모리 장치(100)를 적어도 하나 포함한다. 한편, 휴대용 전자 장치(8000)에 대한 좀더 자세한 것은 참고 문헌으로 결합된 미국 등록 번호 US 7,509,588에서 설명될 것이다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 블록 게이팅부
130: 어드레스 디코더
140: 읽기 및 쓰기 회로
150: 제어 로직
WL cut: 워드라인 컷
SSL cut: 스트링 선택 라인 컷
CSL: 공통 소스 라인

Claims (10)

  1. 기판에 수직 방향으로 신장된 복수의 버티컬 스트링들을 갖는 비휘발성 메모리 장치의 읽기 방법에 있어서:
    상기 복수의 버티컬 스트링들 중 선택된 버티컬 스트링과 공통 소스 라인 사이의 채널 길이를 판별하는 단계;
    상기 판별된 채널 길이에 대응하는 감지 방법을 선택하는 단계; 및
    상기 선택된 감지 방법에 따라 감지 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 읽기 방법.
  2. 제 1 항에 있어서,
    하나의 비트라인에 연결되는 두 개의 버티컬 스트링들이 워드라인 컷들 사이에 존재하는 비휘발성 메모리 장치의 읽기 방법.
  3. 제 1 항에 있어서,
    상기 복수의 버티컬 스트링들은 워드라인 컷들 사이에 지그-재그 구조로 배치되는 비휘발성 메모리 장치의 읽기 방법.
  4. 제 3 항에 있어서,
    상기 복수의 버티컬 스트링들 각각은,
    비트라인과 버티컬 스트링의 채널 사이에 연결되고, 스트링 선택 라인에 연결된 게이트를 갖는 적어도 하나의 스트링 선택 트랜지스터;
    상기 버티컬 스트링의 채널을 형성하기 위하여 직렬 연결되고, 각각이 워드라인에 연결된 게이트를 갖는 복수의 셀 트랜지스터들; 및
    상기 버티컬 스트링의 채널과 상기 공통 소스 라인 사이에 연결되고, 접지 선택 라인에 연결된 게이트를 갖는 적어도 하나의 접지 선택 트랜지스터를 포함하고,
    상기 적어도 하나의 스트링 선택 트랜지스터, 상기 복수의 셀 트랜지스터들, 및 상기 적어도 하나의 접지 선택 트랜지스터는 상기 기판에 수직 방향으로 적층되는 비휘발성 메모리 장치의 읽기 방법.
  5. 제 4 항에 있어서,
    상기 선택된 감지 방법에 따라 상기 선택된 버티컬 스트링의 바이어스 전압이 제어되는 읽기 방법.
  6. 제 5 항에 있어서,
    상기 선택된 감지 방법에 따라 상기 워드라인의 바이어스 전압이 제어되는 읽기 방법.
  7. 제 5 항에 있어서,
    상기 선택된 감지 방법에 따라 상기 접지 선택 라인의 전압이 제어되는 읽기 방법.
  8. 제 4 항에 있어서,
    상기 선택된 감지 방법에 따라 감지 동작의 디벨럽 시간이 제어되는 읽기 방법.
  9. 제 8 항에 있어서,
    상기 판별된 채널 길이가 기준 값 이상일 때, 상기 선택된 감지 방법은 상기 디벨럽 시간을 사전에 결정된 시간만큼 늘리는 읽기 방법.
  10. 기판에 수직 방향으로 신장된 버티컬 스트링들을 갖는 복수의 메모리 블록들을 포함하고, 상기 메모리 블록들 각각은 워드라인 병합 구조로 구현되는 메모리 셀 어레이;
    블록 선택 신호에 응답하여 상기 복수의 메모리 블록들 중 하나의 메모리 블록을 선택하는 블록 게이팅부;
    입력 어드레스를 디코딩하여 상기 블록 선택 신호를 발생하는 어드레스 디코더;
    비트라인들을 통하여 상기 메모리 셀 어레이에 연결되고, 외부와 데이터를 교환하도록 구성된 읽기 및 쓰기 회로; 및
    상기 블록 게이팅부, 상기 어드레스 디코더, 및 상기 읽기 및 쓰기 회로를 제어하는 제어 로직을 포함하고,
    상기 제어 로직은 선택된 버티컬 스트링과 공통 소스 라인 사이의 채널 길이에 따라 선택된 감지 방법으로 읽기 동작을 수행하는 비휘발성 메모리 장치.
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