CN112420106A - 具有芯片到芯片接合结构的半导体存储器装置 - Google Patents

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Abstract

具有芯片到芯片接合结构的半导体存储器装置。公开了一种半导体存储器装置，该半导体存储器装置包括：多个页缓冲器，其设置在基板上；以及多个焊盘，其暴露于覆盖页缓冲器的介电层的一个表面，并联接到相应的页缓冲器。基板可以包括在与第一方向交叉的第二方向上交替设置的多个高电压区域和多个低电压区域。多个页缓冲器中的每个可以包括感测单元和联接在感测单元与多个焊盘中的一个焊盘之间的位线选择晶体管。多个页缓冲器的位线选择晶体管可以设置在多个高电压区域中，并且多个焊盘可以分布并设置在与多个高电压区域相对应并且在第二方向上彼此间隔开的多个焊盘区域中。

Description

具有芯片到芯片接合结构的半导体存储器装置
技术领域
示例性实施方式涉及一种半导体存储器装置，更具体地，涉及一种具有芯片到芯片接合结构的半导体存储器装置。
背景技术
易失性存储器装置可以高速写入和读取数据，但是当去除电力供应时会丢失其内所存储的数据。非易失性存储器装置可以以相对低的速度写入和读取数据，但是即使去除电力供应，也可以保持其内所存储的数据。因此，为了存储无论是否供电都需要保留的数据，使用非易失性存储器装置。非易失性存储器装置的示例包括ROM(只读存储器)、MROM(掩码ROM)、PROM(可编程ROM)、EPROM(可擦除可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存、PRAM(相变随机存取存储器)、MRAM(磁性RAM)、RRAM(电阻RAM)、FRAM(铁电RAM)等。闪存可分为NOR闪存和NAND闪存。
在非易失性存储器装置当中，NAND闪存装置被广泛用作数据储存装置。NAND闪存装置可以使用多个页缓冲器执行读取和输出存储器单元中的数据所需的操作。
作为用于减小半导体存储器装置的尺寸的方法，存储器单元阵列和逻辑电路不是在单个芯片上制造的，而是在单独的芯片上制造的，然后将芯片彼此接合并形成为一体。
发明内容
各种实施方式涉及一种能够有助于提高良率的半导体存储器装置。
在实施方式中，一种半导体存储器装置可以包括：多个页缓冲器，其设置在基板上；以及多个焊盘，其暴露于覆盖页缓冲器的介电层的一个表面，并联接到相应的页缓冲器。基板可以包括在与第一方向交叉的第二方向上交替设置的多个高电压区域和多个低电压区域。多个页缓冲器中的每个可以包括感测单元和联接在感测单元与多个焊盘中的一个焊盘之间的位线选择晶体管。多个页缓冲器的位线选择晶体管可以设置在多个高电压区域中，并且多个焊盘可以分布并设置在与多个高电压区域相对应并且在第二方向上彼此间隔开的多个焊盘区域中。
在实施方式中，半导体存储器装置可以包括：外围晶圆，其包括多个页缓冲器和联接到相应的页缓冲器的多个第一焊盘，并且具有上面设置有第一焊盘的一个表面；以及单元晶圆，其包括：多个第二焊盘，其设置在一个表面上并接合至外围晶圆的一个表面并联接至相应的第一焊盘；多条位线，其联接至多个第二焊盘，在与第一方向交叉的第二方向上延伸，并沿第一方向设置；以及存储器单元阵列，其联接至多条位线。多个页缓冲器中的每个可以包括被配置为感测位线的信号的感测单元和联接在感测单元与第一焊盘之间的位线选择晶体管。外围晶圆可以包括在第二方向上交替设置的多个高电压区域和多个低电压区域。多个页缓冲器的位线选择晶体管可以设置在多个高电压区域中。多个第一焊盘可以设置在与多个高电压区域相对应并且在第二方向上彼此间隔开的多个焊盘区域中。
附图说明
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2是图1所示的存储块的等效电路图。
图3是示意性地例示根据本公开的实施方式的半导体存储器装置的图。
图4是图3所示的页缓冲器的电路图。
图5是示意性地例示根据本公开的实施方式的半导体存储器装置的外围晶圆的平面图。
图6是例示根据本公开的实施方式的半导体存储器装置的外围晶圆侧焊盘的布局的平面图。
图7是例示根据本公开的实施方式的半导体存储器装置的单元晶圆侧焊盘的布局的平面图。
图8是例示根据本公开的实施方式的半导体存储器装置的一部分的截面图。
图9和图10是例示根据本公开的实施方式的半导体存储器装置的外围晶圆侧焊盘的布局的平面图。
图11是例示包括图10所示的外围晶圆的半导体存储器装置的一部分的截面图。
图12是例示根据本公开的实施方式的半导体存储器装置的外围晶圆侧焊盘的布局的平面图。
图13是例示包括图12所示的外围晶圆的半导体存储器装置的一部分的截面图。
图14是示意性地例示根据本公开的实施方式的包括半导体存储器装置的存储器系统的图。
图15是示意性地例示根据本公开的实施方式的包括半导体存储器装置的计算系统的框图。
具体实施方式
通过本文在下面进行的并参照附图描述的示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同的方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
描述本公开的实施方式的附图中给出的元件的图形、尺寸、比率、角度、数量仅是示例性的，并且本公开不限于所示出的内容。在整个说明书中，相似的附图标记指代相似的元件。在描述本公开时，当确定出已知的相关技术的详细描述可能使本公开的要旨或清楚性模糊时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等除非另有明确说明，否则不应被解释为限于其后列出的手段。当提及单数名词(例如，“一”、“一个”、“该”)时使用不定冠词或定冠词的情况下，除非另有明确说明，否则该冠词可以包括该名词的复数形式。
即使在没有明确陈述的情况下，本公开的实施方式中的元件也应被解释为包括误差容限。
此外，在描述本公开的组件时，可以使用诸如第一、第二、A、B、(a)和(b)之类的术语。这些仅是出于将一个元件与另一元件区分开的目的，并非暗示或建议这些元件的实质、顺序、次序或数量。此外，本公开的实施方式中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如本文使用的，在本公开的技术精神内，第一元件可以是第二元件。
如果元件被描述为“连接”、“联接”或“链接”至另一元件，则该元件可以直接“连接”、“联接”或“链接”，但是又一元件插置于它们之间，或者各个元件可以经由第三元件间接地“连接”、“联接”或“链接”。在描述位置关系时，诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“与元件B相邻的元件A”，除非明确使用术语“直接”或“立即”，否则另一元件C可以设置在元件A和元件B之间。当描述位置关系时，例如，当描述两个元件之间的诸如“上”、“上方”、“下方”或“旁边”之类的位置关系时，一个或更多个其它元件可以位于两个元件之间，只要不使用诸如“直接”或“立即”之类的术语即可。
此外，本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分开。从技术上讲，各种交互和操作也是可以的。各种示例性实施方式可以单独地或组合地执行。
在下文中，将参照附图详细描述本公开的实施方式。
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
参照图1，根据本实施方式的半导体存储器装置100可以包括存储器单元阵列110、行解码器(X-DEC)121、页缓冲器电路122和外围(PERI)电路123。
存储器单元阵列110可以包括多个存储块BLK。尽管未示出，但是每个存储块BLK可以包括多个单元串。每个单元串可以包括串联联接的一个或更多个漏极选择晶体管、多个存储器单元和一个或更多个源极选择晶体管。存储器单元可以是易失性存储器单元或非易失性存储器单元。在下文中，将描述半导体存储器装置100是垂直NAND闪存装置的示例，但是应当理解，本公开的技术精神不限于此。
存储器单元阵列110可以通过行线RL联接到X-DEC 121。行线RL可以包括一条或更多条漏极选择线、多条字线和一条或更多条源极选择线。存储器单元阵列110可以通过位线BL联接到页缓冲器电路122。
X-DEC 121可以响应于从PERI电路123提供的行地址X_A来选择存储器单元阵列110中包括的存储块BLK中的任何一个。X-DEC 121可以将从PERI电路123提供的操作电压X_V传送给联接到存储器单元阵列110中所包括的存储块BLK当中的被选存储块的行线RL。
页缓冲器电路122可以包括联接到相应的位线BL的多个页缓冲器PB。页缓冲器电路122可以从PERI电路123接收页缓冲器控制信号PB_C，并且向/从PERI电路123发送/接收数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可以通过响应于页缓冲器控制信号PB_C而感测存储器单元阵列110的对应位线BL的信号来检测存储器单元阵列110的存储器单元中所存储的数据，并根据检测到的数据向PERI电路123发送数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而基于从PERI电路123接收的数据信号DATA向位线BL施加信号，从而将数据写入存储器单元阵列110的存储器单元。页缓冲器电路122可以将数据写入到与使能的字线联接的存储器单元或从存储器单元读取数据。
PERI电路123可以从半导体存储器装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且向/从半导体存储器装置100的外部装置(例如，存储器控制器)发送/接收数据DATA。基于命令信号CMD、地址信号ADD和控制信号CTRL，PERI电路123可以输出用于向存储器单元阵列110写入数据或从存储器单元阵列110读取数据的信号，例如，行地址X_A、页缓冲器控制信号PB_C等。PERI电路123可以生成半导体存储器装置100所请求的各种电压，包括操作电压X_V。
此后，在附图中，将彼此交叉且平行于基板和/或源极板的顶表面的两个方向分别定义为第一方向FD和第二方向SD，并且将与基板和/或源极板的顶表面垂直的方向定义为第三方向TD。例如，第一方向FD可以对应于字线的延伸方向，并且第二方向SD可以对应于位线的延伸方向。第一方向FD和第二方向SD可以基本上以直角彼此交叉。第三方向TD可以对应于垂直于第一方向FD和第二方向SD的方向。在本说明书的以下描述中，“垂直”或“垂直方向”将被用作与第三方向TD基本相同的含义。在附图中，箭头指示的方向和其相反的方向表示相同的方向。
图2是图1所示的存储块的等效电路图。
参照图2，存储块BLK可以包括联接在多条位线BL和公共源极线CSL之间的多个单元串CSTR。
位线BL可以沿第二方向SD延伸并且可以在第一方向FD上布置。多个单元串CSTR可以并联联接到每条位线BL。单元串CSTR可以共同联接到公共源极线CSL。在多条位线BL和一条公共源极线CSL之间，可以设置多个单元串CSTR。
每个单元串CSTR可以包括联接到对应的位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST、以及联接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可以在第三方向TD上串联联接。
在位线BL和公共源极线CSL之间，漏极选择线DSL、多条字线WL和源极选择线SSL可以沿第三方向TD设置。漏极选择线DSL可以联接到对应的漏极选择晶体管DST的栅极。字线WL可以联接到对应的存储器单元MC的栅极。源极选择线SSL可以联接到源极选择晶体管SST的栅极。可以以物理页或逻辑页为基础来划分存储块BLK中包括的存储器单元MC。例如，在共享一条字线WL的同时联接到不同单元串CSTR的存储器单元可以构成一个物理页。
图3是示意性地例示根据本公开的实施方式的半导体存储器装置的图。
参照图3，半导体存储器装置可以包括单元晶圆CW和外围晶圆PW。页缓冲器电路122可以设置在外围晶圆PW中。尽管未示出，但是已经参照图1所描述的X-DEC121和PERI电路123可以进一步设置在外围晶圆PW中。页缓冲器电路122可以包括多个页缓冲器PB。外围晶圆PW可以包括联接到页缓冲器PB的多个第一焊盘PAD1。第一焊盘PAD1可以暴露于外围晶圆PW的一个表面。
存储器单元阵列110可以设置在单元晶圆CW中。存储器单元阵列110可以联接到位线BL。单元晶圆CW可以包括联接到位线BL的第二焊盘PAD2。第二焊盘PAD2可以暴露于单元晶圆CW的一个表面。第二焊盘PAD2可以对应于相应的第一焊盘PAD1。彼此对应的第一焊盘PAD1和第二焊盘PAD2在彼此面对设置的同时可以具有基本相同的尺寸。第一焊盘PAD1和第二焊盘PAD2可以具有镜像对称结构。外围晶圆PW的一个表面可以接合到单元晶圆CW的一个表面，使得第一焊盘PAD1联接到对应的第二焊盘PAD2。
当在晶圆接合步骤中发生未对准时，该未对准会可能导致第一焊盘PAD1未联接至对应的第二焊盘PAD2的接合缺陷。
当第一焊盘PAD1具有较小的尺寸，并且相邻第一焊盘PAD1之间的距离较小时，晶圆接合工艺中的适当对准的裕度可能变得过紧，使得第一焊盘PAD1易受接合缺陷的影响。因此，第一焊盘PAD1的尺寸以及相邻第一焊盘PAD1之间的距离二者需要增加，即，需要增加第一焊盘PAD1的节距。然而，当第一焊盘PAD1的节距增大时，半导体存储器装置的整体尺寸会增大。本实施方式可以提出一种能够在不增加半导体存储器装置的尺寸的情况下增加第一焊盘的节距的方法。
图4是图3所示的页缓冲器的电路图。
参照图4，页缓冲器PB可以包括：位线选择单元1，其被配置为将位线BL选择性地联接到感测节点S0；以及感测单元2，其被配置为通过感测节点S0来感测位线BL的数据。
位线选择单元1可以包括联接在位线BL和感测节点S0之间的位线选择晶体管HVN。位线选择晶体管HVN可以响应于位线选择信号BLSEL而操作。当位线选择信号BLSEL被使能时，位线选择晶体管HVN可以将位线BL和感测节点S0彼此联接。当位线选择信号BLSEL被禁用时，位线选择晶体管HVN可以将位线BL和感测节点S0彼此隔离。在这种情况下，位线BL可以浮置。
感测单元2可以包括PMOS晶体管P11、多个NMOS晶体管N11至N14、锁存器LAT和反相器INV11。
PMOS晶体管P11可以联接在电源电压VCC和感测节点S0之间，并且可以响应于预充电信号PRECHb而将电源电压VCC传送到感测节点S0。锁存器LAT可以包括在第一节点QA和第二节点QB之间沿相反方向彼此并联联接的反相器INV12和INV13。NMOS晶体管N11和N12可以串联联接在第二节点QB和接地电压VSS之间，并且分别响应于感测节点S0的电位和读取信号READ而联接第二节点QB和接地电压VSS。当NMOS晶体管N11和N12同时导通时，第二节点QB和接地电压VSS可以彼此联接。NMOS晶体管N13可以联接在第一节点QA和接地电压VSS之间，并且响应于复位信号RESET而联接第一节点QA和接地电压VSS。反相器INV11可以联接到第二节点QB，并且将第二节点QB的信号反相并输出。NMOS晶体管N14可以联接在反相器INV11的输出端子与感测节点S0之间，并且响应于编程信号PGM而将反相器INV11的输出信号发送至感测节点S0。
位线选择晶体管HVN可以被配置为高压晶体管，以承受在擦除操作期间施加到位线BL的高电压。也就是说，位线选择晶体管HVN可以具有长沟道结构。
在擦除操作期间，可以禁用位线选择信号BLSEL。因此，施加到位线BL的高电压可以被位线选择晶体管HVN中断，从而不被传输至感测单元2。由于高电压不被传输至构成感测单元2的元件，即，PMOS晶体管P11、NMOS晶体管N11至N14、锁存器LAT和反相器INV11，因此构成感测单元2的元件可以被配置为低压晶体管。
图5是示意性地例示根据本公开的实施方式的半导体存储器装置的外围晶圆的平面图，并且图6是例示根据本公开的实施方式的半导体存储器装置的外围晶圆侧焊盘的布局的平面图。
参照图5，外围晶圆PW可以包括页缓冲器区域PBR和PERI区域PERIR。页缓冲器区域PBR和PERI区域PERIR可以沿第二方向SD设置。图1的页缓冲器PB可以设置在页缓冲器区域PBR中。图1的PERI电路123可以设置在PERI区域PERIR中。
页缓冲器区域PBR可以包括多个低电压区域PBRLVN和多个高电压区域PBRHVN。低电压区域PBRLVN可以沿第二方向SD设置。每个高电压区域PBRHVN可以设置在与高电压区域PBRHVN相邻的一对低电压区域PBRLVN之间。低电压区域PBRLVN和高电压区域PBRHVN可以沿第二方向SD交替设置。
页缓冲器的位线选择晶体管HVN可以设置在高电压区域PBRHVN中。页缓冲器的感测单元2(参见图4)可以设置在低电压区域PBRLVN中。位线选择晶体管HVN可以包括联接到偶数位线的偶数位线选择晶体管HVNe和联接到奇数位线的奇数位线选择晶体管HVNo。
在图5中，中部标记有HVNe的方框表示分配给一个偶数位线选择晶体管的布局的单位区域，中部标记有HVNo的方框表示分配给一个奇数位线选择晶体管的布局的单位区域。
由HVNe或HVNo表示的方框在第一方向FD上的长度可以对应于偶数位线选择晶体管或奇数位线选择晶体管在第一方向FD上的节距，并且由HVNe或HVNo表示的方框在第二方向SD上的长度可以对应于偶数位线选择晶体管或奇数位线选择晶体管在第二方向SD上的节距。偶数位线选择晶体管HVNe或奇数位线选择晶体管HVNo在第一方向FD上的节距可以定义为第一节距P1，该第一节距P1是位线在第一方向FD上的节距(BL节距)的32倍大。
在每个高电压区域PBRHVN中，位线选择晶体管HVN可以以多级<STAGE_EVEN>和<STAGE_ODD>设置。例如，偶数位线选择晶体管HVNe可以设置在偶数级<STAGE_EVEN>中，并且奇数位线选择晶体管HVNo可以设置在奇数级<STAGE_ODD>中。设置在偶数级<STAGE_EVEN>中的偶数位线选择晶体管HVNe的数量可以等于设置在奇数级<STAGE_ODD>中的奇数位线选择晶体管HVNo的数量。
在级<STAGE_EVEN>和<STAGE_ODD>中的每个级中，位线选择晶体管HVN可以在第一方向FD上设置成一列。位线选择晶体管HVN可以包括在第一方向FD上跨有源区ACT形成的栅极G、以及在栅极G的两侧上设置在有源区ACT中的源极S和漏极D。位线选择晶体管HVN的沟道长度方向可以对应于第二方向SD，并且位线选择晶体管HVN的沟道宽度方向可以对应于第一方向FD。
位线选择晶体管HVN可以具有长沟道结构。因此，位线选择晶体管HVN在第二方向SD上的节距可以大于位线选择晶体管HVN在第一方向FD上的节距P1。
参照图5和图6，可以提供与高电压区域PBRHVN相对应的多个焊盘区域PADR。焊盘区域PADR可以利用其间设置的一距离而在第二方向SD上彼此间隔开。
焊盘区域PADR可以与相应的高电压区域PBRHVN交叠。当在顶视图中看时，焊盘区域PADR可以与高电压区域PBRHVN基本相同。相邻焊盘区域PADR之间的距离可以基本上等于低电压区域PBRLVN在第二方向SD上的长度。
每个焊盘区域PADR可以具有设置于其中的多个第一焊盘PAD1。每个第一焊盘PAD1可以通过未示出的通孔和布线联接到位线选择晶体管HVN。
第一焊盘PAD1的布局可以与位线选择晶体管HVN的布局不同。具体地，在级<STAGE_EVEN>和<STAGE_ODD>中的每个级中，位线选择晶体管HVN可以在第一方向FD上设置在一列中，并且第一焊盘PAD1可以在第一方向FD上跨越两列设置。例如，在图6中，第一焊盘PAD1在级<STAGE_EVEN>和<STAGE_ODD>中的每个级中跨越两列设置。然而，本实施方式不限于此。在级<STAGE_EVEN>和<STAGE_ODD>中的每个级中，第一焊盘PAD1可以跨越三列或更多列设置。
第一焊盘PAD1可以在第一方向FD上以第二节距P2重复地设置。第二节距P2可以定义为一个第一焊盘PAD1在第一方向FD上的长度与在第一方向FD上相邻的第一焊盘PAD1之间的距离之和。第二节距P2可以大于第一节距P1，第一节距P1指示位线选择晶体管HVN在第一方向FD上的节距。在实施方式中，第二节距P2可以是第一节距P1的两倍大。
每个第一焊盘PAD1可以在第一方向FD上与彼此相邻设置的两个或更多个位线选择晶体管HVN交叠。在第一方向FD上成行或成排设置的第一焊盘PAD1的数量可以小于在第一方向FD上成行或成排设置的位线选择晶体管HVN的数量。例如，当第二节距P2是第一节距P1的两倍时，在第一方向FD成排设置的第一焊盘PAD1的数量可以是在第一方向FD上成排设置的位线选择晶体管HVN的数量的一半。
位线选择晶体管HVN在第二方向SD上的节距可以定义为第三节距P3。第一焊盘PAD1在第二方向SD上的节距可以定义为第四节距P4。第四节距P4可以定义为一个第一焊盘PAD1在第二方向SD上的长度与在第二方向SD上相邻的第一焊盘PAD1之间的距离之和。第四节距P4可以小于第三节距P3。在示例中，第四节距P4是第三节距P3的一半。在第二方向SD上成列或成排设置的第一焊盘PAD1的数量可以大于在第二方向SD成列或成排设置的位线选择晶体管HVN的数量。例如，当第四节距P4是第三节距P3的一半时，在第二方向SD成排设置的第一焊盘PAD1的数量可以是在第二方向SD成排设置的位线选择晶体管HVN的数量的两倍。
图7是例示根据本发明的实施方式的半导体存储器装置的单元晶圆侧焊盘的布局的平面图。
参照图7，可以在单元晶圆CW中限定与外围晶圆侧焊盘区域PADR(参见图6)相对应的多个焊盘区域PADR'。焊盘区域PADR'可以在面对焊盘区域PADR的同时在第一方向和第二方向上与焊盘区域PADR对称地设置。因此，在布局中，如果焊盘区域PADR利用其间设置的一距离而在第二方向SD上彼此间隔开，则焊盘区域PADR'可以利用其间设置的大致相似的距离而在第二方向SD上彼此间隔开。
每个焊盘区域PADR'可以具有设置其内的多个第二焊盘PAD2。第二焊盘PAD2可以具有与第一焊盘PAD1对称的结构，同时面对相应的第一焊盘PAD1。
第二焊盘PAD2在第一方向FD上的节距可以基本等于第一焊盘PAD1在第一方向FD上的节距P2。由于第一焊盘PAD1在第一方向FD上的节距P2大于位线选择晶体管HVN在第一方向FD上的节距P1(参见图6)，所以第二焊盘PAD2在第一方向FD上的节距也可以大于位线选择晶体管HVN在第一方向FD上的节距P1。例如，当第一焊盘PAD1在第一方向FD上的节距P2是位线选择晶体管HVN在第一方向FD上的节距P1的两倍时，第二焊盘PAD2在第一方向FD上的节距也可以是位线选择晶体管HVN在第一方向FD上的节距P1的两倍。
在第一方向FD上成行或成排设置的第二焊盘PAD2的数量可以基本上等于在第一方向FD上成行或成排设置的第一焊盘PAD1的数量。由于在第一方向FD上成排设置的第一焊盘PAD1的数量比在第一方向FD上成行或成排设置的位线选择晶体管HVN的数量少，因此在第一方向FD上成排设置的第二焊盘PAD2的数量也可以小于在第一方向FD上成排设置的位线选择晶体管HVN的数量。例如，当第二节距P2是第一节距P1的两倍时，在第一方向FD上成排设置的第二焊盘PAD2的数量可以是在第一方向FD上成排设置的位线选择晶体管HVN的数量的一半。
第二焊盘PAD2在第二方向SD上的节距可以基本等于第一焊盘PAD1在第二方向SD上的节距P4。例如，当第一焊盘PAD1在第二方向SD上的节距是位线选择晶体管HVN在第二方向SD上的节距P3(参见图6)的一半时，第二焊盘PAD2在第二方向SD上的节距P4也可以是位线选择晶体管HVN在第二方向SD上的节距P3的一半。
在第二方向SD上成列或成排设置的第二焊盘PAD2的数量可以基本上等于在第二方向SD上成列或成排设置的第一焊盘PAD1的数量。由于在第二方向SD上成排设置的第一焊盘PAD1的数量大于在第二方向SD上成列或成排设置的位线选择晶体管HVN的数量，所以在第二方向SD上成排设置的第二焊盘PAD2的数量可以大于在第二方向SD上成排设置的位线选择晶体管HVN的数量。例如，当第四节距P4为第三节距P3的一半时，在第二方向SD上成排设置的第二焊盘PAD2的数量可以是在第二方向SD上成排设置的位线选择晶体管HVN的数量的两倍那么大。
第二焊盘PAD2可以分别通过垂直通孔V2联接到位线BL。在垂直方向VD上，多条位线BL(例如，几十条位线BL)可以与第二焊盘PAD2交叠。因为位线BL在第二方向SD上延伸，所以即使发生简单的设计改变(诸如，改变在第二方向SD上成排设置的第二焊盘PAD2的数量)，位线BL和第二焊盘PAD2也能够彼此联接。这样的设计改变可以包括改变垂直通孔V2的位置。为了简化附图，图7仅例示了两条位线BL。然而，应当理解，在第一方向FD上设置有多条位线BL。
图8是例示根据本公开的实施方式的半导体存储器装置的一部分的截面图。
参照图8，半导体存储器装置可以具有POC(单元上外围)结构。外围晶圆PW可以层叠在单元晶圆CW上方。
外围晶圆PW可以包括第一基板10，并且单元晶圆CW可以包括第二基板12。第一基板10和第二基板12可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)或其化合物中的一种或更多种。第一基板10和第二基板12可以包括块状硅基板、SOI(绝缘体上硅)基板、锗基板、GOI(绝缘体上锗)基板、硅锗基板或通过执行SEG(选择性外延生长)获得的外延薄膜基板。
晶体管LVN和HVN可以设置在第一基板10的由隔离层10A限定的有源区中。在低电压区域PBRLVN中，可以设置低压晶体管LVN。低压晶体管LVN可以构成页缓冲器PB的感测单元2(参见图2)。在高电压区域PBRHVN中，可以设置位线选择晶体管HVN。
介电层20可以形成在第一基板10上，从而覆盖晶体管LVN和HVN。介电层20可以包括硅氧化物，例如HDP(高密度等离子体)氧化物或TEOS(四乙基正硅酸酯)氧化物。单元晶圆CW可以接合到介电层20的一个表面。第一焊盘PAD1可以设置在介电层20的一个表面。介电层20可以包括形成在其内的布线M1和垂直通孔V1以联接第一焊盘PAD1和位线选择晶体管HVN。
多个垂直沟道CH可以形成在第二基板12上。每个垂直沟道CH可以包括沟道层30和栅极介电层32。沟道层30可以包括多晶硅或单晶硅，并且在其局部区域中包括诸如硼(B)之类的P型杂质。在示例中，沟道层30可以具有完全填充至其中心的柱状形状或实心圆柱形状。在另一示例中，沟道层30可以具有中部区域开口的管状。在这种情况下，可以在沟道层30的开口的中部区域中形成掩埋介电层。栅极介电层32可以具有吸管或圆柱壳形状以围绕沟道层30的外壁。尽管未示出，但是栅极介电层32可以包括从沟道层30的外壁沿向内方向依次层叠的隧道介电层、电荷储存层和阻挡层。隧道介电层可以包括硅氧化物、铪氧化物、铝氧化物、锆氧化物、钽氧化物等。电荷储存层可以包括硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅。阻挡层可以包括硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物的单层或其叠层。在一些实施方式中，栅极介电层32可以具有氧化物、氮化物和氧化物依次层叠的ONO(氧化物-氮化物-氧化物)层叠结构。
在第二基板12上，电极层40和层间介电层42沿着或围绕垂直沟道CH交替地层叠。电极层40可以包括导电材料。例如，电极层40可以包括从掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，钛氮化物或钽氮化物)、或过渡金属(例如，钛或钽)中选择的一种或更多种。层间介电层42可以包括硅氧化物。
电极层40可以构成参照图1描述的行线RL。在电极层40当中，从最下部起的一层或更多层可以构成源极选择线，从最上部起的一层或更多层可以构成漏极选择线。源极选择线和漏极选择线之间的电极层40可以构成字线。在电极层40围绕垂直沟道CH的部分或区域中，可以形成源极选择晶体管、存储器单元和漏极选择晶体管。
在第二基板12上方，可以形成介电层50以覆盖电极层40、层间介电层42和垂直沟道CH。介电层50可以包括例如HDP氧化物或TEOS氧化物的硅氧化物。位线BL可以设置在介电层50上。位线BL可以在第二方向SD上延伸。图8仅例示了一条位线，但是应当理解，在第一方向FD上设置有多条位线。在位线BL下方，可以形成位线接触BLC以将位线BL联接到垂直沟道CH。在第二方向SD上成排设置的垂直沟道CH可以连接到一条位线BL。
在介电层50上方，可以形成介电层52以覆盖位线BL。介电层52可以包括例如HDP氧化物或TEOS氧化物的硅氧化物。
介电层52的一个表面可以接合到外围晶圆PW。第二焊盘PAD2可以设置在介电层52的一个表面。每个第二焊盘PAD2可以通过垂直通孔V2联接到位线BL。
第二焊盘PAD2可以对应于相应的第一焊盘PAD1。彼此对应的第一焊盘PAD1和第二焊盘PAD2可以在彼此面对的同时具有对称的结构。彼此对应的第一焊盘PAD1和第二焊盘PAD2可以彼此联接，并因此构成将位线BL联接到对应位线选择晶体管HVN的电路径。
根据实施方式，第一焊盘PAD1可以被分布并设置在与页缓冲器电路的高电压区域PBRHVN相对应的多个焊盘区域PADR中，从而在不增加半导体存储器装置的尺寸的情况下增大第一焊盘PAD1在一个方向上的节距。此外，第一焊盘PAD1的布局可以与位线选择晶体管HVN的布局不同地配置，以便即使在位线选择晶体管的节距小时也可以增大第一焊盘PAD1在第一方向FD上的节距。因此，由于能够增加第一焊盘PAD1的尺寸以及相邻第一焊盘PAD1之间的距离，所以能够改进单元晶圆与外围晶圆之间的接合工艺中的对准裕度，并且能够减少在晶圆接合工艺中产生的缺陷，以提高良率。
图9是例示根据本公开的实施方式的半导体存储器装置的外围晶圆侧焊盘的布局的平面图。
参照图9，设置在相邻列中的第一焊盘PAD1可以在第一方向FD上以与第一宽度ΔP相对应的偏移来设置。第一宽度ΔP可以小于第一焊盘PAD1在第一方向FD上的节距P2。例如，第一宽度ΔP可以基本上等于位线选择晶体管HVN在第一方向FD上的节距P1。第一焊盘PAD1可以在第二方向SD上以Z字形状设置。
图10是例示根据本公开的实施方式的半导体存储器装置的外围晶圆侧焊盘的布局的平面图，并且图11是例示包括图10中所示的外围晶圆的半导体存储器装置的一部分的截面图。
参照图10和图11，可以设置与高电压区域PBRHVN相对应的多个焊盘区域PADR。焊盘区域PADR可以利用其间设置的一距离而在第二方向SD上彼此间隔开。相邻焊盘区域PADR之间的距离可以小于低电压区域PBRLVN在第二方向SD上的宽度。
每个焊盘区域PADR可以与对应的高电压区域PBRHVN和与其相邻的一对低电压区域PBRLVN交叠。焊盘区域PADR在第二方向SD上的宽度可以大于高电压区域PBRHVN在第二方向SD上的宽度。一些第一焊盘PAD1可以与高电压区域PBRHVN以及与高电压区域PBRHVN相邻的低电压区域PBRLVN交叠。其它第一焊盘PAD1可以仅与高电压区域PBRHVN交叠。
因为焊盘区域PADR在第二方向SD上的宽度大于高电压区域PBRHVN在第二方向SD上的宽度，并且因为一些第一焊盘PAD1设置为与高电压区域PBRHVN和与高电压区域PBRHVN相邻的低电压区域PBRLVN交叠，能够增大第一焊盘PAD1在第二方向SD上的节距。因此，能够在第二方向SD上增加第一焊盘PAD1的尺寸以及相邻第一焊盘PAD1之间的距离，这使得可以改进单元晶圆与外围晶圆之间的接合工艺的对准裕度，并且抑制在晶圆接合工艺中出现的缺陷。
图12是例示根据本公开的实施方式的半导体存储器装置的外围晶圆侧焊盘的布局的平面图，并且图13是例示包括图12所示的外围晶圆的半导体存储器装置的一部分的截面图。
参照图12和图13，可以提供对应于高电压区域PBRHVN的多个焊盘区域PADR。焊盘区域PADR可以利用其间设置的一距离而在第二方向SD上彼此间隔开。相邻焊盘区域PADR之间的距离可以小于低电压区域PBRLVN在第二方向SD上的宽度。
每个焊盘区域PADR可以与对应的高电压区域PBRHVN和与其相邻的一对低电压区域PBRLVN交叠。焊盘区域PADR在第二方向SD上的宽度可以大于高电压区域PBRHVN在第二方向SD上的宽度。第一焊盘PAD1可以分布并设置在高电压区域PBRHVN和与高电压区域PBRHVN相邻的低电压区域PBRLVN中。一些第一焊盘PAD1可以与对应的高电压区域PBRHVN不交叠，但是可以与低电压区域PBRLVN交叠。其它第一焊盘PAD1可以与高电压区域PBRHVN交叠。
因为焊盘区域PADR在第二方向SD上的宽度大于高电压区域PBRHVN在第二方向SD上的宽度，并且由于一些第一焊盘PAD1设置为与低电压区域PBRLVN交叠，所能够增大第一焊盘PAD1在第二方向SD上的节距。因此，能够在第二方向SD上增大第一焊盘PAD1的尺寸以及相邻第一焊盘PAD1之间的距离，这使得可以改进单元晶圆与外围晶圆之间的接合工艺的对准裕度，并且抑制在晶圆接合工艺中出现的缺陷。
图14是示意性地例示根据本公开的实施方式的包括半导体存储器装置的存储器系统的示例的框图。
参照图14，根据实施方式的存储器系统600可以包括非易失性存储器装置610和存储器控制器620。
非易失性存储器装置610可以由上述半导体存储器装置构成并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置610。非易失性存储器装置610和存储器控制器620的组合可以被配置为存储卡或固态盘(SSD)。SRAM 621用作处理单元622的工作存储器。主机接口623包括与存储器系统600联接的主机的数据交换协议。
纠错码块624检测并纠正从非易失性存储器装置610读取的数据中包括的错误。
存储器接口625与本实施方式的非易失性存储器装置610接口连接。处理单元622执行用于存储器控制器620的数据交换的一般控制操作。
尽管在附图中未示出，但是对于实施方式所涉及领域的技术人员来说显而易见的是，根据实施方式的存储器系统600可以附加设置有存储用于与主机接口连接的代码数据的ROM。非易失性存储器装置610可以被提供为由多个闪存芯片组成的多芯片封装件。
如上所述，根据本实施方式的存储器系统600可以被提供为出错概率低的高可靠性存储介质。具体地，本实施方式的非易失性存储器装置可以包括在诸如最近正在积极研究的固态磁盘(SSD)之类的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成驱动电子设备)协议之类的各种接口协议之一与外部(例如，主机)进行通信。
图15是示意性地例示根据本公开的实施方式的包括半导体存储器装置的计算系统的示例的框图。
参照图15，根据实施方式的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器720、RAM 730、用户接口740和诸如基带芯片组之类的调制解调器750。在根据实施方式的计算系统700是移动装置的情况下，可以附加提供用于提供计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于实施方式所涉及领域的技术人员来说显而易见的是，根据实施方式的计算系统700可以附加设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可以配置例如使用非易失性存储器存储数据的SSD(固态驱动器/固态盘)。此外，存储器系统710可以设置为融合闪存(例如，ONE NAND闪存)。
尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种变型、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不是为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。可以结合所附权利要求来解释本公开的精神和范围，并且本公开的精神和范围涵盖落入所附权利要求的范围内的所有等同形式。
相关申请的交叉引用
本申请要求于2019年8月22日向韩国知识产权局提交的韩国专利申请No.10-2019-0103142的优先权，其全部内容通过引用合并于此。

Claims (19)

1.一种半导体存储器装置，该半导体存储器装置包括：
多个页缓冲器，所述多个页缓冲器设置在基板上；以及
多个焊盘，所述多个焊盘暴露于覆盖所述页缓冲器的介电层的一个表面，并联接到相应的页缓冲器，
其中，所述基板包括在与第一方向交叉的第二方向上交替设置的多个高电压区域和多个低电压区域，
所述多个页缓冲器中的每个包括感测单元和联接在所述感测单元与所述多个焊盘中的一个焊盘之间的位线选择晶体管，并且
所述多个页缓冲器的所述位线选择晶体管设置在所述多个高电压区域中，并且所述多个焊盘分布并设置在与所述多个高电压区域相对应并且在所述第二方向上彼此间隔开的多个焊盘区域中。
2.根据权利要求1所述的半导体存储器装置，其中，所述多个焊盘区域中的每个与对应的高电压区域交叠，并且所述多个焊盘区域中的每个在所述第二方向上的宽度等于所述对应的高电压区域在所述第二方向上的宽度。
3.根据权利要求1所述的半导体存储器装置，其中，所述多个焊盘区域中的每个与对应的高电压区域以及与该高电压区域相邻的一对低电压区域的一部分交叠，并且
所述多个焊盘区域中的每个在所述第二方向上的宽度大于所述对应的高电压区域在所述第二方向上的宽度。
4.根据权利要求3所述的半导体存储器装置，其中，所述多个焊盘中的一些焊盘与所述高电压区域和与所述高电压区域相邻的低电压区域交叠。
5.根据权利要求3所述的半导体存储器装置，其中，所述多个焊盘中的一些焊盘与所述低电压区域交叠，并且与所述高电压区域不交叠。
6.根据权利要求1所述的半导体存储器装置，其中，所述多个焊盘在所述第一方向上的节距大于所述位线选择晶体管在所述第一方向上的节距。
7.根据权利要求1所述的半导体存储器装置，其中，所述多个焊盘中的每个焊盘与在所述第一方向上彼此相邻设置的两个或更多个位线选择晶体管交叠。
8.根据权利要求1所述的半导体存储器装置，其中，在所述第一方向上设置的所述多个焊盘的数量小于在所述第一方向上设置的所述位线选择晶体管的数量。
9.一种半导体存储器装置，该半导体存储器装置包括：
外围晶圆，所述外围晶圆包括多个页缓冲器和联接到相应的页缓冲器的多个第一焊盘，并且所述外围晶圆具有上面设置有第一焊盘的一个表面；以及
单元晶圆，所述单元晶圆包括：多个第二焊盘，所述多个第二焊盘设置在一个表面上并接合至所述外围晶圆的所述一个表面并联接至相应的所述第一焊盘；多条位线，所述多条位线联接至所述多个第二焊盘，在与第一方向交叉的第二方向上延伸，并沿所述第一方向布置；以及存储器单元阵列，所述存储器单元阵列联接至所述多条位线，
其中，所述多个页缓冲器中的每个包括被配置为感测所述位线的信号的感测单元和联接在所述感测单元与所述第一焊盘之间的位线选择晶体管，
所述外围晶圆包括在所述第二方向上交替设置的多个高电压区域和多个低电压区域，
所述多个页缓冲器的所述位线选择晶体管设置在所述多个高电压区域中，并且
所述多个第一焊盘设置在与所述多个高电压区域相对应并且在所述第二方向上彼此间隔开的多个焊盘区域中。
10.根据权利要求9所述的半导体存储器装置，其中，所述多个焊盘区域中的每个与对应的高电压区域交叠，并且所述多个焊盘区域中的每个在所述第二方向上的宽度等于所述对应的高电压区域在所述第二方向上的宽度。
11.根据权利要求9所述的半导体存储器装置，其中，所述多个焊盘区域中的每个与对应的高电压区域以及与该高电压区域相邻的一对低电压区域的一部分交叠，并且
所述多个焊盘区域中的每个在所述第二方向上的宽度大于所述对应的高电压区域在所述第二方向上的宽度。
12.根据权利要求11所述的半导体存储器装置，其中，所述多个第一焊盘中的一些焊盘与所述高电压区域以及与所述高电压区域相邻的低电压区域交叠。
13.根据权利要求11所述的半导体存储器装置，其中，所述多个第一焊盘中的一些焊盘与所述低电压区域交叠并且与所述高电压区域不交叠。
14.根据权利要求9所述的半导体存储器装置，其中，所述多个第一焊盘在所述第一方向上的节距大于所述位线选择晶体管在所述第一方向上的节距。
15.根据权利要求9所述的半导体存储器装置，其中，所述多个第一焊盘中的每个焊盘与在所述第一方向上彼此相邻设置的两个或更多个位线选择晶体管交叠。
16.根据权利要求9所述的半导体存储器装置，其中，在所述第一方向上设置的所述多个第一焊盘的数量小于在所述第一方向上设置的所述位线选择晶体管的数量。
17.根据权利要求9所述的半导体存储器装置，其中，所述存储器单元阵列包括：
多个垂直沟道，所述多个垂直沟道联接至所述多条位线；以及
多个电极层和多个层间介电层，所述多个电极层和所述多个层间介电层沿着所述多个垂直沟道交替层叠。
18.根据权利要求9所述的半导体存储器装置，其中，所述多个第二焊盘在所述第一方向上的节距等于所述多个第一焊盘在所述第一方向上的节距。
19.根据权利要求9所述的半导体存储器装置，其中，在所述第一方向上设置的所述多个第二焊盘的数量等于在所述第一方向上设置的所述多个第一焊盘的数量。
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