KR20150134934A - 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법 - Google Patents

3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법 Download PDF

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Abstract

본 기술은 기판으로부터 돌출된 제1 수직 채널막 및 제2 수직 채널막; 상기 제1 수직 채널막 및 상기 제2 수직 채널막을 따라 서로 이격되어 형성된 복수의 메모리 셀들, 제1 셀렉트 트랜지스터들 및 제2 셀렉트 트랜지스터들; 상기 제1 셀렉트 트랜지스터들이 형성된 상기 제1 수직 채널막의 상부에 적층된 패드, 콘택 플러그 및 비트라인; 및 상기 제2 셀렉트 트랜지스터들이 형성된 상기 제2 수직 채널막의 상부에 형성된 공통 소오스 라인을 포함하는 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법을 포함한다.

Description

3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법{Three dimensional non-volatile memory device, semiconductor system comprising the same and method of manufacturing the same}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 보다 구체적으로는 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법에 관한 것이다.
메모리 장치의 고집적화를 위해 메모리 셀들을 3차원으로 배열한 3차원 구조의 메모리 장치가 제안된 바 있다. 3차원 구조의 메모리 장치는 2차원 구조의 메모리 장치에 비해 기판의 면적을 효율적으로 활용할 수 있기 때문에 집적도를 향상시킬 수 있다. 이에 따라, 불휘발성 메모리 장치 중 고집적화에 유리한 낸드 플래시 메모리 장치(NAND flash memory device)의 규칙적인 메모리 셀 배열을 3차원 구조에 적용하는 시도가 활발히 진행 중이다.
3차원 불휘발성 메모리 장치는 기판 상부에 다층으로 적층된 메모리 셀들과, 셀렉트 트랜지스터로 구성된 스트링을 포함한다. 3차원 불휘발성 메모리 장치의 스트링은 'I'자 형태 또는 'U'자 형태로 구현될 수 있다. 'I'자 형태의 스트링을 갖는 3차원 불휘발성 메모리 장치는 TCAT(Terabit Cell Array Transistor) 또는 BICS(Bit-Cost Scalable)라 부르며, 'U'자 형태의 스트링을 갖는 3차원 불휘발성 메모리 장치는 P-BICS(Pipe-shaped Bit-Cost Scalable)라도 부르기도 한다.
특히, P-BICS는 파이프 트랜지스터를 통하여 두 개의 수직 채널막들(예컨대, 제1 수직 채널막 및 제2 수직 채널막)이 연결된 스트링으로 이루어지기 때문에, 제1 수직 채널막의 상부에 비트라인이 연결되고, 제2 수직 채널막의 상부에는 소오스 라인이 연결된다.
제1 수직 채널막과 비트라인을 서로 연결하기 위해서 제1 수직 채널막과 비트라인 사이에 콘택 플러그가 형성되며, 제2 수직 채널막과 소오스 라인을 서로 연결하기 위해서 제2 수직 채널막과 소오스 라인 사이에도 콘택 플러그가 형성된다.
하지만, 메모리 장치의 집적도 증가로 인하여, 제조 공정시 콘택 플러그들과 제1 및 제2 수직 채널막들 간의 미스얼라인(misalign)이 발생하기 쉽다. 콘택 플러그들과 제1 및 제2 수직 채널막들 간 미스얼라인이 발생하면, 수율이 저하될 뿐만 아니라, 메모리 장치의 동작시 오동작을 유발할 수 있으므로, 메모리 장치의 신뢰성이 저하될 수 있다.
본 발명의 실시예는 메모리 장치의 제조 공정시, 미스얼라인(misalign)의 발생률을 감소시킬 수 있는 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법을 제공한다.
본 발명의 실시예에 따른 3차원 불휘발성 메모리 장치는, 기판으로부터 돌출된 제1 수직 채널막 및 제2 수직 채널막; 상기 제1 수직 채널막 및 상기 제2 수직 채널막을 따라 서로 이격되어 형성된 복수의 메모리 셀들, 제1 셀렉트 트랜지스터들 및 제2 셀렉트 트랜지스터들; 상기 제1 셀렉트 트랜지스터들이 형성된 상기 제1 수직 채널막의 상부에 적층된 패드, 콘택 플러그 및 비트라인; 및 상기 제2 셀렉트 트랜지스터들이 형성된 상기 제2 수직 채널막의 상부에 형성된 공통 소오스 라인을 포함한다.
본 발명의 실시예에 따른 반도체 시스템은 상술한 3차원 불휘발성 메모리 장치와, 상기 3차원 불휘발성 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 3차원 불휘발성 메모리 장치의 제조방법은 기판으로부터 돌출된 제1 수직 채널막 및 제2 수직 채널막을 따라 적층된 복수의 층간 절연막들 및 희생막들을 형성하는 단계; 상기 제1 수직 채널막들 사이 또는 상기 제2 수직 채널막들 사이에 적층된 상기 층간 절연막들과 상기 희생막들의 일부를 식각하여 측벽을 통해 상기 희생막들의 일부를 노출하는 슬릿을 형성하는 단계; 상기 노출된 희생막들을 제거하여 상기 층간 절연막들 사이에 리세스들을 형성하는 단계; 상기 리세스들의 내부에 도전막을 채워 다수의 워드라인들을 형성하는 단계; 및 상기 제1 수직 채널막의 상부에 아일랜드(island) 형태의 패드를 형성하고, 상기 제2 수직 채널막의 상부에는 라인(line) 형태의 공통 소오스 라인을 형성하는 단계; 상기 패드의 상부에 콘택 플러그를 형성하는 단계; 및 상기 콘택 플러그의 상부에 비트라인을 형성하는 단계를 포함한다.
본 기술은 메모리 장치의 제조 공정시 미스얼라인의 발생률을 감소시킴으로써 수율 및 신뢰도를 향상시킬 수 있으며, 콘택 플러그 없이 소오스 라인을 수직 채널막에 연결함으로써 집적도를 개선할 수 있다.
도 1은 반도체 시스템을 설명하기 위한 도면이다.
도 2는 반도체 시스템에 포함되는 반도체 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 3차원 불휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 4a 내지 도 4q는 도 3에 도시된 3차원 불휘발성 메모리 소자의 제조방법을 설명하기 위하여, 도 3에 도시된 사시도를 A-A'방향으로 절취한 상태를 도시한 단면도들이다.
도 5a 내지 도 5d는 도 4k 내지 도 4n에 도시된 도면들을 C-C’ 방향으로 절취한 상태를 도시한 단면도들이다.
도 6a 및 도 6b는 도 3에 도시된 패드들과 공통 소오스 라인들의 배치를 설명하기 위하여, 도 3에 도시된 사시도를 B-B' 방향으로 절취한 상태를 도시한 레이아웃들이다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 9는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 반도체 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 시스템(1000)은 데이터를 저장하는 반도체 장치(Semiconductor Device; 1100)와 반도체 장치(1100)를 제어하는 제어장치(CON; 1200)를 포함한다. 예를 들면, 제어장치(1200)는 외부로부터 인가받은 명령에 의해 명령신호(CMD) 및 어드레스(ADD)를 반도체 장치(1100)에 출력한다. 반도체 장치(1100)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 프로그램, 리드 및 소거 동작을 수행한다. 또한, 반도체 장치(1100)와 제어장치(1200)는 데이터(DATA)를 주고받기도 한다.
도 2는 반도체 시스템에 포함되는 반도체 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(1101)와, 메모리 셀 어레이(1101)의 프로그램, 리드 및 소거 동작을 수행하는 회로그룹(1201)과, 회로그룹(1201)을 제어하는 제어회로(1301)를 포함한다.
메모리 셀 어레이(1101)는 다수의 메모리 셀들이 포함된 메모리 블록들을 포함한다. 메모리 블록들은 서로 동일하게 구성되는데, 메모리 셀들이 3차원으로 배열된 3차원 구조로 이루어진다. 3차원 구조의 메모리 블록은 도 3에서 구체적으로 설명하도록 한다.
회로그룹(1201)은 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 동작명령신호(OP_CMD)는 프로그램 명령신호, 리드 명령신호 및 소거 명령신호를 포함할 수 있다. 예를 들면, 전압 생성 회로(21)에 프로그램 명령신호가 인가되면, 전압 생성 회로(21)는 프로그램 전압(Vpgm)을 포함한 프로그램 동작에 관련된 다양한 레벨의 전압들을 생성하며, 리드 명령신호가 인가되면, 전압 생성 회로(21)는 리드 전압(Vread)을 포함한 리드 동작에 관련된 다양한 레벨의 전압들을 생성하며, 소거 명령신호가 인가되면, 전압 생성 회로(21)는 소거 전압(Verase)을 포함한 소거 동작에 관련된 전압들을 생성한다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 각종 라인들(예컨대, 워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL))에 전압 생성 회로(21)로부터 생성된 동작전압들을 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 페이지 버퍼 제어신호들(PBSIGNALS)에 응답하여 프로그램, 리드 또는 소거 동작시 선택된 메모리 블록과 데이터를 주고 받으며, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(1301)에 전달한다.
제어회로(1301)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 회로그룹(1201)을 제어하기 위한 동작명령신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어신호들(PBSIGNALS) 및 컬럼 어드레스(CADD)를 출력한다.
도 3은 본 발명의 실시예에 따른 3차원 불휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 3차원 불휘발성 메모리 장치의 메모리 블록은 'U'자 형태로 구성된 다수의 스트링들(ST)을 포함한다. 스트링(ST) 각각은 제1 수직 채널막(CH_1)과 제2 수직 채널막(CH_2)을 포함하며, 제1 수직 채널막(CH_1)과 제2 수직 채널막(CH_2)은 하부에 형성된 파이프 채널막(CH_P)을 통해 서로 연결된다. 제1 수직 채널막(CH_1)의 상부에는 드레인 콘택 패드(DP)가 형성되고, 드레인 콘택 패드(DP)의 상부에는 콘택 플러그(CP)가 형성된다. 드레인 콘택 패드(DP)는 제1 수직 채널막(CH_1)과 콘택 플러그(CP)의 폭보다 넓은 폭을 갖는다. 콘택 플러그(CP)의 상부에는 비트라인(BL)이 형성된다. 제2 수직 채널막(CH_2)의 상부에는 공통 소오스 라인(SL)이 형성되는데, 공통 소오스 라인(SL)은 콘택 플러그 없이 제2 수직 채널막(CH_2)에 직접 연결된다. 상술한 3차원 구조의 메모리 블록을 보다 구체적으로 설명하면 다음과 같다.
비트라인들(BL)은 기판(101)과 격리되어 기판(101) 상부에 배치되는 도전 패턴들이다. 비트라인들(BL)은 서로 격리되어 나란하게 배치된다. 예를 들어, 비트라인들(BL)은 xyz좌표계의 x방향을 따라 연장되며 y방향을 따라 나란하게 배치된다.
공통 소오스 라인(SL)은 비트라인(BL) 및 기판(101)과 격리되어 비트라인(BL)과 기판(101) 사이에 배치되는 도전패턴이다. 공통 소오스 라인(SL)은 비트라인들(BL)과 교차되는 방향을 따라 연장된다. 예를 들어, 공통 소오스 라인(SL)은 y방향을 따라 연장되며 x방향을 따라 나란하게 배치된다.
스트링(ST)은 파이프 트랜지스터(Ptr), 파이프 트랜지스터(Ptr) 양단에 접속된 한 쌍의 메모리 셀 그룹(C1, C2) 및 메모리 셀 그룹(C1, C2) 각각에 접속된 드레인 셀렉트 트랜지스터(DST) 및 소오스 셀렉트 트랜지스터(SST)를 포함한다.
파이프 트랜지스터(Ptr)는 파이프 게이트(PG)와 파이프 채널막(CH_P)의 교차부에 형성된다. 파이프 게이트(PG)는 기판(101)과 격리되어 기판(101) 상부에 형성된 제1 파이프 게이트(PG1)를 포함한다. 제1 파이프 게이트(PG1) 내부에는 트렌치가 형성되며, 트렌치의 내벽면을 따라 파이프 채널막(CH_P)이 형성된다. 파이프 게이트(PG)는 제1 파이프 게이트(PG1)에 접촉되어 제1 파이프 게이트(PG1) 상부에 배치된 제2 파이프 게이트(PG2)를 더 포함할 수 있다. 제2 파이프 게이트(PG2)가 더 형성된 경우, 파이프 채널막(CH_P)은 트렌치 상부의 제2 파이프 게이트(PG2)의 배면을 따라 더 형성되며 트렌치 양단 상부의 제2 파이프 게이트(PG2)를 관통하여 연장된다. 이러한 제2 파이프 게이트(PG2)는 파이프 채널막(CH_P) 내에서 전계(electric field) 형성 영역을 확장시키는 역할을 하여 메모리 스트링(ST)의 채널을 따라 흐르는 셀 전류를 개선할 수 있다. 파이프 채널막(CH_P)의 외벽면은 다층막(121)을 사이에 두고 파이프 게이트(PG)에 의해 둘러싸인다. 다층막(121)은 절연막들로 구성되며, 메모리 셀들(C1, C2)로부터 연장된 전하 트랩막을 포함할 수 있다.
한 쌍의 메모리 셀 그룹(C1, C2)은 기판(101)과 비트라인(BL) 사이 또는 기판(101)과 공통 소오스 라인(SL) 사이에 적층된 다층의 메모리 셀들(C1, C2)을 포함한다. 다층의 메모리 셀들(C1, C2)은 파이프 게이트(PG)와 격리되어 파이프 게이트(PG) 상부에 적층된 다층의 워드라인들(WL) 및 수직 채널막(CH_1, CH_2)을 포함한다. 수직 채널막(CH_1, CH_2)은 기판(101) 상부로부터 비트라인(BL)을 향하여 돌출된다. 다층의 메모리 셀들(C1, C2)은 수직 채널막(CH_1, CH_2)을 따라 적층된다. 메모리 스트링(ST)의 파이프 채널막(CH_P)에는 한 쌍의 수직 채널막(CH_1, CH_2)이 연결된다. 이하, 설명의 편의를 위해 한 쌍의 수직 채널막(CH_1, CH_2) 중 패드(DP)에 연결되는 수직 채널막을 제1 수직 채널막(CH_1)이라 하고, 공통 소오스 라인(SL)에 연결되는 수직 채널막을 제2 수직 채널막(CH_2)으로 지칭한다.
제1 수직 채널막(CH_1)을 따라 적층된 메모리 셀들(C1)의 워드라인들(WL)과 제2 수직 채널막(CH_2)을 따라 적층된 메모리 셀들(C2)의 워드라인들(WL)은 제1 및 제2 수직 채널막(CH_1, CH_2) 사이에 형성된 슬릿(SLT)에 의해 분리된다. 그리고 워드라인들(WL)은 비트라인(BL)에 교차되는 방향을 따라 연장된다. 예를 들어, 다층의 워드라인들(WL)은 y방향을 따라 연장되며, 슬릿(SLT)은 워드라인(WL)의 연장 방향을 따라 연장된다. 또한 워드라인들(WL)은 다층막(121)을 사이에 두고 제1 또는 2 수직 채널막(CH_1 또는 CH_2)을 감싼다. 워드라인들(WL)의 적층 개수는 적층하고자 하는 메모리 셀들의 개수에 따라 달라질 수 있다.
제1 및 제2 수직 채널막(CH_1, CH_2) 각각은 속이 빈 관(tube) 형태로 형성될 수 있다. 이 경우, 관 형태의 제1 및 제2 수직 채널막(CH_1, CH_2) 내부는 갭필 절연막(125)으로 채워질 수 있다. 그리고, 제1 및 제2 수직 채널막(CH_1, CH_2)에 의해 정의되는 관 형태의 상부는 채널 저항을 감소하기 위해 도프트 폴리 실리콘막(127)으로 채워질 수 있다. 다층막(121)은 전하 차단막/전하 트랩막/터널 절연막이 적층된 구조로 형성될 수 있다.
셀렉트 트랜지스터들(DST, SST)은 제1 수직 채널막(CH_1)의 상부에 접속된 드레인 셀렉트 트랜지스터들(DST)과 제2 수직 채널막(CH_2)의 상부에 접속된 소오스 셀렉트 트랜지스터들(SST)을 포함한다.
드레인 셀렉트 트랜지스터들(DST)은 제1 수직 채널막(CH_1) 및 드레인 셀렉트 라인들(DSL)을 포함한다. 드레인 셀렉트 라인들(DSL)은 비트라인(BL)에 교차되는 방향을 따라 연장되는데, 예를 들어 y방향을 따라 연장된다. 그리고, 드레인 셀렉트 라인들(DSL)은 도프트 폴리 실리콘막(127)을 둘러싸는 제1 수직 채널막(CH_1)에 중첩되도록 배치된다.
소오스 셀렉트 트랜지스터(SST)는 제2 수직 채널막(CH_2) 및 소오스 셀렉트 라인들(SSL)을 포함한다. 소오스 셀렉트 라인들(SSL)은 비트라인(BL)에 교차되는 방향을 따라 연장되는데, 예를 들어 y방향을 따라 연장된다. 그리고, 소오스 셀렉트 라인(SSL)은 도프트 폴리 실리콘막(127)을 둘러싸는 제2 수직 채널막(CH_2)에 중첩되도록 배치된다.
제1 수직 채널막(CH_1)의 상부에는 패드(DP), 콘택 플러그(CP) 및 비트라인(BL)이 적층된다. 패드(DP)는 콘택 플러그(CP)와 제1 수직 채널막(CH_1) 간의 미스얼라인(misalign)을 방지하기 위해 형성된다. 이를 위해, 패드(DP)는 제1 수직 채널막(CH_1)과 콘택 플러그(CP)의 폭보다 넓은 폭을 갖도록 형성된다. 특히, 서로 다른 제1 수직 채널막들(CH_1)이 전기적으로 서로 차단되어야 하므로, 패드(DP)는 제1 수직 채널막들(CH_1) 각각의 상부에 아일랜드(island) 형태로 형성된다.
제2 수직 채널막(CH_2)의 상부에는 공통 소오스 라인(SL)이 형성된다. 공통 소오스 라인(SL)은 패드(DP)와 동일한 평면상에 형성되며, 소오스 전압이 제2 수직 채널막(CH_2)에 공통으로 전달되어야 하므로 y방향을 따라 연장된 라인(line) 형태로 형성된다.
상술한 본 발명의 실시예에 따르면, 제1 수직 채널막(CH_1)과 콘택 플러그(CP) 사이에 폭이 넓은 패드(DP)가 형성되므로, 콘택 플러그(CP)를 형성하는 제조 공정 시 미스얼라인(misalign)이 발생하더라도 전기적인 손실을 감소시킬 수 있다. 또한, 공통 소오스 라인(SL)과 제2 수직 채널막(CH_2) 사이에 콘택 플러그를 형성하지 않고 공통 소오스 라인(SL)과 제2 수직 채널막(CH_2)을 직접 접하도록 함으로써, 공통 소오스 라인(SL) 영역에서 콘택 플러그에 의한 미스얼라인(misalign) 발생을 방지할 수 있다.
또한, 제2 수직 채널막(CH_2)의 상부에 공통 소오스 라인(SL)을 형성함으로써 집적도를 향상시킴과 동시에 전기적 손실을 감소시킬 수 있다.
이하, 본 발명의 실시 예에 따른 3차원 불휘발성 메모리 장치의 제조 방법을 설명하기로 한다.
도 4a 내지 도 4p는 도 3에 도시된 3차원 불휘발성 메모리 소자의 제조방법을 설명하기 위하여, 도 3에 도시된 사시도를 A-A'방향으로 절취한 상태를 도시한 단면도들이고, 도 5a 내지 도 5d는 도 4k 내지 도 4n에 도시된 도면들을 C-C’ 방향으로 절취한 상태를 도시한 단면도들이다.
도 4a를 참조하면, 기판(101) 상에 제1 층간 절연막(103)을 형성한다. 이 후, 제1 층간 절연막(103) 상에 내부에 희생층(107)이 매립된 파이프 게이트(PG)를 형성한다. 제1 층간 절연막(103)은 파이프 게이트(PG)와 기판(101) 사이를 절연시키기 위해 형성되는 것으로 실리콘 산화막(SiO2)으로 형성할 수 있다. 파이프 게이트(PG)는 제1 파이프 게이트(PG1)용 제1 도전막(105) 및 제2 파이프 게이트(PG2)용 제2 도전막(109)을 포함한다. 제1 도전막(105)은 제1 층간 절연막(103) 상부에 형성된다. 제1 도전막(105) 형성 후, 제1 도전막(105)의 일부를 식각하여 제1 도전막(105) 내부에 다수행 및 다수열을 포함하는 매트릭스 형태로 배열된 다수의 트렌치들(T)을 형성한다. 이 후, 트렌치(T) 내부를 희생층(107)으로 채운다. 희생층(107)은 실리콘 산화막(SiO2)으로 형성할 수 있다. 이어서, 희생층(107)이 형성된 전체 구조 상부에 제2 도전막(109)을 형성한다. 제1 및 제2 도전막(105, 109)은 폴리 실리콘막으로 형성할 수 있다.
도 4b를 참조하면, 제2 도전막(109)이 형성된 전제 구조 상부에 다층의 제2 층간 절연막들(111a 내지 111j) 및 다층의 제2 희생막들(113a 내지 113j)을 교대로 적층하여 제1 적층 구조(ML1)를 형성한다. 다층의 제2 희생막들(113a 내지 113g)은 셀 게이트인 워드라인을 형성하기 위한 것이며, 이 중 일부는 더미 워드라인을 형성하기 위한 것일 수 있다. 나머지 다층의 제2 희생막들(113h 내지 113j)은 드레인 셀렉트 라인들 또는 소오스 셀렉트 라인들을 형성하기 위한 것이다. 여기서, 제2 희생막(113a)보다 제2 층간 절연막(111a)이 먼저 형성되고, 제1 적층 구조(ML1)의 최상층에 제3 층간 절연막(115)이 적층될 수 있다. 다층의 제2 층간 절연막들(111a 내지 111j) 및 제3 층간 절연막(115)은 실리콘 산화막으로 형성하고, 다층의 제2 희생막들(113a 내지 113j)은 폴리 실리콘막으로 형성할 수 있다. 다층의 제2 희생막들(113a 내지 113j)의 적층 수는 형성하고자 하는 메모리 셀들의 적층 수에 따라 다양하게 설계될 수 있다.
이어서, 제1 적층 구조(ML1) 상부에 하드 마스크막(117)을 형성한다. 하드 마스크막(117)은 다층의 제2 층간 절연막들(111a 내지 111j), 다층의 제2 희생막(113a 내지 113j) 및 제3 층간 절연막(115)에 대한 식각 선택비를 가진 물질로 형성되는 것이 바람직하며, 예를 들면 실리콘 질화막(SiN)으로 형성될 수 있다.
도 4c를 참조하면, 포토리소그래피 공정을 이용하여 하드 마스크막(117)을 패터닝하여 수직홀들(H1, H2)이 형성될 제1 적층 구조(ML1)의 일부를 노출시키는 하드 마스크(117) 패턴을 형성한다. 이어서, 하드 마스크(117) 패턴에 의해 노출된 제1 적층 구조(ML1) 및 제2 도전막(109)을 식각 공정으로 제거하여 제1 희생막(107)의 양단부를 노출시키는 수직홀들(H1, H2)을 형성한다. 설명의 편의를 위해, 제1 희생막(107)의 양단에 형성된 한 쌍의 수직홀(H1, H2) 중 하나를 제1 수직홀(H1), 나머지 하나를 제2 수직홀(H2)로 지칭한다. 예를 들어 제2 수직홀들(H2)이 제1 수직홀들(H1)의 사이에 형성되도록 제1 및 제2 수직홀들(H1, H2)을 형성할 수 있다.
도 4d를 참조하면, 제1 및 제2 수직홀(H1, H2)의 측벽을 따라 보호막(119)을 형성할 수 있다. 보호막(119)은 제1 희생막(107), 제2 층간 절연막들(111a 내지 111j) 및 제3 층간 절연막(115)에 대한 식각 선택비를 가진 물질로 형성되는 것이 바람직하며, 하드 마스크(117) 패턴과 동일하게 실리콘 질화막으로 형성될 수 있다. 이때, 보호막(119)은 보호막(119)을 제거하는 후속 공정에서 하드 마스크(117) 패턴이 완전히 제거되는 것을 방지하기 위해 하드 마스크(117) 패턴보다 얇은 두께로 형성된다.
도 4e를 참조하면, 제1 희생막(107)을 선택적으로 식각할 수 있는 식각 물질로 제1 희생막(107)을 제거하여, 트렌치(T)를 개구시킨다. 이때, 제2 및 제3 층간 절연막들(111a 내지 111j, 115)이 제1 희생막(107)과 동일한 물질로 형성되었더라도, 제2 및 제3 층간 절연막들(111a 내지 111j, 115)이 보호막(119)에 의해 보호될 수 있다. 한편, 제1 희생막(107)에 대한 식각 선택비를 가진 물질로 형성된 하드 마스크(117) 패턴은 제1 희생막(107)을 제거하는 과정에서 제거되지 않고 잔류될 수 있다. 한편, 제1 희생막(107)이 제2 및 제3 층간 절연막들(111a 내지 111j, 115)에 대한 식각 선택비를 가진 물질로 형성된 경우, 보호막(119) 형성 공정은 생략될 수 있다.
도 4f를 참조하면, 보호막(119)을 선택적으로 식각할 수 있는 식각 물질로 보호막(119)을 제거하여 제1 및 제2 수직홀(H1, H2)의 측벽을 노출한다. 이때, 보호막(119)과 동일한 물질로 형성된 하드 마스크(117) 패턴의 일부가 제거될 수 있으나, 하드 마스크(117) 패턴은 보호막(119)보다 두꺼운 두께로 형성되었으므로 완전히 제거되지 않고 잔류된다.
도 4g를 참조하면, 트렌치(T)와 제1 및 제2 수직홀들(H1, H2)의 내부 표면을 포함한 전체구조의 표면을 따라 다층막(121)을 형성한다. 다층막(121)은 전하 차단막(121a)/전하 트랩막(121b)/터널 절연막(121c)의 적층 구조로 형성할 수 있다. 전하 트랩막(121b)은 전하 트랩이 가능한 실리콘 질화막(SiN), 하프늄 산화막(HfO2), 또는 지르코늄 산화막(ZrO2)으로 형성할 수 있으며, 전하 차단막 및 터널 절연막(121a)은 실리콘 산화막으로 형성할 수 있다.
이 후, 다층막(121)을 포함하는 전체 구조 표면을 따라 'U'자형 채널막(123)을 형성한다. 'U'자형 채널막(123)은 반도체 막으로서, 실리콘막으로 형성할 수 있다. 이때, 'U'자형 채널막(123)은 다층막(121)의 표면을 따라 형성되거나, 다층막(121)이 도포된 트렌치(T)와, 제1 및 제2 수직홀(H1, H2)의 내부 표면을 따라 형성된다. 'U'자형 채널막(123) 중에서, 제1 수직홀(H1)의 내측면을 따라 형성된 채널막을 제1 수직 채널막(CH_1)이라 하고, 제2 수직홀(H2)의 내측면을 따라 형성된 채널막을 제2 수직 채널막(CH_2)이라 하며, 트렌치(T)의 내부 표면을 따라 형성된 채널막을 파이프 채널막(CH_P)이라 지칭한다. 'U'자형 채널막(123)이 다층막(121)의 표면을 따라 형성되면, 'U'자형 채널막(123)이 도포된 트렌치(T)와 제1 및 제2 수직홀(H1, H2)의 내부를 갭필 절연막(125)으로 채운다. 갭필 절연막(125)은 제1 도전막(105) 내에 형성된 트렌치와, 제1 및 제2 수직홀들(H1, H2)의 내부를 보이드(void)없이 채울 수 있도록 유동성이 높은 절연물질로 형성되는 것이 바람직하다. 예를 들어, 갭필 절연막(125)은 PSZ(poly silazane)를 이용하여 형성할 수 있다. 이어서, 갭필 절연막(125)을 'U'자형 채널막(123)이 노출될 때 정지하는 평탄화 공정으로 평탄화한다. 이 후, 다층막(121)을 하드 마스크 패턴(117a) 노출시 정지하는 평탄화 공정으로 평탄화한다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시할 수 있다.
도 4h를 참조하면, 하드 마스크(117) 패턴을 제거하고 제1 및 제2 수직홀들(H1, H2) 내에 노출된 갭필 절연막(125)을 일부 식각하여 갭필 절연막(125)의 높이를 제1 적층 구조(ML1)의 높이보다 낮추는 공정을 더 실시할 수 있다. 이 후, 갭필 절연막(125)이 제거된 영역을 도프트 폴리 실리콘막(127)으로 채운다.
도프트 폴리 실리콘막(127)은 제1 및 제2 수직 채널막(CH_1, CH_2)의 상부 측벽에 접촉된다. 이러한 도프트 폴리 실리콘막(127)은 메모리 스트링의 채널 저항을 개선하기 위해 더 형성되는 것으로서, 도펀트 종류 및 농도 등의 조건은 반도체 소자의 동작 특성에 따라 다양하게 설정될 수 있다.
도 4i를 참조하면, 제1 및 제2 수직홀들(H1, H2) 사이의 제1 적층 구조(ML1) 일부를 식각하여 제1 적층 구조(ML1)를 수직으로 관통하는 슬릿(SLT)을 형성한다. 슬릿(SLT)은 제2 도전막(109)이 노출되도록 형성되며, 제2 희생막들(113a 내지 113j)의 연장 방향(도 3의 y방향)을 따라 형성된다. 이로써, 제1 적층 구조(ML1)의 제2 희생막들(113a 내지 113j)이 제1 수직홀(H1)을 감싸는 워드라인들과 드레인 셀렉트 라인들과, 제2 수직홀(H2)을 감싸는 워드라인들과 소오스 셀렉트 라인들로 분리된다.
도 4j를 참조하면, 제2 희생막들(113a 내지 113j)을 제거한다. 제2 희생막들(113a 내지 113j)은 슬릿(SLT) 내부로 노출되어 있기 때문에, 제2 층간 절연막들(111a 내지 111j)보다 제2 희생막들(113a 내지 113j)의 식각 속도가 빠른 식각액을 사용한 습식 식각 공정을 수행하여 제거될 수 있다. 제2 희생막들(113a 내지 113j)이 제거되면, 제2 층간 절연막들(111a 내지 111j) 사이에는 리세스(RC)가 형성된다.
도 4k 및 도 5a를 참조하면, 리세스(RC) 내부를 제3 도전막들(130a 내지 130k)로 채운다. 이때, 제2 수직 채널막(CH_2)의 상부에도 제3 도전막(130k)을 형성할 수 있다. 이로써, 제2 층간 절연막들(111a 내지 111j)과 제3 도전막들(130a 내지 130j)이 교대로 적층된 제2 적층 구조(ML2)가 형성된다. 이때, 제3 도전막들(130a 내지 130j)은 주변영역에도 동시에 형성되어 계단형 적층구조가 형성된다.
이어서, 제3 도전막들(130a 내지 130k) 중 슬릿(SLT) 내에 형성된 제3 도전막을 제거하고, 슬릿(SLT) 내부를 갭필 절연막(129)으로 채운다. 갭필 절연막(129)은 좁고 긴 슬릿(SLT) 내부를 보이드(void) 없이 채울 수 있도록 유동성이 높은 절연물로 형성되는 것이 바람직하다. 예를 들어, 갭필 절연막(129)은 PSZ(poly silazane)으로 형성될 수 있다.
도 4l 및 도 5b를 참조하면, 계단형 적층 구조를 포함한 전체구조 상에 제4 층간 절연막(131)을 형성한다. 제4 층간 절연막(131)은 실리콘 산화막으로 형성될 수 있다. 제4 층간 절연막(131)의 높이에 따라 후속 형성할 패드와 공통 소오스 라인의 두께가 결정되므로, 이를 고려하여 제4 층간 절연막(131)을 형성할 수 있다.
도 4m 및 도 5c를 참조하면, 제4 층간 절연막(131)의 일부를 제거하여 제1 수직 채널막들(CH_1), 도프트 폴리 실리콘막(127) 및 제3 층간 절연막(115)의 일부를 노출하는 드레인 트렌치들(TI)과 제3 도전막(130k)을 노출하는 소오스 트렌치(TL)를 형성하고, 계단형 적층 구조의 제3 도전막들(130a 내지 130j) 각각과 제2 도전막(109)의 일부를 노출하는 다수의 콘택홀들(CH)을 형성한다. 드레인 트렌치(TI)는 제1 수직 채널막(CH_1)이 형성된 영역을 노출하는 아일랜드(island) 형태로 형성되며, 소오스 트렌치(TL)는 제3 도전막(130k)을 노출하는 라인(line) 형태로 형성된다. 보다 구체적으로 설명하면, 드레인 트렌치(TI)는 도 3의 y방향을 따라 나란하게 형성되며, 소오스 트렌치(TL)는 도 3의 y방향을 따라 연장되도록 형성된다. 특히, 드레인 트렌치(TI)의 폭(W1)은 후속 형성할 콘택 플러그 형성시 미스얼라인(misalign)이 발생할 수 있으므로, 제1 수직 채널막(CH_1)의 폭보다 넓게 형성 되고, 소오스 트렌치(TL)의 폭은 제3 도전막(130k)의 폭과 같거나 좁게 형성된다.
도 4n 및 도 5d를 참조하면, 드레인 트렌치(TI), 소오스 트렌치(TL) 및 콘택홀들(CH)의 내부를 도전물질(133)로 채워, 패드(DP), 공통 소오스 라인(SL) 및 콘택 플러그들(CP)을 형성한다. 구체적으로 설명하면, 드레인 트렌치(TI)에 채워진 도전물질(133)은 패드(DP)가 되고, 소오스 트렌치(TL)에 채워진 도전물질(133)과 제3 도전막(130k)은 공통 소오스 라인(SL)이 되며, 콘택홀들(CH)에 채워진 도전물질(133)은 콘택 플러그(CP)가 된다. 패드(DP)와 공통 소오스 라인(SL)은 드레인 트렌치(TI)와 소오스 트렌치(TL)에 도전물질(133)을 채워 형성되므로, 다마신(damascene) 방식으로 형성된다. 본 실시예에서는, 패드(DP)와 공통 소오스 라인(SL)을 싱글(single) 다마신 방법으로 형성하였으나, 듀얼(dual) 다마신 방법으로 형성할 수도 있다. 도전물질(133)은 폴리 실리콘막, 금속막 또는 폴리실리콘막과 금속막의 적층막으로 형성할 수 있다.
특히, 제2 수직 채널막(CH_2)과 공통 소오스 라인(SL) 사이를 연결하기 위한 콘택 플러그를 형성하지 않기 때문에, 공통 소오스 라인(SL)이 형성된 영역에서 콘택 플러그의 미스얼라인(mialign)이 발생하지 않는다. 또한, 제2 수직 채널막(CH_2)과 공통 소오스 라인(SL)이 서로 직접 연결되므로, 제2 수직 채널막(CH_2)과 공통 소오스 라인(SL) 간의 저항을 감소시킬 수 있다.
도 4o을 참조하면, 패드(DP)와 공통 소오스 라인(SL)이 형성된 전체구조 상에 제5 층간 절연막(135)을 형성한다. 제5 층간 절연막(135)은 실리콘 산화막으로 형성할 수 있다. 공통 소오스 라인(SL)이 제2 수직 채널막(CH_2)에 직접 접해 있기 때문에, 제5 층간 절연막(135)의 두께를 조절하기가 용이하다.
도 4p를 참조하면, 제5 층간 절연막(135)의 일부를 식각하여 각각의 패드(DP)를 노출하는 제3 수직홀(H3)을 형성한다. 제3 수직홀(H3)의 폭은 패드(DP)의 폭보다 좁게 형성한다. 특히, 제3 수직홀(H3)을 형성하기 위한 식각 공정시, 미스얼라인(misalign)이 발생할 수 있으나, 패드(DP)의 폭이 넓기 때문에 미스얼라인(misalign)이 발생하더라도 제3 수직홀(H3)을 통해 노출되는 패드(DP)의 면적을 유지시킬 수 있다.
도 4q를 참조하면, 제3 수직홀(H5)의 내부에 도전물질을 채워 콘택 플러그(CP)를 형성한다. 도전물질은 폴리실리콘막 또는 금속막으로 형성할 수 있다. 이어서, 콘택 플러그(CP)가 형성된 전체구조 상에 도전막을 형성하여 비트라인(BL)을 형성한다.
상술한 실시예에서, 패드(DP)는 제1 수직 채널막(CH_1)의 위치에 따라 다르게 배치된다. 패드(DP)의 배치를 설명하면 다음과 같다.
도 6a 및 도 6b는 도 3에 도시된 패드들과 공통 소오스 라인들의 배치를 설명하기 위하여, 도 3에 도시된 사시도를 B-B' 방향으로 절취한 상태를 도시한 레이아웃들이다.
도 6a를 참조하면, 제1 수직 채널막들(CH_1)과 제2 수직 채널막들(CH_2)이 서로 나란하게 배치된 경우, 패드들(DP)도 제1 수직 채널막들(CH_1)의 위치에 따라 서로 나란하게 배치된다. 공통 소오스 라인들(SL)은 y방향(도 3 참조)을 따라 배치된 제2 수직 채널막들(CH_2)이 공통으로 접하도록 y방향으로 연장된다.
도 6b를 참조하면, 제1 수직 채널막들(CH_1)과 제2 수직 채널막들(CH_2)이 서로 지그재그로 배치된 경우, 패드들(DP)도 제1 수직 채널막들(CH_1)의 위치에 따라 서로 지그재그로 배치된다. 공통 소오스 라인들(SL)은 y방향(도 3 참조)을 따라 배치된 제2 수직 채널막들(CH_2)이 공통으로 접하도록 y방향으로 연장된다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 7을 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1100)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1100)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1100)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1100)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1100)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1100)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 8을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1100)를 포함할 수 있다.
반도체 장치(1100)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1100)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1100)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 8에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 9는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1100), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도9에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1100)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1100)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 시스템 1100: 반도체 장치
1200: 제어장치
1101: 메모리 셀 어레이 1201: 회로그룹
1301: 제어회로 21: 전압 생성 회로
22: 로우 디코더 23: 페이지 버퍼
24: 컬럼 디코더 25: 입출력 회로
101: 기판 103: 제1 층간 절연막
105: 제1 도전막 109: 제2 도전막
111a~111j: 제2 층간 절연막 113a~113j: 제3 도전막
115: 제3 층간 절연막 117: 하드 마스크
119: 보호막 121a: 전하 차단막
121b: 전하 트랩막 121c: 터널 절연막
121: 다층막 123: 'U'자형 채널막
125: 갭필 절연막 127: 도프트 폴리 실리콘막
129: 갭필 절연막 131: 제4 층간 절연막
133: 도전물질 135: 제5 층간 절연막
2000: 드라이브 장치 2100: 호스트
2200: SSD 2210: SSD 제어부
2220: 버퍼 메모리 3000: 메모리 시스템
3100: 메모리 제어 3110: SRAM
3120: CPU 3130: 호스트 인터페이스
3140: 에러 정정 회로 3150: 반도체 인터페이스
4000: 컴퓨팅 시스템 4100: 메모리 제어부
4200: 모뎀 4400: 마이크로프로세서
4500: 사용자 인터페이스 4600: 배터리

Claims (20)

  1. 기판으로부터 돌출된 제1 수직 채널막 및 제2 수직 채널막;
    상기 제1 수직 채널막 및 상기 제2 수직 채널막을 따라 서로 이격되어 형성된 복수의 메모리 셀들, 제1 셀렉트 트랜지스터들 및 제2 셀렉트 트랜지스터들;
    상기 제1 셀렉트 트랜지스터들이 형성된 상기 제1 수직 채널막의 상부에 적층된 패드, 콘택 플러그 및 비트라인; 및
    상기 제2 셀렉트 트랜지스터들이 형성된 상기 제2 수직 채널막의 상부에 형성된 공통 소오스 라인을 포함하는 3차원 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 수직 채널막과 상기 제2 수직 채널막은 하부의 파이프 채널막을 통해 서로 연결되는 3차원 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 패드는 상기 제1 수직 채널막과 상기 콘택 플러그 사이에 형성된 3차원 불휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 패드는 상기 제1 수직 채널막과 상기 콘택 플러그의 폭보다 넓은 폭을 갖는 3차원 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 패드는 폴리 실리콘막, 금속막 또는 폴리실리콘막과 금속막의 적층막으로 형성된 3차원 불휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 공통 소오스 라인은 상기 제2 수직 채널막에 접하는 3차원 불휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 공통 소오스 라인은 폴리 실리콘막, 금속막 또는 폴리실리콘막과 금속막의 적층막으로 형성된 3차원 불휘발성 메모리 장치.
  8. 제1항에 있어서,
    복수의 제1 수직 채널막들과 복수의 제2 수직 채널막들을 더 포함하는 3차원 불휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 수직 채널막들 각각의 상부에 아일랜드(island) 형태로 형성된 복수의 패드들을 더 포함하는 3차원 불휘발성 메모리 장치.
  10. 제8항에 있어서,
    상기 공통 소오스 라인은 상기 제2 수직 채널막들의 상부에 라인(line) 형태로 형성된 3차원 불휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 공통 소오스 라인은 상기 제2 수직 채널막들이 배치된 방향을 따라 연장되어 상기 제2 수직 채널막들에 공통으로 접하는 3차원 불휘발성 메모리 장치.
  12. 제1항에 있어서,
    상기 메모리 셀들은
    상기 제1 또는 상기 제2 수직 채널막을 감싸면서, 상기 기판 상에 적층된 워드라인들; 및
    상기 제1 또는 상기 제2 수직 채널막과 상기 워드라인들 사이에 개재된 터널 절연막, 전하 트랩막 및 전하 차단막을 포함하는 3차원 불휘발성 메모리 장치.
  13. 청구항 1에 기재된 3차원 불휘발성 메모리 장치; 및
    상기 3차원 불휘발성 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하는 반도체 시스템.
  14. 기판으로부터 돌출된 제1 수직 채널막들 및 제2 수직 채널막들을 따라 적층된 복수의 층간 절연막들 및 희생막들을 형성하는 단계;
    상기 제1 수직 채널막들 사이 또는 상기 제2 수직 채널막들 사이에 적층된 상기 층간 절연막들과 상기 희생막들의 일부를 식각하여 측벽을 통해 상기 희생막들의 일부를 노출하는 슬릿을 형성하는 단계;
    상기 노출된 희생막들을 제거하여 상기 층간 절연막들 사이에 리세스들을 형성하는 단계;
    상기 리세스들의 내부에 도전막을 채워 다수의 워드라인들을 형성하는 단계; 및
    상기 제1 수직 채널막의 상부에 아일랜드(island) 형태의 패드를 형성하고, 상기 제2 수직 채널막의 상부에는 라인(line) 형태의 공통 소오스 라인을 형성하는 단계;
    상기 패드의 상부에 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그의 상부에 비트라인을 형성하는 단계를 포함하는 3차원 불휘발성 메모리 장치의 제조방법.
  15. 제14항에 있어서,
    상기 패드와 상기 공통 소오스 라인은 동시에 형성되는 3차원 불휘발성 메모리 장치의 제조방법.
  16. 제14항에 있어서,
    상기 패드와 상기 공통 소오스 라인은 폴리 실리콘막, 금속막 또는 폴리실리콘막과 금속막의 적층막으로 형성되는 3차원 불휘발성 메모리 장치의 제조방법.
  17. 제14항에 있어서,
    상기 패드는 상기 제1 수직 채널막과 상기 콘택 플러그의 폭보다 넓은 폭을 갖도록 형성되는 3차원 불휘발성 메모리 장치의 제조방법.
  18. 제14항에 있어서,
    상기 공통 소오스 라인은 상기 제2 수직 채널막에 접하도록 형성되는 3차원 불휘발성 메모리 장치의 제조방법.
  19. 제14항에 있어서,
    상기 워드라인들을 형성할 때, 제2 수직 채널막의 상부에도 상기 도전막을 형성하는 단계를 더 포함하는 3차원 불휘발성 메모리 장치의 제조방법.
  20. 제19항에 있어서,
    상기 제2 수직 채널막의 상부에 형성된 상기 도전막은 상기 공통 소오스 라인에 포함되는 3차원 불휘발성 메모리 장치의 제조방법.
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US14/502,776 US9287286B2 (en) 2014-05-23 2014-09-30 Three-dimensional nonvolatile memory device, semiconductor system including the same, and method of manufacturing the same
CN201410545144.5A CN105097817B (zh) 2014-05-23 2014-10-15 三维非易失性存储器件、半导体系统及其制造方法
US15/016,425 US9520409B2 (en) 2014-05-23 2016-02-05 Three-dimensional nonvolatile memory device, semiconductor system including the same, and method of manufacturing the same

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170092333A (ko) * 2016-02-03 2017-08-11 삼성전자주식회사 Raid-6 데이터 저장 장치와 이를 포함하는 데이터 처리 시스템
KR20190097471A (ko) * 2018-02-12 2019-08-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10483203B2 (en) 2016-11-09 2019-11-19 SK Hynix Inc. Semiconductor memory device having pads of varying widths

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
KR20160061174A (ko) * 2014-11-21 2016-05-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9406690B2 (en) * 2014-12-16 2016-08-02 Sandisk Technologies Llc Contact for vertical memory with dopant diffusion stopper and associated fabrication method
US9761601B2 (en) * 2015-01-30 2017-09-12 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9524980B2 (en) * 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US9754790B2 (en) * 2015-05-14 2017-09-05 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR20170023654A (ko) * 2015-08-24 2017-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN106887434B (zh) * 2015-12-15 2019-07-05 旺宏电子股份有限公司 三维存储器元件
US9768233B1 (en) * 2016-03-01 2017-09-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
CN107305896B (zh) * 2016-04-22 2019-11-26 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102637643B1 (ko) * 2016-05-12 2024-02-19 삼성전자주식회사 반도체 소자
KR20170131121A (ko) * 2016-05-20 2017-11-29 삼성전자주식회사 반도체 소자
CN107481968A (zh) * 2016-06-07 2017-12-15 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法及半导体器件和电子装置
CN106128996A (zh) * 2016-06-24 2016-11-16 武汉新芯集成电路制造有限公司 一种无缝多晶硅插塞的形成方法
JP2018026518A (ja) * 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
KR102450573B1 (ko) * 2016-09-19 2022-10-07 삼성전자주식회사 메모리 장치
KR102658193B1 (ko) * 2016-11-07 2024-04-17 삼성전자주식회사 채널 구조체를 포함하는 반도체 소자
KR102671937B1 (ko) * 2017-01-10 2024-06-05 에스케이하이닉스 주식회사 멀티 플레인을 포함하는 비휘발성 메모리 장치
US10269824B2 (en) * 2017-04-01 2019-04-23 Intel Corporation Non-volatile memory structures having multi-layer conductive channels
CN107644838B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10607887B2 (en) 2017-08-31 2020-03-31 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
KR102498250B1 (ko) * 2017-09-11 2023-02-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN107818984B (zh) * 2017-11-01 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102400100B1 (ko) 2017-11-17 2022-05-19 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
US10446573B2 (en) 2017-11-21 2019-10-15 Macronix International Co., Ltd. Semiconductor structure and method for forming the same
CN107993950A (zh) * 2017-11-21 2018-05-04 长江存储科技有限责任公司 一种用于三维存储器阵列区共源极的测量方法
US10424596B2 (en) * 2017-12-22 2019-09-24 Micron Technology, Inc. Conductive structures and assemblies having vertically-stacked memory cells over conductive structures
CN111627916B (zh) * 2018-04-18 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
KR102624625B1 (ko) * 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102620598B1 (ko) * 2018-06-05 2024-01-04 삼성전자주식회사 3차원 반도체 소자
KR20200008335A (ko) * 2018-07-16 2020-01-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR102516088B1 (ko) * 2018-07-23 2023-03-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN111244100B (zh) 2018-08-16 2022-06-14 长江存储科技有限责任公司 用于形成三维存储器器件中的结构增强型半导体插塞的方法
CN109037227B (zh) * 2018-09-21 2024-05-10 长江存储科技有限责任公司 3d存储器件及其制造方法
US10629608B2 (en) 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
CN109727908B (zh) * 2018-11-26 2020-11-17 长江存储科技有限责任公司 3d nand存储器件中导电插塞的形成方法及3d nand存储器件
US10847535B2 (en) * 2018-12-24 2020-11-24 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
WO2020175805A1 (ko) * 2019-02-26 2020-09-03 삼성전자 주식회사 집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법
JP2020155487A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置およびその製造方法
US10950613B2 (en) * 2019-07-08 2021-03-16 SK Hynix Inc. Semiconductor device and a method of manufacturing a semiconductor device
KR20210015445A (ko) * 2019-08-02 2021-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210018725A (ko) * 2019-08-09 2021-02-18 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210027986A (ko) * 2019-09-03 2021-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조방법
JP2021047964A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210036134A (ko) * 2019-09-25 2021-04-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP7313489B2 (ja) * 2020-01-20 2023-07-24 長江存儲科技有限責任公司 ３次元メモリデバイスのローカルコンタクトおよびそれを形成するための方法
CN113745192B (zh) * 2020-05-28 2024-03-29 长鑫存储技术有限公司 位线引出结构及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP5330027B2 (ja) * 2009-02-25 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5351201B2 (ja) * 2011-03-25 2013-11-27 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20130004784A (ko) * 2011-07-04 2013-01-14 삼성전자주식회사 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법
KR20130005434A (ko) 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130045622A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170092333A (ko) * 2016-02-03 2017-08-11 삼성전자주식회사 Raid-6 데이터 저장 장치와 이를 포함하는 데이터 처리 시스템
US10483203B2 (en) 2016-11-09 2019-11-19 SK Hynix Inc. Semiconductor memory device having pads of varying widths
KR20190097471A (ko) * 2018-02-12 2019-08-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US9520409B2 (en) 2016-12-13
US20150340370A1 (en) 2015-11-26
US9287286B2 (en) 2016-03-15
US20160163734A1 (en) 2016-06-09
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